JP2015041764A

JP2015041764A - 半導体装置

Info

Publication number: JP2015041764A
Application number: JP2013183442A
Authority: JP
Inventors: 正幸安部; Masayuki Abe
Original assignee: CHIKAGAMI SHINYA
Current assignee: CHIKAGAMI SHINYA
Priority date: 2013-08-20
Filing date: 2013-08-20
Publication date: 2015-03-02

Abstract

【課題】基板上に、ソース電極及びドレイン電極の間に電気信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、入力信号がない場合には電流がオフ動作状態に維持されるデバイス動作の高耐圧化・大電流化・安定動作化・高信頼化が可能なものを提供する。
【解決手段】基板として、種々の立方晶型単結晶材料を使用する、もしくは、前記立方晶型単結晶材料を種々の単結晶材料の多結晶材料の上に接合形成・一体化した材料を使用する、もしくは、前記立方晶型単結晶材料を種々の単結晶材料の非結晶材料の上に接合形成・一体化した材料を使用する構造を有すると同時に、動作活性層と基板との間に結晶欠陥低減のための緩衝層（バッファ層）を形成してなる半導体装置である。
【選択図】図１

Description

本発明は、基板上に、ソース電極及びドレイン電極の間に電気信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置の高耐圧化・大電流化・安定動作化技術、もしくは、半導体装置の高出力化・高信頼化技術に関する。

背景の技術

この種の半導体装置は、基板上に、ソース電極及びドレイン電極の間に電気信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、高耐圧・大電流回路制御を実施する構成となっている。

Ｍ．Ａｂｅ，Ｈ．Ｎａｇａｓａｗａ，Ｓ．Ｐｏｔｔｈａｓｔ，Ｊ．Ｆｅｒｎａｎｄｅｚ，Ｊ．Ｓｃｈｏｒｍａｎｎ，Ｄ．Ａｓ，ａｎｄＫ．Ｌｉｓｃｈｋａ著、「ＩＥＩＣＥＴｒａｎｓ．Ｅｌｅｃｔｒｏｎ．，Ｅ８９−Ｃ」、２００６年発行、第１０５７頁から第１０６３頁Ｓ．Ｎａｋａｚａｗａ，Ｔ．Ｕｅｄａ，Ｋ．Ｉｎｏｕｅ，Ｔ．Ｔａｎａｋａ，Ｈ，Ｉｓｈｉｋａｗａ，ａｎｄＴ．Ｅｇａｗａ：著、「ＳｏｌｉｄＳｔａｔｅＰｈｙｓｉｃｓａｎｄＡｐｐｌｉｃａｔｉｏｎ，ＪａｐａｎＳｏｃｉｅｔｙｏｆＡｐｐｌｉｅｄＰｈｙｓｉｃｓ，１２，Ｎｏ．１」、２００６年発行、第１５頁から第１９頁

上記した半導体装置において電気信号の入力及び出力信号を制御して利用する場合において、デバイス動作の高耐圧化・大電流化・安定動作化・信頼性の向上を図るために、結晶欠陥や不純物の少ない高品質な結晶を実現することが必要である。

この目的のためには、欠陥や不純物の少ない高品質な結晶を実現して、高耐圧。大電流動作において、不必要なリーク電流等の寄生効果等を減少させて安定動作を実現出来る半導体装置を構成することが必要である。

更に、入力信号がない場合には電流がオフ動作状態に維持される高効率・低損失素子が必要であるが、通常の化合物半導体においては、基板との格子不整合による結晶欠陥発生と自発分極・ピエゾ分極による内部電界発生に起因して半導体装置の設計性もしくは制御性の向上が困難である。

本発明は、上記の問題に鑑みてなされたものであり、その目的は、基板上に、ソース電極及びドレイン電極の間に電気信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、デバイス動作の高耐圧化・大電流化・安定動作化・高信頼化が可能なものを提供する点にある。

この目的を達成するための本発明に係る半導体装置の第一の特徴構成は、特許請求の範囲の欄の請求項１、又は２に記載した如く、基板上にＩＩＩ族窒化物半導体、もしくは、ＩＩ−ＶＩ族化合物半導体を形成し、ソース電極及びドレイン電極の間に信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、動作活性層と基板との間に結晶欠陥低減のための緩衝層（バッファ層）を形成してなる構造を有する点にある。

同第二の特徴構成は、特許請求の範囲の欄の請求項３に記載した如く、前記基板として、サファイア（Ａｌ_２Ｏ_３）、ＳｉＣ、ＧａＮ、Ｇａ_２Ｏ_３、ＺｎＯ、Ｓｉ等の種々の立方晶型単結晶材料を使用する、もしくは、前記立方晶型単結晶材料を種々の単結晶材料の多結晶材料の上に接合形成・一体化した材料を使用する、もしくは、前記立方晶型単結晶材料を種々の単結晶材料の非結晶材料の上に接合形成・一体化した材料を使用する構造を有する点にある。

同第三の特徴構成は、特許請求の範囲の欄の請求項４、５、６、７に記載した如く、前記基板上にＩＩＩ族窒化物半導体、もしくは、ＩＩ−ＶＩ族化合物半導体を形成し、第一バッファ層と第二バッファ層を形成してなる構造を有する点にある。

同第四の特徴構成は、特許請求の範囲の欄の請求項８に記載した如く、前記ＩＩＩ族窒化物半導体におけるＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体の内、前記動作活性層としてのキャリア供給層／チャネル層からなるヘテロ接合構造が、ＡｌＧａＮ／ＧａＮ、ＡｌＧａＮ／ＩｎＧａＮ、ＧａＮ／ＩｎＧａＮ、もしくは、ＩｎＡｌＮ／ＧａＮ、ＩｎＡｌＮ／ＩｎＧａＮ、もしくは、ＩｎＡｌＮ／ＡｌＧａＮのチャネル幅が３ｎｍ以上の単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなる構造を有する点にある。

もしくは、同第五の特徴構成は、特許請求の範囲の欄の請求項９に記載した如く、前記ＩＩ−ＶＩ族化合物半導体の内、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＯ、ＭｇＯ、ＭｇＺｎＯ、ＭｇＳ、ＭｇＳｅ、もしくはＣｄＳからなる混晶化合物半導体の内、前記動作活性層としてのキャリア供給層／チャネル層からなるヘテロ接合構造が、ＭｇＯ／ＭｇＺｎＯ、ＭｇＯ／ＭｇＣｄＯ、ＭｇＳ／ＭｇＺｎＳ、もしくは、ＭｇＳｅ／ＭｇＺｎＳｅのチャネル幅が３ｎｍ以上の単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなる。

同第六の特徴構成は、特許請求の範囲の欄の請求項１０、１１、に記載した如く、前記ＩＩＩ族窒化物半導体、もしくは、前記ＩＩ−ＶＩ族化合物半導体における前記動作活性層の上にキャップ層を形成してなる構造を有する点にある。

同第七の特徴構成は、特許請求の範囲の欄の請求項１２に記載した如く、前記キャップ層と前記ゲート電極金属膜との間に、ＳｉＯ_２、ＳｉＯＮ、もしくは、Ｓｉ_３Ｎ_４絶縁膜、もしくは、前記化合物半導体、もしくは、前記混晶化合物半導体の高純度膜、もしくは、ｎ型膜を形成してなる構造を有する点にある。

同第八の特徴構成は、特許請求の範囲の欄の請求項１３に記載した如く、前記ソース電極及び前記ドレイン電極の間に信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、ソース電極ドレイン電極間に、ソース電極、もしくは、ゲート電極と同電位の電界緩和構造、もしくは、前記電界緩和構造を同時に構成した電界緩和構造、もしくは、ゲート電極とドレイン電極間に、ｐ型ギャップ層をゲート電極と同電位に電界緩和構造を形成してなる構造を有する点にある。

図１は本発明の係る半導体装置のエピタキシャル結晶構造とデバイス構造の構成を表すものである。

第１の実施の形態は、ＭＯＣＶＤエピタキシャル結晶成長法による結晶成長に先立って、ＳｉＣ基板の表面ラフネスを１５ｎｍ以下に処理した。逆格子空間マップによるエピ表面モホロジ―及び構造解析の結果、六方晶の立方晶に対する含有率比が１％以下に抑制できることが知られている。図２は本発明に係る六方晶比率の基板表面ラフネス依存性を表すものである。

第２の実施の形態は、ＳｉＣ基板に、ＭＯＣＶＤエピタキシャル結晶成長法により、第一バッファ層として、ｎ−ＧａＮ低温堆積層（膜厚０．１μｍ、ドーピング濃度Ｓｉ：５Ｅ１８／ｃｍ^３）、ｎ−Ａｌ_ｘＧａ_１−ｘＮバッファ層（ｘ＝０．０９，膜厚５０ｎｍ、ドーピング濃度Ｓｉ：５Ｅ１８／ｃｍ^３）に引続き、第二バッファ層として、ｎ−ＧａＮ（膜厚０．２μｍ、ドーピング濃度Ｓｉ：５Ｅ１８／ｃｍ^３）、ｎ−Ｉｎ_０．０９Ａｌ_０．３２Ｇａ_０．５９Ｎ（膜厚５０ｎｍ，ドーピング濃度Ｓｉ：５Ｅ１８／ｃｍ^３），ｎ−ＧａＮ（膜厚０．２μｍ、ドーピング濃度Ｓｉ：５Ｅ１８／ｃｍ^３）を順次成長した。

ＩｎＡｌＧａＮにおけるＩｎ組成が０．０８以上（Ａｌ組成０．３７以上）の場合に発生する分極が、バリア層Ａｌ_０．２６Ｇａ_０．７４Ｎにおける０．０５２Ｃ／ｍ^２より大きくなる。Ｉｎ_０．０９Ａｌ_０．３２Ｇａ_０．５９Ｎ層は、Ａｌ_０．２６Ｇａ_０．７４Ｎ層に対するＩｎ_ｘＡｌ_ｙＧａ_ｚＮ層の組成比に関して、０．０５＜ｘ＜０．１１の範囲にて、格子不整合による結晶欠陥発生と自発分極・ピエゾ分極による内部電界発生を緩和しＩｎＡｌＧａＮ／ＡｌＧａＮヘテロ接合に起因する接合障壁を低下できることが知られている。

図３は本発明に係るＩｎＡｌＧａＮに関する分極のＩｎ組成依存性を表すものである。

第３の実施の形態は、前記第一バッファ層と前記第二バッファ層に引続き、動作活性層の内のｉ−ＧａＮチャネル層（膜厚２００ｎｍ、アンドープ濃度＜１Ｅ１６／ｃｍ^３）動作活性層の内のｎ−Ａｌ_ｘＧａ_１−ｘＮキャリア供給層（ｘ＝０．２５，膜厚３０ｎｍ、ドーピング濃度Ｓｉ：１Ｅ１８／ｃｍ^３）、ｎ−ＧａＮキャップ層（膜厚５ｎｍ、ドーピング濃度Ｓｉ：１Ｅ１７／ｃｍ^３）を順次成長した。

第４の実施の形態は、デバイス構造作製に関しては、エピ層表面上のオーミック型のソース電極とドレイン電極、次いで、ショットキ型のゲート電極を形成した。

第５の実施の形態は、前記立方晶型単結晶基板である３Ｃ−ＳｉＣ基板上にｉ−ＧａＮバッファ層（２８０ｎｍ）を形成、引き続いて、立方晶型のｃ−ＧａＮ／ＡｌＧａＮ多重量子井戸（ＭＱＷ）構造を形成し、遷移エネルギー（Ｅ_ＱＷ）の量子井戸幅依存性から、ｃ−ＧａＮ／ＡｌＧａＮでは分極電界が無視できる事を実証した。

図４は、ＧａＮバッファ層（２８０ｎｍ）／３Ｃ−ＳｉＣ上に、５重のＧａＮ（５ｎｍ）／ＡｌＧａＮ（１０ｎｍ）ＭＱＷを形成した場合の実験測定データから求めたｃ−ＧａＮ／ＡｌＧａＮ及びｈ−ＧａＮ／ＡｌＧａＮ量子井戸の遷移エネルギーＥ_ＱＷとエネルギーバンドギャップＥｇとのエネルギー差ΔＥに関する量子井戸幅依存性を示す。エネルギーバンドギャップＥｇは、ｃ−ＧａＮは３．２ｅＶ、ｈ−ＧａＮは３．４ｅＶとした。井戸幅３ｎｍ以上において、ｃ−ＧａＮ／ＡｌＧａＮでは内部電界が無視できる。

一方、ｈ−ＧａＮ／ＡｌＧａＮにおけるＥ_ＱＷはＥｇより小さくなり内部電界を発生する。電界強度は、Ａｌのモル比Ｘ＝０．１５で７１０ｋＶ／ｃｍ、Ｘ＝０．２５で１．４ＭＶ／ｃｍである。

ｎ−Ａｌ_０．２５Ｇａ_０．７５Ｎキャリア供給層の膜厚が３０ｎｍの場合は、内部電界は＋４．２Ｖに相当しておりノーマリオフ型の安定動作が実現できる事を実証した。

第６の実施の形態は、オーミック型のＴｉ／Ａｌ蒸着膜でソース電極とドレイン電極を形成、ショットキ型のＮｉ／Ａｕ蒸着膜でゲート電極を形成、引き続いて、ゲート電極と同電位の電界緩和構造Ａ（図５）を形成して電界緩和効果・高耐圧性能が実現できる事を実証した。

又、ｐ型キャップ層をゲート電極と同電位に電界緩和構造Ｂ（図６）を形成して電界緩和効果・高耐圧性能が実現できる事を実証した。

本発明に係る半導体装置のエピタキシャル結晶構造とデバイス構造の構成本発明に係る六方晶比率の基板表面ラフネス依存性本発明に係るＩｎＡｌＧａＮに関する分極のＩｎ組成依存性本発明に係るｃ−／ｈ−ＡｌＧａＮ／ｌＧａＮＱＷにおけるエネルギー差の量子井戸幅依存性本発明に係る本発明が係る電界緩和構造Ａのデバイス構造本発明に係る本発明が係る電界緩和構造Ｂのデバイス構造

Claims

基板上にＩＩＩ族窒化物半導体、もしくは、ＩＩ−ＶＩ族化合物半導体を形成し、ソース電極及びドレイン電極の間に信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、動作活性層と基板との間に結晶欠陥低減のための緩衝層（バッファ層）を形成してなる半導体装置。
前記基板として、サファイア（Ａｌ_２Ｏ_３）、ＳｉＣ、ＧａＮ、Ｇａ_２Ｏ_３、ＺｎＯ、Ｓｉ等の種々の単結晶材料を使用する、もしくは、前記単結晶材料を種々の前記単結晶材料の多結晶材料の上に接合形成・一体化した材料を使用する、もしくは、前記単結晶材料を種々の前記単結晶材料の非結晶材料の上に接合形成・一体化した材料を使用する請求項１記載の半導体装置。
前記基板として、サファイア（Ａｌ_２Ｏ_３）、ＳｉＣ、ＧａＮ、Ｇａ_２Ｏ_３、ＺｎＯ、Ｓｉ等の種々の立方晶型単結晶材料を使用する、もしくは、前記立方晶型単結晶材料を種々の単結晶材料の多結晶材料の上に接合形成・一体化した材料を使用する、もしくは、前記立方晶型単結晶材料を種々の単結晶材料の非結晶材料の上に接合形成・一体化した材料を使用する請求項１記載の半導体装置。
前記動作活性層として、前記ＩＩＩ族窒化物半導体の内、ＧａＮ、ＩｎＮ、もしくは、ＡｌＮからなる混晶化合物半導体、もしくは、前記ＩＩ−ＶＩ族化合物半導体の内、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＯ、ＭｇＯ、ＭｇＺｎＯ、ＭｇＳ、ＭｇＳｅ、もしくは、ＣｄＳからなる混晶化合物半導体にて動作する半導体装置にあって、前記基板の表面ラフネスが１５ｎｍ以下に限定してなる半導体装置にあって、請求項１、２、または３記載の半導体装置。
前記ＩＩＩ族窒化物半導体の内、ＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体にて動作する半導体装置にあって、前記基板上に、第一バッファ層として、ＧａＮ低温堆積層、ＡｌＧａＮ層、もしくは、ＡｌＮ層、もしくは、前記ＧａＮ低温堆積層と前記ＡｌＧａＮ層もしくは前記ＡｌＮ層の両者を形成し、もしくは、選択横方向成長層（ＥＬＯＧ）を形成し、第二バッファ層として、ＩｎＡｌＧａＮ層を含むＧａＮ／ＩｎＡｌＧａＮ／ＡｌＧａＮ層、もしくは、前記ＧａＮ／ＩｎＡｌＧａＮ／ＡｌＧａＮ層の多層構造を形成してなる半導体装置にあって、請求項１、２、３、または４記載の半導体装置。
前記ＩＩＩ族窒化物半導体の内、ＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体にて動作する半導体装置にあって、第二バッファ層としての前記Ｉｎ_ｘＡｌ_ｙＧａ_ｚＮ層に関して、０．０５＜ｘ＜０．１１の範囲にて、ｙ＝４．６６ｘおよびｚ＝１−ｘ−ｙを含む層を形成してなる半導体装置にあって、請求項１、２、３、４または５記載の半導体装置。
前記ＩＩ−ＶＩ族化合物半導体の内、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＯ、ＭｇＯ、ＭｇＺｎＯ、ＭｇＳ、ＭｇＳｅ、もしくはＣｄＳからなる混晶化合物半導体にて動作する半導体装置にあって、前記基板上に、バッファ層として、ＺｎＯ低温堆積層、もしくは、ＣａＦ_２層、もしくは前記ＺｎＯ低温堆積層とＣａＦ_２層の両者を形成してなる半導体装置にあって、請求項１、２、３、または４記載の半導体装置。
前記ＩＩＩ族窒化物半導体におけるＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体の内、前記動作活性層としてのキャリア供給層／チャネル層からなるヘテロ接合構造が、ＡｌＧａＮ／ＧａＮ、ＡｌＧａＮ／ＩｎＧａＮ、ＧａＮ／ＩｎＧａＮ、ＩｎＡｌＮ／ＧａＮ、ＩｎＡｌＮ／ＩｎＧａＮ、もしくは、ＩｎＡｌＮ／ＡｌＧａＮのチャネル幅が３ｎｍ以上の単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなる半導体装置にあって、請求項１、２、３、４、５、または６記載の半導体装置。
前記ＩＩ−ＶＩ族化合物半導体の内、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＯ、ＭｇＯ、ＭｇＺｎＯ、ＭｇＳ、ＭｇＳｅ、もしくはＣｄＳからなる混晶化合物半導体の内、前記動作活性層としてのキャリア供給層／チャネル層からなるヘテロ接合構造が、ＭｇＯ／ＭｇＺｎＯ、ＭｇＯ／ＭｇＣｄＯ、ＭｇＳ／ＭｇＺｎＳ、もしくは、ＭｇＳｅ／ＭｇＺｎＳｅのチャネル幅が３ｎｍ以上の単一チャネル、もしくは、前記単一チャネルの複数チャネルを形成してなる半導体装置にあって、請求項１、２、３、４、または７記載の半導体装置。
前記ＩＩＩ族窒化物半導体におけるＧａＮ、ＩｎＮ、もしくはＡｌＮからなる混晶化合物半導体の内、前記動作活性層の上にキャップ層として、高純度のＧａＮ、ＩｎＮ、ＡｌＮ、もしくは、ｎ型のＧａＮ、ＩｎＮ、もしくは、ＡｌＮからなる混晶化合物半導体を形成してなる半導体装置にあって、請求項１、２、３、４、５、６、または８記載の半導体装置。
前記ＩＩ−ＶＩ族化合物半導体の内、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＯ、ＭｇＯ、ＭｇＺｎＯ、ＭｇＳ、ＭｇＳｅ、もしくはＣｄＳからなる混晶化合物半導体の内、前記動作活性層の上にキャップ層として、高純度のＭｇＯ、ＭｇＳ、もしくは、ＭｇＳｅ、もしくは、ｎ型のＭｇＯ、ＭｇＳ、もしくは、ＭｇＳｅからなる混晶化合物半導体を形成してなる半導体装置にあって、請求項１、２、３、４、７、または９記載の半導体装置。
前記キャップ層と前記ゲート電極金属膜との間に、ＳｉＯ_２、ＳｉＯＮ、もしくは、Ｓｉ_３Ｎ_４絶縁膜，もしくは、前記化合物半導体、もしくは、前記混晶化合物半導体の高純度膜、もしくは、ｎ型膜を形成してなる半導体装置にあって、請求項１、２、３、４、５、６、７、８、９、１０、または１１記載の半導体装置。
前記基板上に前記ＩＩＩ族窒化物半導体、もしくは、前記ＩＩ−ＶＩ族化合物半導体を形成し、前記ソース電極及び前記ドレイン電極の間に信号入力のためのゲート電極を夫々設けてある電界効果型トランジスタにおける半導体装置にあって、ソース電極とドレイン電極間に、ソース電極、もしくは、ゲート電極と同電位の電界緩和構造、もしくは、前記電界緩和構造を同時に構成した電界緩和構造、もしくは、ゲート電極とドレイン電極間に、ｐ型キャップ層をゲート電極と同電位に電界緩和構造を形成してなる半導体装置にあって、請求項１、２、３、４、５、６、７、８、９、１０、１１、または１２記載の半導体装置。