KR102257570B1 - 자기 정렬 게이트 최종 ⅲ-n 트랜지스터 - Google Patents

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Abstract

자기 정렬된 게이트들을 갖는 Ⅲ-N 트랜지스터들과 관련된 기술, 이러한 트랜지스터들을 포함하는 시스템, 및 이들을 형성하기 위한 방법들이 논의된다. 이러한 트랜지스터들은 상승된 소스와 상승된 드레인 사이의 분극 층, 소스와 드레인 사이와, 분극 층 위의 게이트, 및 분극 층에 인접한 게이트의 적어도 일부가 개구와 정렬되도록 그 사이에 개구를 가지며 소스 및 드레인 위에 있는 측면 에피택시 과성장들을 포함한다.

Description

자기 정렬 게이트 최종 Ⅲ-N 트랜지스터{SELF-ALIGNED GATE LAST III-N TRANSISTORS}
본 발명의 실시예들은 일반적으로 Ⅲ-N 반도체 트랜지스터들에 관한 것이며, 보다 상세하게는 자기 정렬된 게이트들을 갖는 Ⅲ-N 트랜지스터들, 디바이스들, 및 제조 기술들에 관한 것이다.
일부 구현에서, 갈륨 질화물(GaN) 기반 트랜지스터들과 같은 Ⅲ-N 재료 기반 트랜지스터들은 고전압 및/또는 고주파수 애플리케이션들에 대해 사용될 수 있다. 예를 들어, 전력 관리 집적 회로(PMIC) 및 무선 주파수 집적 회로(RFIC)는 시스템 온 칩(SoC) 구현에서 아주 중요한 기능 블록일 수 있다. 이러한 SoC 구현은 스마트폰, 태블릿, 랩톱, 넷북 등과 같은 모바일 컴퓨팅 플랫폼에서 발견될 수 있다. 이러한 구현에서, PMIC 및 RFIC는 전력 효율 및 폼팩터(form factor)에 대한 중요한 인자들이다(그리고 논리 및 메모리 회로들만큼 또는 그보다 더 중요할 수 있음).
갈륨 질화물 기반 디바이스들은 일부 예에서 유리할 수 있는데, 그 이유는 GaN이 실리콘(Si; ~1.1 eV)과 비교하여 넓은 밴드 갭(band gap)(~3.4 eV)을 갖기 때문이다. 넓은 밴드 갭은 GaN 트랜지스터가, 유사한 치수의 Si 트랜지스터들과 비교하여 항복(breakdown)을 겪기 전에 더 큰 전계(예컨대, 인가 전압, VDD)를 견딜 수 있게 할 수 있다. 게다가, GaN 트랜지스터들은 2D 전자 가스(electron gas)(예컨대, 2D 시트 전하(sheet charge))를 그의 전송 채널(transport channel)로서 이용할 수 있다. 예를 들어, GaN 상에 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN) 또는 알루미늄 인듐 질화물(AlInN)과 같은 보다 큰 자발 및 압전 분극(spontaneous and piezoelectric polarization)을 갖는 전하 유도 막(charge-inducing film)의 에피택셜 퇴적에 의해 형성된 가파른 헤테로 계면(hetero-interface)에서 2D 시트 전하가 형성될 수 있다. 최대 2x1013/cm2의 아주 높은 전하 밀도가, 예를 들어, 1000 cm2/(Vs) 초과의 높은 이동도를 가능하게 하는, 불순물 도펀트들을 갖지 않는 이러한 메커니즘에 의해 형성될 수 있다.
전력 관리 및 무선 주파수(RF) 증폭을 위해, 트랜지스터들은 큰 전류(예컨대, 1A 초과) 및 큰 전력(예컨대, > 1W)을 전달하기 위해 큰 폭(예컨대, 1mm 초과)을 요구할 수 있다. 게다가, GaN의 논의된 특성을 충분히 이용하기 위해, GaN 트랜지스터들이 Si CMOS 디바이스들에 아주 근접하여 배치될 수 있도록 GaN 트랜지스터들이 전형적으로 Si 기판 상에 헤테로 집적된다(heterogeneously integrated). 이러한 배치는 인터커넥트 손실(interconnect loss)을 최소화하고, 보다 작은 전체 풋프린트(footprint)를 제공하며, 스케일링 장점을 제공할 수 있다.
현재의 일부 구현에서는, 게이트 오정렬이 널리 퍼져있다. 이러한 게이트 오정렬은 상승된 소스들 및 드레인들에 대해 오정렬된 게이트 리세스, 및 게이트 리세스들, 상승된 소스들 및 드레인들 또는 둘 모두에 대해 오정렬된 게이트 전극들을 포함할 수 있다. 이러한 오정렬은 잘못 타겟팅된 디바이스 항복 전압(mistargeted device breakdown voltage) 또는 디바이스 고장을 초래할 수 있다.
이와 같이, 기존 기술은 정렬된 게이트들 및/또는 게이트 리세스들을 갖는 트랜지스터들을 제공하지 않는다. 이러한 문제점이 PMIC 또는 RFIC 구현에서는, 큰 전압 핸들링(예컨대, 직접 배터리 접속, 입력/출력, 범용 직렬 버스(universal serial bus)) 등을 위해, 아주 중요하게 될 수 있다.
본 명세서에 설명된 자료는 첨부 도면들에서 제한이 아니라 예로서 예시되어 있다. 설명을 단순화하고 명료하게 하기 위해, 도면들에 도시된 요소들은 반드시 축척으로 그려지는 것은 아니다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절한 것으로 고려되는 경우, 대응하거나 유사한 요소들을 지시하기 위해서 도면들 사이에 참조 라벨들이 반복되었다. 도면에서:
도 1, 도 2 및 도 3은 자기 정렬된 게이트들을 갖는 예시적인 트랜지스터들을 포함하는 예시적인 트랜지스터 구조체들의 측면도들이다.
도 4는 자기 정렬된 게이트를 갖는 트랜지스터를 형성하기 위한 예시적인 프로세스를 나타내는 흐름도이다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g, 도 5h, 도 5i, 도 5j, 및 도 5k는 특정의 제조 동작들이 수행될 때의 예시적인 트랜지스터 구조체들의 측면도들이다.
도 6은 자기 정렬된 게이트들을 갖는 트랜지스터(들)를 갖는 집적 회로를 이용하는 모바일 컴퓨팅 플랫폼의 예시적인 도면이다.
도 7은 본 개시내용의 적어도 일부 구현에 따라 모두 배열되어 있는 컴퓨팅 디바이스의 기능 블록도이다.
이하, 첨부 도면들을 참조하여 하나 이상의 실시예 또는 구현이 설명된다. 특정 구성들 및 배열들이 논의되지만, 이것은 단지 예시의 목적으로 행해진다는 것을 이해해야 한다. 관련 기술 분야의 통상의 기술자라면, 본 설명의 사상 및 범위로부터 벗어나지 않으면서 다른 구성들 및 배열들이 이용될 수 있다는 것을 인식할 것이다. 본 명세서에 설명된 기술들 및/또는 배열들은 본 명세서에 설명된 것 이외의 각종 다른 시스템들 및 애플리케이션들에서 또한 이용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어지고, 여기서 유사한 번호들은 대응하거나 유사한 요소들을 나타내기 위해서 전체에 걸쳐 유사한 부분들을 지시할 수 있다. 예시의 단순성 및/또는 명료성을 위해, 도면들에 도시된 요소들은 반드시 축척에 맞춰 그려진 것은 아니라는 것이 인식될 것이다. 예로서, 일부 요소들의 치수들은 명료화를 위해 다른 요소들에 비해 과장될 수 있다. 또한, 다른 실시예들이 이용될 수 있고, 청구된 발명 대상의 범위로부터 벗어나지 않으면서 구조적 및/또는 논리적 변경들이 이루어질 수 있다는 점이 이해되어야 한다. 또한, 유의할 점은, 방향 및 기준(reference)(예를 들어, 상방, 하방, 상부, 하부, 위, 아래 등)이 도면 및 실시예의 논의를 용이하게 하기 위해 사용될 수 있고 청구된 발명 대상의 적용을 제한하는 것으로 의도되어 있지 않다는 것이다. 따라서, 다음의 상세한 설명은 제한의 의미로 취해서는 안되며, 청구된 발명 대상의 범위는 첨부 청구항들 및 그들의 등가물들에 의해 정의된다.
다음의 설명에서는, 다수의 상세가 제시된다. 그러나, 본 발명은 이러한 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 명백할 것이다. 일부 경우에, 본 발명을 모호하게 하는 것을 회피하기 위해서 잘 알려진 방법들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "실시예(an embodiment)" 또는 "일 실시예(one embodiment)"에 대한 언급은, 이 실시예와 관련하여 설명된 특정한 피처, 구조, 기능, 또는 특성이 본 발명의 적어도 일 실시예에 포함되는 것을 의미한다. 그러므로, 본 명세서를 통한 다양한 곳에서 어구 "실시예에서" 또는 "일 실시예에서"가 나온다고 해서 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 피처들, 구조들, 기능들, 또는 특징들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예들과 관련되는 특정한 피처들, 구조들, 기능들, 또는 특징들이 상호 배타적이지 않다면 어디서든 제2 실시예와 조합될 수 있다.
본 발명의 설명 및 첨부된 특허청구범위에서 사용되는 바와 같이, 단수 형태 "어떤", "한" 및 "그"는, 문맥이 명확하게 다른 것을 가리키지 않는 한, 복수 형태를 포함하는 것으로 보아야 한다. 또한, 본 명세서에서 사용되는 용어 "및/또는"은, 열거된 관련 항목들 중 하나 이상의 항목의 임의의 및 모든 가능한 조합들을 지칭하고 포괄한다는 것을 이해해야 할 것이다.
"결합된(coupled)" 및 "접속된(connected)"이라는 용어들은, 그들의 파생어와 함께, 본 명세서에서 컴포넌트들 사이의 구조적 관계들을 설명하는데 이용될 수 있다. 이러한 용어들은 서로에 대한 동의어로서 의도되지는 않는다는 점이 이해되어야 한다. 오히려, 구체적인 실시예들에서, "접속된"은, 2 이상의 요소가 상호 직접 물리적 또는 전기적으로 접촉을 이루고 있음을 나타내는데 사용될 수 있다. "결합된"은, 2개 이상의 요소가 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재하는 요소들을 가짐) 물리적 또는 전기적 접촉하는 것, 및/또는 2개 이상의 요소가(예를 들어, 인과 관계에서와 같이) 서로 상호작용하거나 협력하는 것을 나타내는데 이용될 수 있다.
본 명세서에서 사용되는 "위", "아래", "중간", "상" 및/또는 이와 유사한 용어는 하나의 재료 층 또는 컴포넌트의 다른 층들 또는 컴포넌트들에 대한 상대적 위치를 지칭한다. 예를 들어, 다른 층 위에 또는 아래에 배치되는 하나의 층은 다른 층과 직접 접촉할 수도 있거나, 또는 하나 이상의 개재하는 층을 가질 수 있다. 또한, 2개의 층 사이에 배치되는 하나의 층은 이 2개의 층과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 층을 가질 수 있다. 이에 반해, 제2 층 "상의" 제1 층은 그 제2 층과 직접 접촉한다. 유사하게, 명시적으로 달리 언급되지 않는 한, 2개의 피처 사이에 배치되는 하나의 피처는 인접 피처들과 직접 접촉할 수도 있거나, 또는 하나 이상의 개재하는 피처를 가질 수 있다.
본 설명 전체에 걸쳐 그리고 청구항들에서 이용되는 바와 같이, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"이라는 용어에 의해 연결되는 항목들의 리스트는 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, "A, B 또는 C 중 적어도 하나"의 문구는 A; B; C; A 및 B; A 및 C; B 및 C;, 또는 A, B 및 C를 의미할 수 있다.
트랜지스터들, 디바이스들, 장치들, 컴퓨팅 플랫폼들 및 방법들은 자기 정렬된 게이트들을 갖는 트랜지스터들과 관련하여 아래에서 설명된다.
전술한 바와 같이, 잘못 타겟팅된 디바이스 항복 전압 또는 디바이스 고장을 유발할 수 있는 게이트 오정렬을 감소시키는 것이 바람직할 수 있다. 본 명세서에 기재된 일 실시예에서, 갈륨 질화물(GaN) 트랜지스터는 자기 정렬된 게이트를 포함할 수 있다. 예를 들어, 자기 정렬된 게이트는 그 사이에 개구를 갖는 측면 에피택시 과성장(lateral epitaxy overgrowth)들을 포함하는 스페이서 구조체의 개구에 정렬될 수 있다. 측면 에피택시 과성장들은, 이들이 서로를 향해 연장되지만 논의된 바와 같이 그 사이에 개구를 갖도록 상승된 소스 및 상승된 드레인 위에 형성될 수 있다. 일부 예에서, 측면 에피택시 과성장은 희생 패터닝된 하드 마스크 위에 형성될 수 있다. 측면 에피택시 과성장들 사이의 개구는 상승된 소스와 상승된 드레인 사이의 분극 층에 선택적인 게이트 리세스를 정렬하고/하거나 게이트를 정렬하는데 사용될 수 있다. 본 명세서에서 더 논의되는 바와 같이, 분극 층은 디바이스 층 위에 배치될 수 있고, 디바이스 층 내의 2D 전자 가스를 전송 채널로서 발생시킬 수 있다. 게이트, 또는 분극 층에 인접한 게이트의 적어도 일부는 개구에 정렬될 수 있고, 일부 예에서, 게이트, 또는 게이트의 적어도 일부는 개구의 폭보다 크지 않은 폭을 가질 수 있다.
일부 예에서, 게이트는, 게이트의 상부가 측면 에피택시 과성장의 상부 표면들 아래에 있고 갭들이 게이트와 측면 에피택시 과성장 사이에 형성되도록, 형성될 수 있다. 이러한 갭은 기생 게이트 누설(예를 들어, 게이트에서 소스 또는 드레인으로의 누설)을 감소시키거나 제거할 수 있다. 다른 예들에서, 게이트는, 게이트의 상부가 측면 에피택시 과성장의 상부들 위로(예를 들어, 수직 방향으로) 그리고 위에서(예를 들어, 수평 방향으로) 연장되도록, 형성될 수 있다. 이러한 예에서, 측면 에피택시 과성장들의 재료는 감소된 또는 제거된 기생 게이트 누설을 제공할 수 있다. 예를 들어, 갭이 제공되는지에 관계없이 측면 에피택시 과성장의 재료는, 갈륨 질화물 또는 알루미늄 갈륨 질화물 등과 같은 넓은 밴드 갭 반도체 재료를 포함할 수 있다. 이러한 재료는, 예를 들어 기생 게이트 누설을 감소시키거나 제거할 수 있다. 본 명세서에서 사용된 바와 같이, 반도체 재료는 도체의 전기 전도도와 절연체의 전기 전도도 사이의 전기 전도도를 갖는 임의의 재료일 수 있고, 넓은 밴드 갭 재료는 실리콘에 비하여 넓은 밴드 갭(~ 1.1eV)을 갖는 임의의 재료일 수 있다. 예를 들어, 넓은 밴드 갭 재료는 2eV보다 큰 밴드 갭을 가질 수 있다. 기생 게이트 누설의 이러한 제거는 본 명세서에서 논의된 트랜지스터들의 고전압 동작을 제공할 수 있다. 또한, 일부 예에서, 게이트 유전체는 분극 층과 그 분극 층에 인접한 게이트 부분 사이에 배치될 수 있다. 일부 예에서, 게이트 유전체는 분극 층, 및 측면 에피택시 과성장들 또는 그 부분들 위에서 연장될 수 있다. 이들 실시예는 본 명세서에서 도 1, 도 2 및 도 3와 관련하여 더 논의된다.
도 1은 본 개시내용의 적어도 일부 구현에 따라 배열되어 있는, 예시적인 트랜지스터(100)를 포함하는 예시적인 트랜지스터 구조체(150)의 단면(측면)도이다. 도 1에 도시된 바와 같이, 트랜지스터 구조체(150)는, 디바이스 층(101), 게이트 리세스(117)를 갖는 분극 층(104), 게이트 유전체(105), 상승된 소스(102), 상승된 드레인(103), 게이트(106), 측면 에피택시 과성장(107) 및 측면 에피택시 과성장(109)을 포함할 수 있다. 도시된 바와 같이, 개구(111)는 측면 에피택시 과성장(107)의 부분(108)과 측면 에피택시 과성장(109)의 부분(110) 사이에 제공될 수 있다. 일부 예에서, 개구(111)는 도시된 바와 같이, 측면 에피택시 과성장들(107, 109)의 부분들(108, 109)을 커버하는 게이트 유전체(105)의 부분들 사이에 있을 수 있다. 다른 예에서, 게이트 유전체는 도 2과 관련하여 도시된 바와 같이 측면 에피택시 과성장들(107, 109)의 부분들(108, 109)을 커버하지 않을 수 있다. 일부 예에서, 게이트 리세스(117) 및/또는 게이트(106)는 개구(111)와 정렬될 수 있다. 본 명세서에서 사용된 바와 같이, 용어 "정렬된"은 기술된 요소들이 선(예를 들어, 통상적으로 수직선)을 따라 실질적으로 배열된 것을 나타내는데 사용된다. 예를 들어, 본 명세서에서 사용되는 수직 방향은 도 1-3에 도시된 바와 같이 z 방향일 수 있다. 예를 들어, 게이트 리세스(117) 및 개구(111)는 도 1에 도시된 바와 같이, 중심선(CL)을 따라 실질적으로 정렬되도록, 정렬될 수 있다. 일부 예에서, 기술된 요소들은 정렬되는 것 이상의 추가 특성들을 가질 수 있다. 예를 들어, 게이트 리세스(117)의 폭과 개구(111)의 폭은 실질적으로 동일할 수 있고, 또는 게이트 리세스(117)는 개구(111)의 폭보다 크지 않는 폭을 가질 수 있는 등등이 있다. 그러나, 본 명세서에 논의된 바와 같이 정렬될 요소들에 대해서는 이러한 지오메트리가 요구되지 않는다.
도 1을 계속 참조하면, 도시된 바와 같이, 트랜지스터 구조체(150)는 디바이스 층(101)을 포함할 수 있다. 디바이스 층(101)은, 예를 들어 에피택셜 Ⅲ-N 재료와 같은 Ⅲ-N 재료를 포함할 수 있다. 디바이스 층(101)은 갈륨 질화물(GaN)과 같은 임의의 적절한 재료를 포함할 수 있고, 디바이스 층(101)은 임의의 적절한 기판(도시되지 않음) 상에 형성될 수 있다. 또한, 트랜지스터 구조체(150)는 분극 층(104)을 포함할 수 있다. 분극 층(104)은, 디바이스 층(101)에 2D 전자 가스(도시되지 않음)를 제공할 수 있는 임의의 재료, 재료들 또는 재료 스택을 포함할 수 있다. 예를 들어, 분극 층(104)은 알루미늄 질화물(AlN), 알루미늄 인듐 질화물(AlInN) 또는 알루미늄 갈륨 질화물(AlGaN), 또는 이들의 임의의 조합일 수 있다. 예를 들어, 디바이스 층(101)(예를 들어, 디바이스 층(101)의 에피택셜 Ⅲ-N 재료)과 분극 층(104) 사이의 분극 차이로 인하여 분극 층(104)은 디바이스 층(101)에 높은 전하 밀도 및 높은 이동도의 2D 전자 가스의 형성을 제공할 수 있다. 일부 예에서, 채널(도시되지 않음)은 트랜지스터(100)의 동작 동안 실질적으로 게이트(106) 아래에서 디바이스 층(101)에 형성될 수 있다.
도 1에 도시된 바와 같이, 분극 층(104)은 게이트 리세스(117)를 포함할 수 있다. 게이트 리세스(117)는 개구(111)와 정렬될 수 있다. 예를 들어, 게이트 리세스(117) 및 개구(111)는 도시된 바와 같이 중심선(CL)을 따라 정렬될 수 있다. 예를 들어, 측면 에피택시 과성장(107) 및 측면 에피택시 과성장(109)은 게이트(106)의 중심선 및/또는 게이트 리세스(117)의 중심선에 대해 대칭 또는 실질적인 대칭일 수 있다. 일부 실시예에서, 측면 에피택시 과성장(107) 및 측면 에피택시 과성장(109)은 게이트(106) 및/또는 게이트 리세스(117)의 형성을 위한 대칭 마스크를 제공할 수 있다. 또한, 게이트 리세스(117)는 개구(111)(예를 들어, 측면 에피택시 과성장들(107, 109)의 부분들(108, 110) 사이의 개구)의 폭과 실질적으로 동일한, 폭 또는 길이(LG)를 가질 수 있다. 일부 예에서, 게이트 리세스(117)는 개구(111)의 폭보다 크지 않은 폭을 가질 수 있다. 일부 예에서, 길이(LG)는 트랜지스터(100)의 게이트 길이를 정의할 수 있다. 게이트 리세스(117)는 실질적으로 분극 층 (104) 내의 임의의 깊이를 가질 수 있다. 예를 들어, 게이트 리세스(117)는 분극 층 (104) 등의 깊이의 절반 정도의 깊이를 가질 수 있다. 일부 예에서, 게이트 리세스(117)(예를 들어, 게이트 리세스(117)의 깊이)는 트랜지스터(100)의 임계 전압(VT)을 조정하는데 사용될 수 있다. 또한, 트랜지스터(100)는 게이트 유전체(105)를 포함할 수 있다. 게이트 유전체(105)는 하이-k 유전체 재료와 같은 임의의 적절한 재료 또는 재료들을 포함할 수 있다. 예를 들어, 게이트 유전체(105)는 하이-k 유전체 재료를 포함할 수 있고, 게이트(106)는, 트랜지스터(100)가 하이-k 금속 게이트 트랜지스터로서 특징지어질 수 있도록 금속 게이트일 수 있다. 일부 예에서는, 도 2와 관련하여 논의된 바와 같이, 어떠한 게이트 리세스 및/또는 게이트 유전체 재료도 구현될 수 없다. 예를 들어, 게이트 유전체(105)를 포함하는 트랜지스터들은 전계효과 트랜지스터(FET)들로 특징지어질 수 있고, 게이트 유전체(105)를 포함하지 않는 트랜지스터들은 고-전자 이동도 트랜지스터(high-electron- mobility transistor)(HEMT)들로서 특징지어질 수 있다.
또한, 도 1에 도시된 바와 같이, 트랜지스터(100)는 상승된 소스(102) 및 상승된 드레인(103)을 포함할 수 있다. 도시된 바와 같이, 상승된 소스(102) 및 상승된 드레인(103)은 디바이스 층(101)의 트렌치들 내에 배치될 수 있다. 또한 도시된 바와 같이, 상승된 소스(102) 및 상승된 드레인(103)은, 분극 층(104)이 상승된 소스(102)와 상승된 드레인(103) 사이에 있도록 배치될 수 있다. 상승된 소스(102) 및 상승된 드레인(103)은 트랜지스터(100)에 전류 소스 및 전류 드레인을 제공할 수 있고 측면 에피택시 과성장(107, 109)의 에피택셜 성장을 제공할 수 있는 임의의 적절한 재료 또는 재료들을 포함할 수 있다. 일부 예에서, 상승된 소스(102) 및 상승된 드레인(103)은 에피택셜 재료 또는 재료를 포함할 수 있다. 일부 예에서, 소스(102) 및 상승된 드레인(103)은 N+ 인듐 갈륨 질화물과 같은 인듐 갈륨 질화물을 포함할 수 있다. 비록 본 명세서에서는 상승된 소스(102) 및 상승된 드레인(103)으로 도시되었지만, 일부 예에서는, 평면 소스 및 드레인 구조체들이 사용될 수 있다.
도 1을 계속 참조하면, 트랜지스터 구조체(150)는 측면 에피택시 과성장들(107 및 109)을 포함할 수 있다. 도시된 바와 같이, 측면 에피택시 과성장(107)은 상승된 소스(102) 위에 배치될 수 있고, 측면 에피택시 과성장(107)은 게이트(106)를 향해 측 방향으로 연장되는 부분(108)을 가질 수 있다. 본 명세서에 사용된 바와 같이, 용어 "측 방향"은 수평 또는 실질적인 수평인 방향을 나타낸다. 예를 들어, 본 명세서에 사용되는 수평 방향은 도 1-3에 도시된 바와 같이 x- 방향일 수 있다. 유사하게, 측면 에피택시 과성장(109)은 상승된 드레인 (104) 위에 배치될 수 있고, 측면 에피택시 과성장(109)은 게이트(106)를 향해 측 방향으로 연장되는 부분(110)을 가질 수 있다. 도시된 바와 같이, 측면 에피택시 과성장(107) 및 측면 에피택시 과성장(109)은 부분들(108 및 110) 사이에 개구(111)를 가질 수 있다. 논의된 바와 같이, 게이트 리세스(117) 및/또는 게이트(106)는 개구(111)와 정렬될 수 있다.
예를 들어, 측면 에피택시 과성장들(107, 109)은 스페이서 구조체의 개구 사이의 선 또는 평면을 따라 게이트 리세스(117) 및/또는 게이트(106)의 정렬을 위한 스페이서 구조체들을 제공할 수 있다. 일부 예에서, 이러한 정렬된 게이트 리세스(117) 및/또는 게이트(106)는 측면 에피택시 과성장들(107, 109)의 형성 이후에 형성될 수 있다. 이러한 예에서, 트랜지스터(100)는, 게이트(106)가 측면 에피택시 과성장들(107, 109)에 자기 정렬되고 게이트(106)가 측면 에피택시 과성장들(107, 109) 이후에 형성되도록, 자기 정렬된 게이트 최종 트랜지스터로서 특징지어질 수 있다. 측면 에피택시 과성장들(107, 109)은, 개구(111), 및 일부 예에서는 게이트(106)와 상승된 소스(102) 사이와 게이트(106)와 상승된 드레인(104) 사이에 전기적 격리를 제공할 수 있는 임의의 적절한 재료 또는 재료들일 수 있다. 일부 실시예에서, 측면 에피택시 과성장들(107, 109)은 갈륨 질화물 또는 알루미늄 갈륨 질화물 등을 포함할 수 있다. 일 실시예에서, 측면 에피택시 과성장들(107, 109)은 도핑되지 않은 갈륨 질화물을 포함한다. 다른 실시예에서, 측면 에피택시 과성장들(107, 109)은, 알루미늄의 백분율이 갈륨의 잔량(예를 들어, Al0 . 1Ga0 .9N)과 함께 약 10%(즉, x=0.1)가 되도록 도핑되지 않은 알루미늄 갈륨 질화물(AlxGa1 - xN)을 포함한다. 게이트(106)는 임의의 적절한 도전성 재료를 가질 수 있다. 논의된 바와 같이, 일부 예에서, 게이트(106)는 본 명세서에서 논의된 바와 같이 금속을 포함할 수 있다.
도 1에 도시된 바와 같이, 일부 예에서, 게이트(106)의 상부(112)는 측면 에피택시 과성장(107)의 상부(113) 및 측면 에피택시 과성장(109)의 상부(114) 아래에 있을 수 있다. 일부 예에서, 게이트(106)의 상부(112)는 도시된 바와 같이, 측면 에피택시 과성장(107)의 부분(108) 및 측면 에피택시 과성장(109)의 부분(110)의 하부 표면들(라벨링되지 않음) 아래에 또한 있을 수 있다. 또한, 일부 예에서, 갭(115)은 게이트(106)와 측면 에피택시 과성장(107) 사이에 제공될 수 있고, 갭(116)은 게이트(106)와 측면 에피택시 과성장(109) 사이에 제공될 수 있다. 일부 예에서, 갭들(115, 116)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN) 등과 같은 절연성 유전체를 포함할 수 있다. 갭들(115, 116)을 포함하는 예에서, 갭들(115, 116)은, 임의의 기생 게이트 누설(예를 들어, 게이트(106)로부터 상승된 소스(102)로 또는 게이트(106)로부터 상승된 드레인(104)으로의 누설)이 감소되거나 제거될 수 있도록 격리를 제공할 수 있다. 갭들(115, 116)이 제공되지 않는 예(예를 들어, 측면 에피택시 과성장(107)의 부분(108) 및/또는 측면 에피택시 과성장(109)의 부분(110)이 게이트(106)와 접촉하는 예)에서, 측면 에피택시 과성장들(107, 109)의 재료는 그러한 기생 게이트 누설을 감소 또는 제거하도록 선택될 수 있다. 예를 들어, 논의된 바와 같이, 측면 에피택시 과성장들(107, 109)은 기생 게이트 누설을 감소 또는 제거하기 위해 GaN 또는 AlxGa1 - xN과 같은 넓은 밴드 갭 반도체 재료를 포함할 수 있다. 또한, 일부 예에서, 도시된 바와 같이, 게이트 유전체(105)는 게이트(106)와 측면 에피택시 과성장들(107, 109) 사이에 등각 절연 유전체를 제공할 수 있다. 이러한 게이트 유전체는 본 명세서에 논의된 임의의 기술을 이용하여 퇴적될 수 있는데, 특히 원자 층 퇴적이 유리하다. 이러한 게이트 유전체(105)의 구성은 게이트 누설을 방지하고/하거나 추가적인 격리를 제공하기 위해 필요한 격리를 제공할 수 있다.
도 2는 본 개시내용의 적어도 일부 구현에 따라 배열되어 있는, 예시적인 트랜지스터(200)를 포함하는 예시적인 트랜지스터 구조체(250)의 단면(측면)도이다. 도 2에 도시된 바와 같이, 트랜지스터 구조체(250)는 디바이스 층(101), 분극 층(104), 상승된 소스(102), 상승된 드레인(103), 게이트(106), 측면 에피택시 과성장(107), 및 측면 에피택시 과성장(109)을 포함할 수 있다. 또한, 개구(111)는 도 1과 관련하여 논의된 바와 같이, 측면 에피택시 과성장(107)의 부분(108)과 측면 에피택시 과성장(109)의 부분(110) 사이에 제공된다. 논의된 바와 같이, 게이트(106)는 개구(111)와 정렬될 수 있다.
도 2의 예에서, 트랜지스터(200)는 게이트 유전체를 포함하지 않을 수 있다. 이러한 예에서, 트랜지스터(200)는 고-전자 이동도 트랜지스터(HEMT)로서 특징지어질 수 있다. 이러한 HEMT들은 고전압 및 고주파수에서 우수한 성능과 같은 이점을 제공할 수 있다. 또한, 도 2에 도시된 바와 같이, 트랜지스터(200)는 게이트 리세스를 포함하지 않을 수 있다. 이러한 게이트 리세스의 배제는, 예를 들어 제조시 단순성을 제공할 수 있다. 트랜지스터들이 게이트 리세스 및 게이트 유전체를 갖고(예를 들어, 도 1에서) 게이트 리세스 및 게이트 유전체 갖지 않는(예를 들어, 도 2에서) 것으로 도시되었지만, 다른 조합도 이용 가능하다. 예를 들어, 트랜지스터들은 게이트 유전체를 갖지만 게이트 리세스가 없이 형성될 수 있거나, 또는 게이트 리세스를 갖지만 게이트 유전체가 없이 형성될 수 있다. 또한, 디바이스 층(101), 분극 층(104), 상승된 소스(102), 상승된 드레인(103), 게이트(106), 측면 에피택시 과성장(107) 및 측면 에피택시 과성장(109)과 같은 트랜지스터 구조체(250)의 도시된 요소들은 트랜지스터 구조체(150)와 관련하여 논의된 바와 같이 임의의 재료들 또는 다른 특성들을 포함할 수 있으며, 이러한 세부 사항은 설명의 간결성 및 명료성을 위해 반복되지 않을 것이다.
도 3은 본 개시내용의 적어도 일부 구현 예에 따라 배열되어 있는, 예시적인 트랜지스터(300)를 포함하는 예시적인 트랜지스터 구조체(350)의 단면(측면)도이다. 도 1에 도시된 바와 같이, 트랜지스터 구조체(150)는 디바이스 층(101), 게이트 리세스(117)를 갖는 분극 층(104), 게이트 유전체(105), 상승된 소스(102), 상승된 드레인(103), 게이트(306), 측면 에피택시 과성장(107) 및 측면 에피택시 과성장(109)을 포함할 수 있다. 도시된 바와 같이, 개구(111)는 측면 에피택시 과성장(107)의 부분(108)과 측면 에피택시 과성장(109)의 부분(110) 사이에 제공될 수 있다. 일부 예에서, 게이트 리세스(117) 및/또는 게이트(306)는 개구(111)와 정렬될 수 있다.
도시된 바와 같이, 도 3에 도시된 바와 같이, 트랜지스터(300)는, 게이트(306)가 측면 에피택시 과성장(107)의 상부(113) 위로(예를 들면, 수직 방향으로 위로) 연장되고 측면 에피택시 과성장(109)의 상부(114) 위로 연장되는 부분(307)을 갖게 되는 게이트(306)를 포함할 수 있다. 또한, 도시된 바와 같이, 부분(307)은 측면 에피택시 과성장(107)의 부분(108) 또는 부분(108)의 적어도 일부 위에서(예를 들면, 수평 방향으로 위에서) 연장되고 측면 에피택시 과성장(109)의 부분(110) 또는 부분(110)의 적어도 일부 위에서 연장될 수 있다. 도시된 바와 같이, 게이트(306)는 측면 에피택시 과성장(107)의 상부(113) 위로 연장되고 측면 에피택시 과성장(109)의 상부(114) 위로 연장되는 상부(308)를 가질 수 있다. 도시된 바와 같이, 게이트(306) 트랜지스터 구조체(350)는 실질적인 T-형상의 단면을 가질 수 있다. 게이트(106)와 관련하여 논의된 바와 같이, 게이트(306)는 개구(111)와 정렬될 수 있다. 특히, 게이트(306)의 부분(309)은 논의된 바와 같이 개구(111)를 통해 자기 정렬될 수 있다. 예를 들어, 게이트(306)의 부분(309)은 개구(111)와 정렬될 수 있다. 일부 예에서, 게이트(306)의 부분(307)은 벌크 재료 퇴적의 패터닝을 통해, 또는 도 5k와 관련하여 이하 더 논의되는 리프트 오프 기술을 통해 형성될 수 있다. 그러한 예들에서, 게이트(306)의 부분(307)은 패터닝될 수 있고, 따라서 개구(111)에 자기 정렬되지 않을 수 있다. 그러나 게이트(306)의 부분(309)은 측면 에피택시 과성장들(107, 109)에 의해 적용되는 제한을 통해 개구(111)에 자기 정렬될 수 있다.
트랜지스터 구조체들(150, 250, 350) 및/또는 트랜지스터들(100, 200, 300)의 설명된 피처들과 관련된 추가적인 세부 사항들은 도 5a-5k와 관련하여 본 명세서에 제공되며, 여기서는 도 5j와 관련하여 논의되는 트랜지스터 구조체(523) 및 트랜지스터(524)의 형성뿐만 아니라 트랜지스터 구조체들(150, 250, 350) 및/또는 트랜지스터들(100, 200, 300)의 형성을 논의한다.
게다가, 트랜지스터 구조체들(150, 250, 350, 523) 및/또는 트랜지스터들(100, 200, 300, 524)은 시스템 온 칩을 포함한 전자 디바이스 구조체에서 구현될 수 있다. 예를 들어, 구조체는 기판 상에 구현되는, 실리콘 CMOS(Complementary Metal Oxide Semiconductor) 회로 부분, Ⅲ-N 재료 기반 디바이스 부분, 및 다른 디바이스 부분들을 포함할 수 있다. Ⅲ-N 재료 기반 디바이스들(예들 들어, 트랜지스터들(100, 200, 300, 524) 중 어느 하나, 일부 또는 전부)은 기판 상에, 기판 위에 또는 기판 내에 형성되는 Ⅲ-N 재료 영역 상에 형성될 수 있다. 예를 들어, 기판은 본 명세서에서 논의되는 바와 같이 실리콘일 수 있다. Ⅲ-N 재료 영역은, 예를 들어 디바이스 요구사항에 기초하여, CMOS 회로 부분에 인접하게 형성될 수 있다.
측면 및/또는 평면 채널들을 갖는 구조체들과 관련하여 예시되어 있지만, 본 명세서에서 논의되는 기술은 수직으로 배향된 MOSFET 디바이스들, TFET(tunnel field effect transistor) 등으로 확장될 수 있다. 이러한 구현은, 예를 들어 유사한 디바이스 지오메트리를 이용하는 추가적인 채널 용량의 장점을 가질 수 있다.
도 4는 본 개시내용의 적어도 일부 구현에 따라 배열되어 있는, 자기 정렬된 게이트를 갖는 트랜지스터를 형성하기 위한 예시적인 프로세스(400)를 나타내는 흐름도이다. 예를 들어, 프로세스(400)는 본 명세서에서 논의된 바와 같이 트랜지스터들(100, 200, 300, 524) 중 임의의 것을 제조하도록 구현될 수 있다. 도시된 구현에서, 프로세스(400)는 동작들(401-404)로 예시된 바와 같은 하나 이상의 동작을 포함할 수 있다. 그러나 본 명세서의 실시예는 추가적인 동작, 생략되는 소정의 동작, 제공되는 순서대로 수행되는 동작을 포함할 수 있다.
프로세스(400)는 "디바이스 층 위에 분극 층을 배치하는" 동작 401에서 시작될 수 있으며, 여기서 분극 층은 디바이스 층 위에 배치될 수 있다. 일 실시예에서, 분극 층(104)은 도 5a 및 본 명세서의 다른 곳과 관련하여 더 논의되는 바와 같이 디바이스 층(101) 위에 형성될 수 있다. 일 실시예에서, 분극 층(104)은 알루미늄 인듐 질화물을 포함할 수 있고, 디바이스 층(101)은 갈륨 질화물을 포함할 수 있다.
프로세스(400)는 "분극 층이 소스와 드레인 사이에 있도록 소스 및 드레인을 형성하는" 동작 402에서 계속될 수 있으며, 여기서 소스 및 드레인은, 분극 층이 소스와 드레인 사이에 있도록 형성될 수 있다. 일 실시예에서, 상승된 소스(102)와 같은 상승된 소스, 및 상승된 드레인(104)과 같은 상승된 드레인은 도 5b-5e 및 본 명세서의 다른 곳과 관련하여 이하에서 더 논의되는 바와 같이 디바이스 층(101)의 트렌치들로 형성될 수 있다. 일 실시예에서, 상승된 소스(102) 및 상승된 드레인(104)은 N+ 인듐 갈륨 질화물을 포함할 수 있다.
프로세스(400)는 "소스 및 드레인 위에서 개구를 그 사이에 갖는 측면 에피택시 과성장들을 형성하는" 동작 403에서 계속될 수 있으며, 여기서 측면 에피택시 과성장들은 소스 및 드레인 위에 형성될 수 있다. 예를 들어, 제1 측면 에피택시 과성장은 상승된 소스 위에 형성될 수 있고 제2 측면 에피택시 과성장은 상승된 드레인 위에 형성될 수 있어, 제1 및 제2 측면 에피택시 과성장들은 도 5f-5h 및 본 명세서의 다른 곳과 관련하여 이하 더 논의되는 바와 같이, 제1 측면 에피택시 과성장의 측 방향으로 연장되는 제1 부분과 제2 측면 에피택시 과성장의 측 방향으로 연장되는 제2 부분 사이에 개구를 갖게 된다. 일 실시예에서, 측면 에피택시 과성장(107)은 상승된 소스(102) 위에 형성될 수 있고 측면 에피택시 과성장(109)은 상승된 소스(104) 위에 형성될 수 있어, 개구(111)는 측면 에피택시 과성장(107)의 부분(108)과 측면 에피택시 과성장(109)의 부분(110) 사이에 제공된다. 일 실시예에서, 측면 에피택시 과성장들(107, 109)은 도핑되지 않은 갈륨 질화물을 포함할 수 있다.
프로세스(400)는 "소스와 드레인 사이와, 분극 층 위에 자기 정렬된 게이트를 배치하는" 동작 404에서 계속될 수 있으며, 여기서 자기 정렬된 게이트는 소스와 드레인 사이와, 분극 층 위에 배치될 수 있다. 일 실시예에서, 게이트(106)는 도 5j 및 본 명세서의 다른 곳과 관련하여 더 논의되는 바와 같이 상승된 소스(102)와 상승된 드레인(104) 사이와, 분극 층(104) 위에 배치될 수 있다. 일 실시예에서, 게이트(306)는 도 5k 및 본 명세서의 다른 곳과 관련하여 더 논의되는 바와 같이 상승된 소스(102)와 상승된 드레인(104) 사이와, 분극 층(104) 위에 배치될 수 있다. 일부 예에서, 게이트의 적어도 일부는 개구(111)와 정렬될 수 있다(예를 들어, 게이트의 중심선은 개구(111)의 중심선과 정렬될 수 있다). 일 실시예에서, 게이트(106)는 개구(111)와 정렬될 수 있다. 다른 실시예에서, 게이트(306)의 부분(309)은 개구(311)와 정렬될 수 있다.
논의된 바와 같이, 프로세스(400)는 트랜지스터들(100, 200, 300, 524) 중 임의의 것을 제조하기 위해 주입될 수 있다. 이러한 제조 기술들과 관련된 추가 상세들은 본 명세서에서, 특히 도 5a-5k와 관련하여 논의된다. 프로세스(400)의 동작들(또는 도 5a-5k와 관련하여 본 명세서에 논의된 동작들) 중 임의의 하나 이상의 동작은 하나 이상의 컴퓨터 프로그램 제품에 의해 제공된 명령어들에 응답하여 착수될 수 있다. 이러한 프로그램 제품들은, 예를 들어 프로세서에 의해 실행될 때, 본 명세서에 설명되는 기능성을 제공할 수 있는 명령어들을 제공하는 신호 베어링 매체(signal bearing media)를 포함할 수 있다. 컴퓨터 프로그램 제품들은 임의의 형태의 컴퓨터 판독가능 매체로 제공될 수 있다. 따라서, 예를 들어, 하나 이상의 프로세서 코어(들)를 포함하는 프로세서는 컴퓨터 판독가능 매체에 의해 프로세서로 전달되는 명령어들에 응답하여 기술된 동작들 중 하나 이상을 수행할 수 있다.
도 5a-5k는 본 개시내용의 적어도 일부 구현에 따라 배열되어 있는, 특정의 제조 동작들이 수행될 때의 예시적인 트랜지스터 구조체의 측면도들이다. 도 5a에 도시된 바와 같이, 트랜지스터 구조체(500)는 디바이스 층(101) 위에 형성된 분극 층(104)을 포함한다. 일부 예에서, 디바이스 층(101)은 기판(도시되지 않음) 위에 배치될 수 있다. 예를 들어, 기판은 미리 결정된 결정 배향(예컨대, (100), (111), (110) 등)을 따라 실질적으로 정렬되어 있는 기판일 수 있다. 일부 예에서, 기판은 단결정질 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), Ⅲ-V 재료 기반 재료(예컨대, 비화 갈륨(GaAs)), 실리콘 탄화물(SiC), 사파이어(Al2O3), 또는 이들의 임의의 조합과 같은 반도체 재료를 포함할 수 있다. 일부 예에서, 기판(101)은 4°내지 11°미스컷(miscut)(4°내지 6°가, 특히 유리함)을 갖는 (100) 결정 배향을 갖는 실리콘을 포함할 수 있다. (110)의 결정 배향을 갖는 실리콘 기판을 이용하는 예는 후속 에피택셜 성장에 대해 보다 작은 부정합을 갖는다는 장점을 제공할 수 있다. 다양한 예에서, 기판은 전기 절연 층(예를 들어, 층간 유전체, 트렌치 절연 층 등)에 의해 분리되어 있는, 트랜지스터, 메모리, 커패시터, 저항기, 광전 디바이스, 스위치, 또는 임의의 다른 능동 또는 수동 전자 디바이스와 같은 집적 회로 또는 전자 디바이스에 대한 금속 배선 인터커넥트 층(metallization interconnect layer)들을 포함할 수 있다.
디바이스 층(101)은 임의의 적절한 기술 또는 기술들을 이용하여 형성될 수 있다. 예를 들어, 디바이스 층(101)은, 화학 기상 증착(chemical vapor deposition)(CVD), 금속 유기 화학 기상 증착(metal organic chemical vapor deposition)(MOCVD), 원자층 퇴적(atomic layer deposition)(ALD), 또는 임의의 다른 에피택셜 성장 기술을 통한 에피택셜 성장과 같은, 임의의 적당한 에피택셜 성장 기술을 이용하여 형성될 수 있으며, MOCVD가 특히 유리하다. 일부 예에서, 디바이스 층(101)의 형성은 결함 트래핑 기술을 포함할 수 있다. 일부 실시예에서, 디바이스들은 재료의 섬(island) 등과 같은 디바이스 층(101)의 결함이 없는 영역에 형성될 수 있다. 또한, 디바이스 층(101)은, 예를 들어 에피택셜 Ⅲ-N 재료와 같은 임의의 적절한 Ⅲ-N 재료를 포함할 수 있다. 일 실시예에서, 디바이스 층(101)은 갈륨 질화물이다. 디바이스 층(101)은, 예를 들어 100 내지 500 nm 또는 그 이상과 같은 임의의 적합한 두께를 가질 수 있다.
또한, 도 5a에 도시된 바와 같이, 분극 층(104)은 디바이스 층(101) 위에 형성될 수 있다. 분극 층(104)은 임의의 적절한 기술 또는 기술들을 이용하여 형성될 수 있다. 일부 예에서, 분극 층(104)은 화학 기상 증착, 금속 유기 화학 기상 증착, 원자 층 퇴적 등을 통한 에피택셜 성장과 같은 에피택셜 성장 기술을 통해 수행될 수 있다. 분극 층(104)은 디바이스 층(101)에 2D 전자 가스를 제공할 수 있는 임의의 재료 또는 재료 스택들을 포함할 수 있다. 예를 들어, 분극 층(104)은 알루미늄 질화물(AlN), 알루미늄 인듐 질화물(AlInN) 또는 알루미늄 갈륨 질화물(AlGaN), 또는 이들의 임의의 조합일 수 있다. 분극 층(104)은 임의의 적당한 두께를 가질 수 있다. 일부 예에서, 분극 층(104)은 6 내지 10 nm의 두께를 가질 수 있다.
도 5b는 하드 마스크 스택(505)의 형성 및 패터닝된 층(506)의 형성 후에, 트랜지스터 구조체(500)와 유사한 트랜지스터 구조체(501)를 도시한다. 도시된 바와 같이, 일부 예에서, 하드 마스크 스택(505)은 하드 마스크 층(502), 하드 마스크 층(503) 및 하드 마스크 층(504)을 포함하는 3개의 층을 포함할 수 있다. 그러나, 1, 2, 3, 4 또는 그 이상과 같은 임의의 수의 하드 마스크 층이 사용될 수 있다. 또한, 하드 마스크 스택(505)은 분극 층(104) 및 디바이스 층(101)에서의 트렌치들 또는 리세스들의 후속 형성을 위한 마스크를 제공하는 임의의 적절한 재료 또는 재료들을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등과 같은, 후속하여 형성되는 상승된 소스(102) 및 상승된 드레인(104)(예를 들어, 에피택셜 Ⅲ-N 재료들)에 대해 선택적일 수 있다. 일 실시예에서, 하드 마스크 층(502)은 알루미늄 산화물(Al2O3)이고, 하드 마스크 층(503)은 실리콘 질화물(SiN)이고, 하드 마스크 층(504)은 알루미늄 산화물이다. 하드 마스크 스택(505)의 층들은 임의의 적절한 기술 또는 기술들을 이용하여 형성될 수 있다. 예를 들어, 하드 마스크 층들(502-504) 등은 화학 기상 증착, 플라즈마 강화 화학 기상 증착, 물리적 기상 증착, 분자 빔 에피택시, 금속 유기 화학 기상 증착, 원자 층 퇴적 등과 같은 블랭킷 퇴적 기술들을 이용하여 퇴적될 수 있다.
하드 마스크 스택(505)은 임의의 적당한 두께를 가질 수 있다. 일부 예에서, 하드 마스크 스택(505)의 두께는, 에칭 처리와 같은 후속 처리가 하드 마스크 스택(505)의 크기를 후속 처리를 위한 원하는 높이로 감소시킬 수 있도록 제공될 수 있다. 예를 들어, 아래에 더 상세히 설명되는 바와 같이, 패터닝된 포스트-에칭(patterned and post-etch) 하드 마스크는 측면 에피택시 과성장들(107, 109)의 형성을 위한 희생 층으로 이용될 수 있다. 그러한 예들에서, 하드 마스크 스택(505)의 두께는, 패터닝된 포스트-에칭 하드 마스크의 두께가 측면 에피택시 과성장들(107, 109)의 형성을 위한 원하는 두께일 수 있도록 제공될 수 있다. 일부 예에서, 하드 마스크 스택(505)은 약 120 내지 200nm의 두께를 가질 수 있다. 일 실시예에서, 하드 마스크 층(502)은 약 10nm의 두께를 가지며, 하드 마스크 층(503)은 약 120nm의 두께를 갖고, 하드 마스크 층(504)은 약 10nm의 두께를 갖는다.
패터닝된 층(506)은 레지스트와 같은 하드 마스크 스택(505)을 패터닝하기 위한 임의의 적절한 재료를 포함할 수 있고, 패터닝된 층(506)은 포토리소그래피 기술과 같은 임의의 적절한 기술을 이용하여 형성될 수 있다.
도 5c는 패터닝된 하드 마스크 스택(508)을 형성하기 위해 하드 마스크 스택(505)을 패터닝한 후에, 트랜지스터 구조체(501)와 유사한 트랜지스터 구조체(507)를 도시한다. 도 5c에 도시된 바와 같이, 일부 예에서, 패터닝된 하드 마스크 스택(508)은 테이퍼형 측벽들(tapered sidewalls)(509)을 가질 수 있다. 하드 마스크 스택(505)은 패터닝된 하드 마스크 스택(508)을 형성하기 위해 임의의 적절한 기술 또는 기술들을 이용하여 패터닝될 수 있다. 일부 예에서, 하드 마스크 스택(508)은 에칭 처리를 이용하여 패터닝된다. 패터닝된 하드 마스크 스택(508)은 임의의 적절한 폭(WHM), 예컨대 120 내지 300 nm 범위의 폭을 가질 수 있다.
도 5d는 트렌치들(514, 515)을 형성하고 희생 패터닝된 하드 마스크(513)를 형성하기 위해 분극 층(104) 및 디바이스 층(101)을 패터닝한 후에, 트랜지스터 구조체(507)와 유사한 트랜지스터 구조체(510)를 도시한다. 분극 층(104) 및 디바이스 층(101)은 임의의 적절한 기술 또는 기술들을 이용하여 트렌치들(514, 515)을 형성하기 위해 패터닝될 수 있다. 일부 예에서, 트렌치들(514, 515)은 에칭 처리를 이용하여 패터닝될 수 있다. 예를 들어, 트렌치들(514, 515)은 패터닝된 하드 마스크 스택(508)을 이용하는 하드 마스크 에칭에 의해 형성될 수 있다. 그러한 에칭 처리는 또한 패터닝된 하드 마스크 스택(508)을 부식시켜 희생 패터닝된 하드 마스크(513)를 형성할 수 있다. 도시된 바와 같이, 희생 패터닝된 하드 마스크는 2개의 나머지 하드 마스크 층을 포함할 수 있다. 일부 예에서, 패터닝된 층(506)은 또한 그러한 에칭 처리에서 소비될 수 있으며, 다른 예에서, 패터닝된 층(506)은 그런 에칭 처리 전에, 예를 들어 건식 에칭 프로세스를 통해 제거될 수 있다. 도시된 바와 같이, 일부 예에서, 에칭 처리는, 노치들(511, 512)이 형성될 수 있도록 하드 마스크 층(502)보다 더 빨리 하드 마스크 층(503)을 에칭할 수 있다. 희생 패터닝된 하드 마스크(513)는 약 70 내지 250nm의 두께와 같은 임의의 적합한 두께를 가질 수 있다.
도 5e는 상승된 소스(102) 및 상승된 드레인(103)의 형성 후에, 트랜지스터 구조체(510)와 유사한 트랜지스터 구조체(516)를 도시한다. 상승된 소스(102) 및 상승된 드레인(103)은 임의의 적절한 기술 또는 기술들을 이용하여 형성될 수 있다. 일부 예에서, 상승된 소스(102) 및 상승된 드레인(103)은 화학 기상 증착, 금속 유기 화학 기상 증착, 원자 층 퇴적 등을 통한 에피택셜 성장과 같은 에피택셜 성장 기술을 통해 형성될 수 있다. 상승된 소스(102) 및 상승된 드레인(103)은 임의의 적절한 재료 또는 재료들을 포함할 수 있다. 일부 예에서, 상승된 소스(102) 및 상승된 드레인(103)은 N+ 재료들을 포함한다. 일부 실시예에서, 상승된 소스(102) 및 상승된 드레인(103)은 인듐 갈륨 질화물을 포함한다. 또한, 상승된 소스(102) 및 상승된 드레인(103)은 약 100nm의 두께와 같은 임의의 적합한 두께를 가질 수 있다. 도시된 바와 같이, 일부 예에서, 상승된 소스(102)는 노치(517)를 포함할 수 있고, 상승된 드레인(103)은 노치(518)를 포함할 수 있다.
도 5f는 측면 에피택시 과성장(107) 및 측면 에피택시 과성장(109)의 형성 후에, 트랜지스터 구조체(516)와 유사한 트랜지스터 구조체(519)를 도시한다. 측면 에피택시 과성장들(107, 109)은 임의의 적절한 기술 또는 기술들을 이용하여 형성될 수 있다. 일부 예에서, 측면 에피택시 과성장들(107, 109)은 화학 기상 증착, 금속 유기 화학 기상 증착, 원자 층 퇴적 등을 통한 에피택셜 성장과 같은 에피택셜 성장 기술을 통해 형성될 수 있다. 측면 에피택시 과성장들(107, 109)은 임의의 적절한 재료 또는 재료들을 포함할 수 있다. 일부 예에서, 측면 에피택시 과성장들(107, 109)은 도핑되지 않은 갈륨 질화물 또는 알루미늄 갈륨 질화물과 같은 넓은 밴드 갭 반도체 재료를 포함한다. 측면 에피택시 과성장들(107, 109)은 희생 패터닝된 하드 마스크(513)의 상부를 초과하는 임의의 적절한 두께, 예컨대 약 100nm의 두께를 가질 수 있다. 도 5f에 도시된 바와 같이, 측면 에피택시 과성장들(107, 109)은 각각 상승된 소스(102) 및 상승된 드레인(103)으로부터 에피택셜 성장될 수 있다. 또한, 측면 에피택시 과성장(107)은 희생 패터닝된 하드 마스크(513)의 부분 또는 일부 위에서 성장될 수 있고, 측면 에피택시 과성장(109)은 희생 패터닝된 하드 마스크(513)의 다른 부분 또는 일부 위에서 성장될 수 있어, 측면 에피택시 과성장들(107, 109) 사이에 개구(111)가 형성된다. 예를 들어, 측면 에피택시 과성장(107) 및 측면 에피택시 과성장(109)은 측 방향 연장 부분들(108, 110) 사이에 개구(111)를 가질 수 있다. 개구(111)는 임의의 적절한 기술을 이용하여 형성될 수 있다. 예를 들어, 측면 에피택시 과성장들(107, 109)의 에피택셜 과성장(epitaxial overgrowth)은 다양한 프로세스 파라미터를 통해 타이밍되거나 제어되어 개구(111)를 제공할 수 있다. 개구(111)는, 예를 들어 미리 결정된 채널 길이에 의해 요구되는 바와 같이, 80nm의 폭, 100nm의 폭, 120㎚의 폭 등과 같은 임의의 적절한 폭을 가질 수 있다.
도 5g는 희생 패터닝된 하드 마스크(513)의 제거 후에, 트랜지스터 구조체(519)와 유사한 트랜지스터 구조체(520)를 도시한다. 희생 패터닝된 하드 마스크(513)는 에칭 처리 기술과 같은 임의의 적절한 기술 또는 기술들을 이용하여 제거될 수 있다. 예를 들어, 희생 패터닝된 하드 마스크(513)의 재료 또는 재료들에 선택적이고 측면 에피택시 과성장들(107, 109), 상승된 소스(102), 상승된 드레인(103) 및 분극 층(104)의 재료들에 선택적이지 않은 에칭은 희생 패터닝된 하드 마스크(513)를 제거하는데 사용될 수 있다.
도 5h는 게이트 리세스(117)의 형성 후에, 트랜지스터 구조체(520)와 유사한 트랜지스터 구조체(521)를 도시한다. 게이트 리세스(117)는 임의의 적절한 기술 또는 기술들을 이용하여 형성될 수 있다. 예를 들어, 게이트 리세스(117)는 자기 정렬 마스크로서, 측면 에피택시 과성장들(107, 109) 사이의 개구(111)를 이용하는 방향성 에칭을 통해 형성될 수 있다. 예를 들어, 게이트 리세스(117)의 폭은 본 명세서에 논의된 바와 같이 제조된 트랜지스터 및 트랜지스터 구조체(521)의 채널 길이를 정의할 수 있다. 예를 들어, 도 1과 관련하여 논의된 바와 같이, 게이트 리세스(117)는 개구(111)와 정렬될 수 있다. 또한, 일부 예에서, 게이트 리세스(117)는 개구(111)의 폭과 실질적으로 동일한 폭을 가질 수 있다. 일부 예에서, 측면 에피택시 과성장들(107, 109)의 일부는 게이트 리세스(117)의 형성 중에 소비될 수 있다. 일부 예에서, 게이트 리세스(117)은 트랜지스터의 임계 전압을 조정하는데 사용될 수 있다. 전술한 바와 같이, 일부 실시예에서는, 게이트 리세스(117)가 제공될 수 있다. 도 2와 관련하여 논의된 실시예들과 같은 다른 실시예들에서는, 게이트 리세스가 사용되지 않을 수 있다.
도 5i는 게이트 유전체(105)의 형성 후에, 트랜지스터 구조체(521)와 유사한 트랜지스터 구조체(522)를 도시한다. 게이트 유전체(105)는 임의의 적절한 재료 또는 재료 스택을 포함할 수 있다. 일부 예에서, 게이트 유전체(105)는 하이-k 유전체 재료 또는 재료들을 포함할 수 있다. 게이트 유전체(105)는 임의의 적절한 기술 또는 기술들을 이용하여 형성될 수 있다. 예를 들어, 게이트 유전체(105)는 화학 기상 증착, 플라즈마 강화 화학 기상 증착, 물리적 기상 증착, 분자 빔 에피택시, 금속 유기 화학 기상 증착, 원자 층 퇴적 등과 같은 블랭킷 퇴적 기술을 이용하여 퇴적될 수 있고, 특히 원자층 퇴적이 유리하다. 도시된 바와 같이, 일부 예에서, 게이트 유전체(105)는 측면 에피택시 과성장들(107, 109), 상승된 소스(102), 상승된 드레인 및 분극 층(104)의 노출된 부분들을 커버할 수 있다. 또한, 일부 예에서, 게이트 유전체(105)는 도 5j 및 도 5k와 관련하여 도시된 바와 같이, 측면 에피택시 과성장들(107, 109), 상승된 소스(102), 상승된 드레인 및 분극 층(104)의 노출된 부분들 위에 남아 있을 수 있다. 다른 예에서, 게이트 유전체(105)의 부분들은 도 1에 도시된 구조체를 제공하기 위해 제거될 수 있다. 다른 예들에서, 게이트 유전체의 부분들은 측면 에피택시 과성장들(107, 109)의 상부 표면으로부터 제거될 수 있다. 논의된 바와 같이, 일부 실시예들에서, 게이트 유전체가 제공될 수 있다. 이러한 실시예에서, 최종 트랜지스터는 전계효과 트랜지스터(FET)로서 특징지어질 수 있다. 도 2와 관련하여 논의된 실시예들과 같은 다른 실시예들에서는, 게이트 유전체가 사용되지 않을 수 있다. 그러한 실시예에서, 최종 트랜지스터는 쇼트키 게이트(Schottky gate) 고 전자 이동도 트랜지스터(HEMT)로서 특징지어질 수 있다.
도 5j는 게이트(106)의 형성 후에, 트랜지스터 구조체(522)와 유사한 트랜지스터 구조체(523)를 도시한다. 게이트(106)는 임의의 적절한 기술 또는 기술들을 이용하여 형성될 수 있다. 일부 예에서, 게이트(106)는 금속일 수 있다. 예를 들어, 게이트(106)는 퇴적 또는 스퍼터 등을 통해 형성될 수 있다. 논의된 바와 같이, 일부 예에서, 게이트 유전체(105)는 하이-k 재료 또는 재료들일 수 있고, 이러한 예에서, 최종 트랜지스터는 하이-k 금속 게이트 트랜지스터로서 특징지어질 수 있다. 도시된 바와 같이, 일부 예들에서, 게이트(106)의 형성은 또한 과잉 재료(excess material)(525) 및 과잉 재료(526)의 형성을 야기할 수 있다. 예를 들어, 과잉 재료(525) 및 과잉 재료(526)는 개구(111)로 인해 게이트(106)에 인접한 영역을 침범하지 않을 수 있다. 또한, 소스 및 드레인 접촉들(도시되지 않음)이 과잉 재료(525) 및 과잉 재료(526)에 의해 접촉되어 단락될 수 없도록, 과잉 재료(525) 및 과잉 재료(526)의 크기는 제한될 수 있다(예를 들어, 과잉 재료(525) 및 과잉 재료(526)는 측면 에피택시 과성장들(107, 109) 위에서 측 방향으로 추가로 연장되지 않을 수 있다). 과잉 재료(525) 및 과잉 재료(526)의 크기들은, 예를 들어 마스킹 및 에칭 단계들(예를 들어, 벌크 층의 부분들을 제거하여 과잉 재료(525) 및 과잉 재료(526)만을 남겨 두는 단계), 또는 게이트(106)의 재료를 패터닝된 마스크에 도포하고 리프트 오프 기술을 이용하여 과잉 재료(525) 및 과잉 재료(526)를 남겨 두는 단계 등에 의해 제한될 수 있다. 또한, 일부 예에서, 과잉 재료(525) 및 과잉 재료(526)는 최종 디바이스 구조체에 남아 있을 수 있다. 도 1 및 도 2와 관련하여 논의된 예들과 같은 다른 예들에서, 과잉 재료(525) 및 과잉 재료(526)는 제거될 수 있다.
트랜지스터 구조체(523)는 트랜지스터(524)를 포함할 수 있다. 도 5j에 도시된 바와 같이, 트랜지스터(524)는 개구(111)와 정렬되는 게이트(106)를 포함할 수 있다(예를 들어, 게이트(106)의 중심선은 본 명세서에서 논의된 바와 같이 개구(111)의 중심선과 정렬된다). 트랜지스터(524)는, 게이트 유전체(105)가 측면 에피택시 과성장들(107, 109)의 부분들, 및 상승된 소스(102) 및 상승된 드레인(103)의 추가 부분들을 커버할 수 있다는 점을 제외하고는 본 명세서에서 논의된 트랜지스터(100)와 유사할 수 있다(도 1 참조). 또한, 트랜지스터 구조체(523)는 논의된 바와 같이 과잉 재료(525) 및 과잉 재료(526)를 포함할 수 있다. 도 1에 도시된 바와 같이, 일부 예에서, 트랜지스터 구조체(150)는 과잉 재료(525) 및 과잉 재료(526)와 유사한 과잉 재료를 포함하지 않을 수 있다. 그러나, 일부 예에서, 트랜지스터 구조체(150)는 그러한 과잉 재료들을 포함할 수 있다. 트랜지스터(524)는 도 1과 관련하여 논의된 바와 같은 임의의 피처 또는 재료들을 포함할 수 있고, 그 세부 사항은 설명의 간결성 및 명확성을 위해 반복되지 않을 것이다.
도 5k는 게이트(306)의 형성 후에, 트랜지스터 구조체(522)와 유사한 트랜지스터 구조체(527)를 도시한다. 게이트(306)는 임의의 적절한 기술 또는 기술들을 이용하여 형성될 수 있다. 일부 예에서, 게이트(306)는 금속일 수 있다. 예를 들어, 게이트(306)는 퇴적 또는 스퍼터 등을 통해 형성될 수 있다. 논의된 바와 같이, 일부 예에서, 게이트 유전체(105)는 하이-k 재료 또는 재료들일 수 있고, 이러한 예에서, 최종 트랜지스터는 하이-k 금속 게이트 트랜지스터로서 특징지어질 수 있다. 도시된 바와 같이, 일부 예에서, 게이트(306)의 형성은 또한, 게이트(306)가 패터닝되도록 측벽들(528, 529)의 형성을 야기할 수 있다. 게이트(306)는 임의의 적절한 기술 또는 기술들을 이용하여 측벽들(528, 529)을 포함하도록 패터닝될 수 있다. 예를 들어, 게이트(306)는, 마스킹 및 에칭 단계들(예를 들어, 벌크 층의 부분들을 제거하여 게이트(306)만을 남겨 두는 단계), 또는 게이트(306)의 재료를 패터닝된 마스킹에 도포하고 리프트 오프 기술을 이용하여 게이트(306)만을 남겨 두는 단계 등에 의해 패터닝될 수 있다.
도시된 바와 같이, 트랜지스터 구조체(527)는 도 3과 관련하여 전술한 바와 같이 트랜지스터(300)를 포함할 수 있다. 논의된 바와 같이, 분극 층(104)에 인접한 게이트(306)의 부분(309)(도 3을 또한 참조)은 개구(111)와 정렬될 수 있다. 예를 들어, 측면 에피택시 과성장(107) 및 측면 에피택시 과성장(109)은 본 명세서에서 논의된 바와 같이, 게이트(306)의 부분(309)의 중심선 및/또는 게이트 리세스(117)의 중심선에 대해 대칭일 수 있다. 일부 실시예에서, 측면 에피택시 과성장(107) 및 측면 에피택시 과성장(109)은 게이트(306) 및/또는 게이트 리세스(117)의 형성을 위한 대칭 마스크를 제공할 수 있다.
후속 처리는 상승된 소스(102) 및 상승된 드레인(103)에 대한 접촉, 게이트(106) 또는 게이트(306)뿐만 아니라 금속 배선 층들 등에 대한 접촉을 제공할 수 있다. 도시된 갭(라벨링되지 않음)은 에어 갭(air gap)으로 남아 있거나, 또는 유전체 재료(들)를 이용하여 되메음(backfill)될 수 있다. 상승된 소스(102) 및 상승된 드레인(103)에 대한 접촉들은, 예를 들어 측면 에피택시 과성장(107), 측면 에피택시 과성장(109) 및 금속 필(metal fill)의 패터닝된 에칭을 통해 이루어질 수 있다. 게이트(106)에 대한 접촉 및/또는 게이트(306)에 대한 접촉은 게이트 접촉을 랜딩하기 위한 추가적인 영역을 제공할 수 있는 전용 랜딩 패드(도시되지 않음)를 통해 이루어질 수 있다. 예를 들어, 수직 방향에서 보면, 게이트(106 및 306)는 도그 본(dog-bone) 형상을 가질 수 있다. 이러한 구성은 게이트(106)에 접촉하는 것과 관련하여 특히 유리할 수 있다.
본 명세서에서 논의된 트랜지스터 구조체 및 프로세스는 게이트(예를 들어, 게이트(106) 또는 게이트(306)) 정렬 허용 오차를 완화시킬 수 있는 이점을 제공할 수 있다. 또한, 게이트 저항이 감소되어, 트랜지스터의 항복 전압을 희생시키지 않으면서 높은 최대 주파수(FMAX) 및 저잡음을 달성하는 데 유리할 수 있다.
도 6은 본 개시내용의 적어도 일부 구현에 따라 배열되어 있는, 자기 정렬된 게이트들을 갖는 트랜지스터(들)를 구비한 IC를 이용하는 모바일 컴퓨팅 플랫폼(600)의 예시적인 도면이다. 자기 정렬된 게이트 및/또는 자기 정렬된 게이트 리세스를 갖는 트랜지스터는 트랜지스터(100), 트랜지스터(200), 트랜지스터(300) 등과 같은 본 명세서에서 논의된 바와 같은 임의의 트랜지스터들일 수 있다. 모바일 컴퓨팅 플랫폼(600)은, 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 전송 등의 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(600)은 태블릿, 스마트폰, 넷북, 노트북 컴퓨터, 랩톱 컴퓨터 등 중의 임의의 것일 수 있고, 예시적인 실시예에서는 터치스크린(예컨대, 용량성, 유도성, 저항성, 등의 터치스크린)인 디스플레이 스크린(605), 칩 레벨(SoC) 또는 패키지 레벨 통합 시스템(610), 및 배터리(615)를 포함할 수 있다.
통합 시스템(610)은 확대된 도면(620)에 구체적으로 예시된다. 예시적인 실시예에서, 패키징된 디바이스(650)(도 6에서 "메모리/프로세서"로 라벨링됨)는 적어도 하나의 메모리 칩(예컨대, RAM) 및/또는 적어도 하나의 프로세서 칩(예컨대, 마이크로프로세서, 멀티 코어 마이크로프로세서, 또는 그래픽 프로세서 등)을 포함한다. 일 실시예에서, 패키징된 디바이스(650)는 SRAM 캐시 메모리를 포함하는 마이크로프로세서이다. 패키징된 디바이스(650)는, 전력 관리 집적 회로(PMIC)(630), 광대역 RF(무선) 전송기 및/또는 수신기(TX/RX)를 포함하는 RF(무선) 집적 회로(RFIC)(625)(예를 들어, 디지털 기저대역을 포함하고, 아날로그 프론트 엔드 모듈은 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함), 및 그것의 제어기(635) 중 하나 이상과 함께, 보드, 기판 또는 인터포저(660)에 또한 결합될(예를 들어, 통신 가능하게 결합될) 수 있다. 일반적으로, 패키징된 디바이스(650)는 디스플레이 스크린(605)에 또한 결합될(예를 들어, 통신 가능하게 결합될) 수 있다. 도시된 바와 같이, PMIC(630) 및 RFIC(625) 중 하나 또는 둘 모두는 자기 정렬된 게이트 GaN 트랜지스터와 같은 자기 정렬된 게이트를 갖는 트랜지스터를 이용할 수 있다. 도시된 바와 같이, 일부 실시예에서는, GaN 트랜지스터가 제공될 수 있다. 그러나, 트랜지스터는 Ⅲ-N 디바이스 층들 등과 같은 임의의 적절한 재료(들) 및/또는 디바이스 층들을 포함할 수 있다. 예를 들어, 시스템(예를 들어, 본 명세서에 설명된 임의의 플랫폼, 디바이스 또는 시스템)에 통합된 트랜지스터는, 디바이스 층 위에 배치된 분극 층, 상승된 소스, 상승된 드레인, 및 상승된 소스와 드레인 사이의 게이트(이에 따라, 분극 층은 상승된 소스와 상승된 드레인 사이에 있게 되고, 게이트는 분극 층 위에 배치됨), 및/또는 상승된 드레인 위에 배치되고 게이트를 향해 측 방향으로 연장되는 제1 부분을 갖는 제1 측면 에피택시 과성장, 상승된 드레인 위에 배치되고 게이트를 향해 측 방향으로 연장되는 제2 부분을 갖는 제2 측면 에피택시 과성장(이에 따라, 제1 및 제2 측면 과성장들은 제1 부분과 제2 부분 사이에 개구를 갖고, 분극 층에 인접한 게이트의 적어도 일부는 개구, 또는 본 명세서에서 논의된 바와 같은 임의의 다른 피처(들)와 정렬됨)을 포함할 수 있다.
기능적으로, PMIC(630)는 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있으므로, 배터리(615)에 결합된 입력, 및 다른 기능 모듈들에 대한 전류 공급을 제공하는 출력을 갖는다. 일 실시예에서, PMIC(630)는 고전압 동작을 수행할 수 있다. 추가로 예시된 바와 같이, 예시적인 실시예에서, RFIC(625)는, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현하도록 안테나(도시되지 않음)에 결합된 출력을 갖는다. 대안적인 구현들에서, 이들 보드-레벨 모듈들 각각은 패키징된 디바이스(650)의 패키지 기판에 결합된 별개의 IC들 상에 또는 패키징된 디바이스(650)의 패키지 기판에 결합된 단일의 IC(SoC) 내에 집적될 수 있다.
도 7은 본 개시내용의 적어도 일부 구현에 따라 배열되어 있는 컴퓨팅 디바이스(700)의 기능 블록도이다. 컴퓨팅 디바이스(700)는, 예를 들어 플랫폼(600) 내부에서 발견될 수 있고, 프로세서(701)(예컨대, 애플리케이션 프로세서) 및 하나 이상의 통신 칩(704, 705)과 같지만 이들로 제한되지 않는, 다수의 컴포넌트를 호스팅하는 마더보드(702)를 더 포함한다. 프로세서(701)는 마더보드(702)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예에서, 프로세서(701)는 프로세서(701) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
다양한 예에서, 하나 이상의 통신 칩(704, 705)은 또한 마더보드(702)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가의 구현에서, 통신 칩(704)은 프로세서(701)의 일부일 수 있다. 그 애플리케이션들에 따라, 컴퓨팅 디바이스(700)는, 마더보드(702)에 물리적 및 전기적으로 결합될 수도 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트는, 예시된 바와 같이, 휘발성 메모리(예컨대, DRAM)(707, 708), 비휘발성 메모리(예컨대, ROM)(710), 그래픽 프로세서(712), 플래시 메모리, GPS(global positioning system) 디바이스(713), 나침반(714), 칩셋(706), 안테나(716), 전력 증폭기(709), 터치스크린 제어기(711), 터치스크린 디스플레이(717), 스피커(715), 카메라(703), 및 배터리(718), 그리고 디지털 신호 프로세서, 암호 프로세서, 오디오 코덱, 비디오 코덱, 가속도계, 자이로스코프, 및 대용량 저장 디바이스(하드 디스크 드라이브, SSD(solid state drive), CD(compact disk), DVD(digital versatile disk) 등)와 같은 다른 컴포넌트들을 포함할 수 있지만, 이들로 제한되지는 않는다.
통신 칩들(704, 705)은 컴퓨팅 디바이스(700)로 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어는, 논-솔리드-매체(non-solid medium)를 통한 변조된 전자기 방사의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 일부 실시예에서는 그렇지 않을 수도 있지만, 관련 디바이스가 와이어를 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩들(704, 705)은 본 명세서의 다른 곳에서 기술된 것을 포함하지만 이들로 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(700)는 복수의 통신 칩(704, 705)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
논의된 바와 같이, 본 명세서에서 논의된 트랜지스터들은 컴퓨팅 디바이스에서의 SoC 구현과 같은 PMIC들 및/또는 RFIC들을 통해 구현될 수 있다. 다른 구현들에서, 본 명세서에서 논의된 트랜지스터들은 기지국 무선 모듈들 또는 시스템들을 통해, 전력 전송 네트워크들에서의 전력 변환 모듈들을 통해, 전기 자동차용 전력 변환 모듈들 등을 통해 구현될 수 있다.
본 명세서에 설명된 임의의 구현에서 이용된 바와 같이, "모듈"이라는 용어는 본 명세서에 설명된 기능성을 제공하도록 구성된 소프트웨어, 펌웨어 및/또는 하드웨어의 임의의 조합을 지칭한다. 소프트웨어는 소프트웨어 패키지, 코드 및/또는 명령어 세트 또는 명령어들로서 구현될 수 있고, "하드웨어"는, 본 명세서에 설명된 임의의 구현에서 이용된 바와 같이, 예를 들어 프로그램가능 회로에 의해 실행되는 명령어들을 저장하는 펌웨어, 상태 머신 회로, 프로그램가능 회로 및/또는 하드와이어드 회로를 단독으로 또는 임의의 조합으로 포함할 수 있다. 모듈들은 집합적으로 또는 개별적으로, 더 큰 시스템의 일부를 형성하는 회로, 예를 들어 집적 회로(IC), 시스템 온 칩(SoC) 등으로서 구현될 수 있다.
본 명세서에 제시된 특정 피처들은 다양한 구현들을 참조하여 설명되었지만, 이러한 설명은 제한의 의미로 해석되는 것으로 의도되지는 않는다. 따라서, 본 명세서에 설명된 구현들의 다양한 수정들뿐만 아니라 다른 구현들 - 이들은 본 개시내용이 속하는 본 기술분야의 통상의 기술자에게 명백함 - 은 본 개시내용의 사상 및 범위 내에 있는 것으로 간주된다.
하기 실시예는 추가 실시예에 관한 것이다.
하나 이상의 제1 실시예에서, 트랜지스터는, 디바이스 층 위에 배치된 분극 층; 상승된 소스, 상승된 드레인, 및 상승된 소스와 상기 상승된 드레인 사이의 게이트 - 분극 층은 상승된 소스와 상승된 드레인 사이에 있고, 게이트는 분극 층 위에 배치됨 -; 상승된 소스 위에 배치되고 게이트를 향해 측 방향으로 연장되는 제1 부분을 갖는 제1 측면 에피택시 과성장(lateral epitaxy overgrowth); 및 상승된 드레인 위에 배치되고 게이트를 향해 측 방향으로 연장되는 제2 부분을 갖는 제2 측면 에피택시 과성장을 포함하고, 제1 및 제2 측면 과성장들은 제1 부분과 제2 부분 사이에 개구를 가지며, 분극 층에 인접한 게이트의 적어도 일부는 개구와 정렬된다.
제1 실시예에 더하여, 게이트의 상부는 제1 측면 에피택시 과성장의 상부 아래에 있다.
제1 실시예에 더하여, 게이트의 상부는 제1 측면 에피택시 과성장의 상부 아래에 있고, 트랜지스터는 게이트와 제1 측면 에피택시 과성장 사이의 제1 갭, 및 게이트와 제2 측면 에피택시 사이의 제2 갭을 더 포함한다.
제1 실시예에 더하여, 게이트의 상부는 제1 측면 에피택시 과성장의 상부 아래에 있고, 및/또는 트랜지스터는 게이트와 제1 측면 에피택시 과성장 사이의 제1 갭, 및 게이트와 제2 측면 에피택시 과성장 사이의 제2 갭을 더 포함한다.
제1 실시예에 더하여, 게이트의 제2 부분은 제1 측면 에피택시 과성장의 상부 위에서 그리고 위로 연장된다.
제1 실시예에 더하여, 제1 측면 에피택시 과성장 및 제2 측면 에피택시 과성장은 넓은 밴드 갭 반도체 재료를 포함한다.
제1 실시예에 더하여, 게이트의 제2 부분은 제1 측면 에피택시 과성장의 상부 위에서 그리고 위로 연장되고, 및/또는 제1 측면 에피택시 과성장 및 제2 측면 에피택시 과성장은 넓은 밴드 갭 반도체 재료를 포함한다.
제1 실시예에 더하여, 제1 측면 에피택시 과성장 및 제2 측면 에피택시 과성장은 갈륨 질화물 또는 알루미늄 갈륨 질화물 중 적어도 하나를 포함한다.
제1 실시예에 더하여, 트랜지스터는 분극 층과, 분극 층에 인접한 게이트의 부분 사이의 게이트 유전체를 더 포함한다.
제1 실시예에 더하여, 트랜지스터는 분극 층과, 분극 층에 인접한 게이트의 부분 사이의 게이트 유전체를 더 포함하고, 게이트 유전체는 분극 층, 및 제1 측면 에피택시 과성장의 적어도 일부 위에서 연장된다.
제1 실시예에 더하여, 분극 층은 개구와 정렬된 게이트 리세스를 포함한다.
제1 실시예에 더하여, 분극 층에 인접한 게이트의 부분의 폭은 개구의 폭보다 넓지 않다.
제1 실시예에 더하여, 제1 측면 에피택시 과성장 및 제2 측면 에피택시 과성장은 게이트의 중심선에 대해 대칭이다.
제1 실시예에 더하여, 디바이스 층, 제1 측면 에피택시 과성장 및 제2 측면 에피택시 과성장은 갈륨 질화물을 포함하고, 상승된 소스 및 드레인은 인듐 갈륨 질화물을 포함하고, 분극 층은 알루미늄 인듐 질화물을 포함한다.
하나 이상의 제2 실시예에서, 트랜지스터를 제조하기 위한 방법은, 디바이스 층 위에 분극 층을 배치하는 단계, 상승된 소스 및 상승된 드레인을 형성하는 단계 - 분극 층은 상승된 소스와 상승된 드레인 사이에 있음 -, 상승된 소스 위에 제1 측면 에피택시 과성장을 형성하고 상승된 드레인 위에 제2 측면 에피택시 과성장을 형성하는 단계 - 제1 및 제2 측면 에피택시 과성장들은 제1 측면 에피택시 과성장의 측 방향으로 연장되는 제1 부분과 제2 측면 에피택시 과성장의 측 방향으로 연장되는 제2 부분 사이에 개구를 가짐 -, 및 상승된 소스와 상기 상승된 드레인 사이와, 분극 층 위에 게이트를 배치하는 단계 - 분극 층에 인접한 게이트의 적어도 일부는 개구와 정렬됨 - 를 포함한다.
제2 실시예에 더하여, 제1 및 제2 측면 에피택시 과성장들을 형성하는 단계는, 희생 패터닝된 하드 마스크의 적어도 제1 부분 위에서 상승된 소스로부터 제1 측면 에피택시 과성장을 에피택셜 성장시키는 단계, 및 희생 패터닝된 하드 마스크의 적어도 제2 부분 위에서 상승된 드레인으로부터 제2 측면 에피택시 과성장을 에피택셜 성장시키는 단계를 포함한다.
제2 실시예에 더하여, 제1 및 제2 측면 에피택시 과성장들을 형성하는 단계는, 희생 패터닝된 하드 마스크의 적어도 제1 부분 위에서 상승된 소스로부터 제1 측면 에피택시 과성장을 에피택셜 성장시키는 단계, 및 희생 패터닝된 하드 마스크의 적어도 제2 부분 위에서 상승된 드레인으로부터 제2 측면 에피택시 과성장을 에피택셜 성장시키는 단계를 포함하고, 희생 패터닝된 하드 마스크는 실리콘 질화물을 포함하는 하드 마스크 스택을 포함한다.
제2 실시예에 더하여, 제1 및 제2 측면 에피택시 과성장들을 형성하는 단계는, 희생 패터닝된 하드 마스크의 적어도 제1 부분 위에서 상승된 소스로부터 제1 측면 에피택시 과성장을 에피택셜 성장시키는 단계, 및 희생 패터닝된 하드 마스크의 적어도 제2 부분 위에서 상승된 드레인으로부터 제2 측면 에피택시 과성장을 에피택셜 성장시키는 단계를 포함하고, 희생 패터닝된 하드 마스크를 형성하는 단계는 하드 마스크 스택을 패터닝하는 단계를 포함하고, 상승된 소스 및 상승된 드레인을 형성하는 단계는 패터닝된 하드 마스크를 이용하여 디바이스 층을 에칭하여 트렌치들을 형성하는 단계, 및 트렌지들로부터 상승된 소스 및 상승된 드레인을 에피택셜 성장시키는 단계를 포함한다.
제2 실시예에 더하여, 제1 및 제2 측면 에피택시 과성장들을 형성하는 단계는, 희생 패터닝된 하드 마스크의 적어도 제1 부분 위에서 상승된 소스로부터 제1 측면 에피택시 과성장을 에피택셜 성장시키는 단계, 및 희생 패터닝된 하드 마스크의 적어도 제2 부분 위에서 상승된 드레인으로부터 제2 측면 에피택시 과성장을 에피택셜 성장시키는 단계를 포함하고, 및/또는 희생 패터닝된 하드 마스크는 실리콘 질화물을 포함하는 하드 마스크 스택을 포함한다.
제2 실시예에 더하여, 상기 방법은 게이트를 형성하기 전에 분극 층에 게이트 리세스를 형성하는 단계를 더 포함하며, 개구는 게이트 리세스를 형성하기 위한 자기 정렬 게이트 마스크를 제공한다.
제2 실시예에 더하여, 상기 방법은 게이트를 형성하기 전에, 적어도 분극 층 위에 게이트 유전체를 형성하는 단계를 더 포함한다.
제2 실시예에 더하여, 상기 방법은 게이트를 형성하기 전에 분극 층에 게이트 리세스를 형성하는 단계 - 개구는 게이트 리세스를 형성하기 위한 자기 정렬 게이트 마스크를 제공함 -, 및/또는 게이트를 형성하기 전에, 적어도 분극 층 위의 게이트 유전체를 형성하는 단계를 더 포함한다.
제2 실시예에 더하여, 게이트를 형성하는 단계는, 제1 측면 에피택시 과성장의 상부 아래에 게이트의 상부를 형성하는 단계, 및 게이트와 제1 측면 에피택시 과성장 사이에 갭을 제공하는 단계를 포함한다.
제2 실시예에 더하여, 게이트를 형성하는 단계는, 제1 측면 에피택시 과성장의 제1 부분의 적어도 일부 위에서 그리고 위로 연장되는 게이트의 제2 부분을 형성하는 단계를 포함한다.
제2 실시예에 더하여, 게이트를 형성하는 단계는, 제1 측면 에피택시 과성장의 상부 아래에 게이트의 상부를 형성하는 단계, 및 게이트와 제1 측면 에피택시 과성장 사이에 갭을 제공하는 단계를 포함하고, 또는 게이트를 형성하는 단계는 제1 측면 에피택시 과성장의 제1 부분의 적어도 일부 위에서 그리고 위로 연장되는 게이트의 제2 부분을 형성하는 단계를 포함한다.
하나 이상의 제3 실시예에서, 시스템은 트랜지스터를 더 포함하는 전력 관리 집적 회로를 포함하고, 트랜지스터는, 디바이스 층 위에 배치된 분극 층, 상승된 소스, 상승된 드레인, 및 상승된 소스와 상승된 드레인 사이의 게이트 - 분극 층은 상승된 소스와 상승된 드레인 사이에 있고, 게이트는 분극 층 위에 배치됨 -, 상승된 소스 위에 배치되고 게이트를 향해 측 방향으로 연장되는 제1 부분을 갖는 제1 측면 에피택시 과성장, 및 상승된 드레인 위에 배치되고 게이트를 향해 측 방향으로 연장되는 제2 부분을 갖는 제2 측면 에피택시 과성장을 포함하고, 제1 및 제2 측면 과성장들은 제1 부분과 제2 부분 사이에 개구를 가지며, 분극 층에 인접한 게이트의 적어도 일부는 개구와 정렬된다.
제3 실시예에 더하여, 게이트의 상부는 제1 측면 에피택시 과성장의 상부 아래에 있고, 트랜지스터는 게이트와 제1 측면 에피택시 과성장 사이의 제1 갭을 더 포함한다.
제3 실시예에 더하여, 게이트는 제1 측면 에피택시 과성장의 제1 부분의 적어도 일부 위에서 그리고 위로 연장되는 제2 부분을 갖는다.
제3 실시예에 더하여, 제1 측면 에피택시 과성장 및 제2 측면 에피택시 과성장은 넓은 밴드 갭 반도체 재료를 포함한다.
제3 실시예에 더하여, 제1 측면 에피택시 과성장 및 제2 측면 에피택시 과성장은 갈륨 질화물 또는 알루미늄 갈륨 질화물 중 적어도 하나를 포함한다.
제3 실시예에 더하여, 트랜지스터는 분극 층과, 분극 층에 인접한 게이트의 부분 사이의 게이트 유전체를 더 포함하고, 분극 층은 개구와 정렬된 게이트 리세스를 포함한다.
제3 실시예에 더하여, 트랜지스터는 분극 층과, 분극 층에 인접한 게이트의 부분 사이의 게이트 유전체를 더 포함하고, 분극 층은 개구와 정렬된 게이트 리세스를 포함하고, 게이트 유전체는 분극 층, 및 제1 측면 에피택시 과성장의 적어도 일부 위에서 연장된다.
제3 실시예에 더하여, 분극 층에 인접한 게이트의 부분의 폭은 개구의 폭보다 넓지 않다.
제3 실시예에 더하여, 제1 측면 에피택시 과성장 및 제2 측면 에피택시 과성장은 게이트의 중심선에 대해 대칭이다.
제3 실시예에 더하여, 디바이스 층, 제1 측면 에피택시 과성장 및 제2 측면 에피택시 과성장은 갈륨 질화물을 포함하고, 상승된 소스 및 드레인은 인듐 갈륨 질화물을 포함하고, 분극 층은 알루미늄 인듐 질화물을 포함한다.
본 발명은 이와 같이 설명된 실시예들에 제한되지는 않으며, 첨부 청구항들의 범위로부터 벗어나지 않으면서 수정 및 변경하여 실시될 수 있다는 점이 인식될 것이다. 예를 들어, 위의 실시예들은 피처들의 특정 조합을 포함할 수 있다. 그러나, 위의 실시예들은 이와 관련하여 제한되지는 않고, 다양한 구현들에서, 위의 실시예들은 이러한 피처들의 서브세트만을 행하는 것, 이러한 피처들의 상이한 순서를 행하는 것, 이러한 피처들의 상이한 조합을 행하는 것, 및/또는 명시적으로 열거된 피처들 외에 부가적인 피처들을 행하는 것을 포함할 수 있다. 그러므로, 본 발명의 범위는, 첨부 청구항들을 참조하여, 이러한 청구항들에 부여된 것에 대한 등가물들의 전체 범위와 함께 결정되어야 한다.

Claims (25)

  1. 트랜지스터로서,
    디바이스 층 위에 배치된 분극 층;
    상승된 소스, 상승된 드레인, 및 상기 상승된 소스와 상기 상승된 드레인 사이의 게이트 - 상기 분극 층은 상기 상승된 소스와 상기 상승된 드레인 사이에 있고, 상기 게이트는 상기 분극 층 위에 배치됨 -;
    상기 상승된 소스 위에 배치되고 상기 게이트를 향해 측 방향으로 연장되는 제1 부분을 갖는 제1 측면 에피택시 과성장(lateral epitaxy overgrowth), 및 상기 상승된 드레인 위에 배치되고 상기 게이트를 향해 측 방향으로 연장되는 제2 부분을 갖는 제2 측면 에피택시 과성장 - 상기 제1 및 제2 측면 과성장들은 상기 제1 부분과 상기 제2 부분 사이에 개구를 가지며, 상기 분극 층에 인접한 상기 게이트의 적어도 일부는 상기 개구와 정렬됨 - ; 및
    상기 분극 층과, 상기 분극 층에 인접한 상기 게이트의 부분 사이의 게이트 유전체 - 상기 게이트 유전체는 상기 제1 측면 에피택시 과성장의 적어도 일부 및 상기 분극 층 위에서 연장됨 -
    를 포함하는 트랜지스터.
  2. 제1항에 있어서, 상기 게이트의 상부는 상기 제1 측면 에피택시 과성장의 상부 아래에 있는, 트랜지스터.
  3. 제2항에 있어서,
    상기 게이트와 상기 제1 측면 에피택시 과성장 사이의 제1 갭, 및 상기 게이트와 상기 제2 측면 에피택시 과성장 사이의 제2 갭을 더 포함하는 트랜지스터.
  4. 제1항에 있어서, 상기 게이트의 제2 부분은 상기 제1 측면 에피택시 과성장의 상부 위에서 그리고 위로 연장되는 트랜지스터.
  5. 제1항에 있어서, 상기 제1 측면 에피택시 과성장 및 상기 제2 측면 에피택시 과성장은 넓은 밴드 갭 반도체 재료를 포함하는 트랜지스터.
  6. 제1항에 있어서, 상기 제1 측면 에피택시 과성장 및 상기 제2 측면 에피택시 과성장은 갈륨 질화물 또는 알루미늄 갈륨 질화물 중 적어도 하나를 포함하는 트랜지스터.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서, 상기 분극 층은 상기 개구와 정렬된 게이트 리세스를 포함하는 트랜지스터.
  10. 제1항에 있어서, 상기 분극 층에 인접한 상기 게이트의 부분의 폭은 상기 개구의 폭보다 넓지 않은, 트랜지스터.
  11. 제1항에 있어서, 상기 제1 측면 에피택시 과성장 및 상기 제2 측면 에피택시 과성장은 상기 게이트의 중심선에 대해 대칭인, 트랜지스터.
  12. 제1항에 있어서, 상기 디바이스 층, 상기 제1 측면 에피택시 과성장 및 상기 제2 측면 에피택시 과성장은 갈륨 질화물을 포함하고, 상기 상승된 소스 및 드레인은 인듐 갈륨 질화물을 포함하고, 상기 분극 층은 알루미늄 인듐 질화물을 포함하는 트랜지스터.
  13. 트랜지스터를 제조하기 위한 방법으로서,
    디바이스 층 위에 분극 층을 배치하는 단계;
    상승된 소스 및 상승된 드레인을 형성하는 단계 - 상기 분극 층은 상기 상승된 소스와 상승된 드레인 사이에 있음 -;
    상기 상승된 소스 위에 제1 측면 에피택시 과성장을 형성하고 상기 상승된 드레인 위에 제2 측면 에피택시 과성장을 형성하는 단계 - 상기 제1 및 제2 측면 에피택시 과성장들은 상기 제1 측면 에피택시 과성장의 측 방향으로 연장되는 제1 부분과 상기 제2 측면 에피택시 과성장의 측 방향으로 연장되는 제2 부분 사이에 개구를 가짐 -;
    상기 제1 측면 에피택시 과성장의 적어도 일부 및 상기 분극 층 위에 게이트 유전체를 형성하는 단계; 및
    상기 상승된 소스와 상기 상승된 드레인 사이와, 상기 게이트 유전체 및 상기 분극 층 위에 게이트를 배치하는 단계 - 상기 분극 층에 인접한 상기 게이트의 적어도 일부는 상기 개구와 정렬됨 -
    를 포함하는 방법.
  14. 제13항에 있어서, 상기 제1 및 제2 측면 에피택시 과성장들을 형성하는 단계는,
    희생 패터닝된 하드 마스크의 적어도 제1 부분 위에서 상기 상승된 소스로부터 상기 제1 측면 에피택시 과성장을 에피택셜 성장시키고, 상기 희생 패터닝된 하드 마스크의 적어도 제2 부분 위에서 상기 상승된 드레인으로부터 상기 제2 측면 에피택시 과성장을 에피택셜 성장시키는 단계를 포함하는 방법.
  15. 제14항에 있어서, 상기 희생 패터닝된 하드 마스크는 실리콘 질화물을 포함하는 하드 마스크 스택을 포함하는 방법.
  16. 제14항에 있어서, 상기 희생 패터닝된 하드 마스크를 형성하는 단계는 하드 마스크 스택을 패터닝하는 단계를 포함하고, 상기 상승된 소스 및 상기 상승된 드레인을 형성하는 단계는 상기 패터닝된 하드 마스크를 이용하여 상기 디바이스 층을 에칭하여 트렌치들을 형성하는 단계, 및 상기 트렌치들로부터 상기 상승된 소스 및 상기 상승된 드레인을 에피택셜 성장시키는 단계를 포함하는 방법.
  17. 제13항에 있어서,
    상기 게이트를 형성하기 전에 상기 분극 층에 게이트 리세스를 형성하는 단계를 더 포함하고, 상기 개구는 상기 게이트 리세스를 형성하기 위한 자기 정렬 게이트 마스크를 제공하는 방법.
  18. 삭제
  19. 제13항에 있어서, 상기 게이트를 형성하는 단계는, 상기 제1 측면 에피택시 과성장의 상부 아래에 상기 게이트의 상부를 형성하는 단계, 및 상기 게이트와 상기 제1 측면 에피택시 과성장 사이에 갭을 제공하는 단계를 포함하는 방법.
  20. 제13항에 있어서, 상기 게이트를 형성하는 단계는, 상기 제1 측면 에피택시 과성장의 제1 부분의 적어도 일부 위에서 그리고 위로 연장되는 상기 게이트의 제2 부분을 형성하는 단계를 포함하는 방법.
  21. 시스템으로서,
    트랜지스터를 더 포함하는 전력 관리 집적 회로를 포함하고, 상기 트랜지스터는,
    디바이스 층 위에 배치된 분극 층;
    상승된 소스, 상승된 드레인, 및 상기 상승된 소스와 상기 상승된 드레인 사이의 게이트 - 상기 분극 층은 상기 상승된 소스와 상기 상승된 드레인 사이에 있고, 상기 게이트는 상기 분극 층 위에 배치됨 -;
    상기 상승된 소스 위에 배치되고 상기 게이트를 향해 측 방향으로 연장되는 제1 부분을 갖는 제1 측면 에피택시 과성장, 및 상기 상승된 드레인 위에 배치되고 상기 게이트를 향해 측 방향으로 연장되는 제2 부분을 갖는 제2 측면 에피택시 과성장 - 상기 제1 및 제2 측면 과성장들은 상기 제1 부분과 상기 제2 부분 사이에 개구를 가지며, 상기 분극 층에 인접한 상기 게이트의 적어도 일부는 상기 개구와 정렬됨 - ; 및
    상기 분극 층과, 상기 분극 층에 인접한 상기 게이트의 부분 사이의 게이트 유전체 - 상기 게이트 유전체는 상기 제1 측면 에피택시 과성장의 적어도 일부 및 상기 분극 층 위에서 연장됨 -
    를 포함하는 시스템.
  22. 제21항에 있어서, 상기 게이트의 상부는 상기 제1 측면 에피택시 과성장의 상부 아래에 있고, 상기 트랜지스터는,
    상기 게이트와 상기 제1 측면 에피택시 과성장 사이의 제1 갭을 더 포함하는 시스템.
  23. 제21항에 있어서, 상기 게이트는 상기 제1 측면 에피택시 과성장의 제1 부분의 적어도 일부 위에서 그리고 위로 연장되는 제2 부분을 갖는 시스템.
  24. 제21항에 있어서, 상기 분극 층은 상기 개구와 정렬된 게이트 리세스를 포함하는 시스템.
  25. 제21항에 있어서, 상기 디바이스 층, 상기 제1 측면 에피택시 과성장 및 상기 제2 측면 에피택시 과성장은 갈륨 질화물을 포함하고, 상기 상승된 소스 및 드레인은 인듐 갈륨 질화물을 포함하고, 상기 분극 층은 알루미늄 인듐 질화물을 포함하는 시스템.
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