TWI673875B - 自對準閘極後製第三族氮化物電晶體及其製造方法與使用該電晶體的系統 - Google Patents

自對準閘極後製第三族氮化物電晶體及其製造方法與使用該電晶體的系統 Download PDF

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Abstract

有關具有自對準閘極的第三族氮化物電晶體、併入此等電晶體之系統、及用於形成它們的方法之技術被討論。此等電晶體包括在高起的源極與高起的汲極間之極化層、於該源極與汲極之間且在該極化層之上的閘極、及在該源極與汲極之上且於其間具有開口的橫向磊晶過度生長,使得該閘極毗連該極化層的至少一部分係與該開口對準。

Description

自對準閘極後製第三族氮化物電晶體及其製造方法與使用該電晶體的系統
本發明之實施例大致上有關第三族氮化物半導體電晶體,且更特別地是有關具有自對準閘極的第三族氮化物電晶體、裝置、及製造技術。
於一些實作中,以第三族氮化物材料為基礎之電晶體、諸如以氮化鎵(GaN)為基礎的電晶體可被使用於高電壓及/或高頻應用。譬如,電源管理積體電路(PMIC)及射頻積體電路(RFIC)可為系統單晶片(SoC)實作中之重要的功能塊。此SoC實作可被發現於諸如智慧型手機、平板電腦、膝上型、輕省型筆電、與類似者等行動計算平臺中。於此等實作中,該PMIC及RFIC係對於動力效率及形狀因數之重要因素(並可為與邏輯和記憶體電路一樣重要或更重要)。
於一些範例中,以氮化鎵為基礎之裝置可為有利的, 因為如相較於矽(Si;~1.1eV),GaN具有寬能帶隙(~3.4eV)。如相較於類似尺寸之矽電晶體,該寬能帶隙可允許GaN電晶體在遭受崩潰之前耐受住較大的電場(例如所施加之電壓,VDD)。再者,GaN電晶體可採用2D電子氣體(例如2D片電荷)當作其運送通道。譬如,該2D片電荷可被形成在藉由電荷感應薄膜的外延沈積所形成之突變異質介面,該電荷感應薄膜具有較大的自發性及壓電極化作用,諸如在GaN上之氮化鋁(AlN)、氮化鋁鎵(AlGaN)、或氮化鋁銦(AlInN)。每平方公分高達2×1013的很高電荷密度可藉由此一機制被形成,而沒有雜質摻雜劑,並允許譬如大於1000cm2/(Vs)之高移動率。
用於電源管理及射頻(RF)放大,電晶體需要大寬度(例如大於1毫米),以輸送大電流(例如大於1安培)及大功率(例如>1瓦特)。再者,為充份利用GaN之所討論的性質,該等GaN電晶體典型係異質地整合至矽基板上,使得該等GaN電晶體可被放置極接近於Si CMOS裝置。此放置可使互連損失減至最小,提供用於較小之總覆蓋區,且提供升高的優點。
於一些目前實作中,閘極不對準係普遍的。此等閘極不對準可包括相對於高起的源極及汲極為不對準之閘極凹部、及相對於閘極凹部、高起的源極及汲極、或兩者為不對準之閘極電極。此等不對準可導致未正確靶向的裝置崩潰電壓或裝置故障。
如此,現存技術不提供具有經對準之閘極及/或閘極 凹部的電晶體。用於大電壓處理(例如直接電池連接、輸入/輸出、通用串列匯流排)等,此等問題在PMIC或RFIC實作中可變得重要。
100‧‧‧電晶體
101‧‧‧裝置層
102‧‧‧源極
103‧‧‧汲極
104‧‧‧極化層
105‧‧‧閘極介電質
106‧‧‧閘極
107‧‧‧橫向磊晶過度生長區
108‧‧‧部分
109‧‧‧橫向磊晶過度生長區
110‧‧‧部分
111‧‧‧開口
112‧‧‧頂部
113‧‧‧頂部
114‧‧‧頂部
115‧‧‧間隙
116‧‧‧間隙
117‧‧‧閘極凹部
150‧‧‧電晶體結構
200‧‧‧電晶體
250‧‧‧電晶體結構
300‧‧‧電晶體
306‧‧‧閘極
307‧‧‧部分
308‧‧‧頂部
309‧‧‧部分
311‧‧‧開口
350‧‧‧電晶體結構
500‧‧‧電晶體結構
501‧‧‧電晶體結構
502‧‧‧硬遮罩層
503‧‧‧硬遮罩層
504‧‧‧硬遮罩層
505‧‧‧硬遮罩堆疊
506‧‧‧佈圖層
507‧‧‧電晶體結構
508‧‧‧硬遮罩堆疊
509‧‧‧錐形側壁
510‧‧‧電晶體結構
511‧‧‧凹口
512‧‧‧凹口
513‧‧‧佈圖硬遮罩
514‧‧‧溝道
515‧‧‧溝道
516‧‧‧電晶體結構
517‧‧‧凹口
518‧‧‧凹口
519‧‧‧電晶體結構
520‧‧‧電晶體結構
521‧‧‧電晶體結構
522‧‧‧電晶體結構
523‧‧‧電晶體結構
524‧‧‧電晶體
525‧‧‧過剩材料
526‧‧‧過剩材料
527‧‧‧電晶體結構
528‧‧‧側壁
529‧‧‧側壁
600‧‧‧行動計算平臺
605‧‧‧顯示螢幕
610‧‧‧整合系統
615‧‧‧電池
620‧‧‧放大視圖
625‧‧‧無線積體電路
630‧‧‧電源管理積體電路
635‧‧‧控制器
650‧‧‧封裝裝置
660‧‧‧中介器
700‧‧‧計算裝置
701‧‧‧處理器
702‧‧‧主機板
703‧‧‧照相機
704‧‧‧通訊晶片
705‧‧‧通訊晶片
706‧‧‧晶片組
707‧‧‧揮發性記憶體
708‧‧‧揮發性記憶體
709‧‧‧功率放大器
710‧‧‧非揮發性記憶體
711‧‧‧觸控螢幕控制器
712‧‧‧繪圖處理器
713‧‧‧全球定位系統裝置
714‧‧‧羅盤
715‧‧‧喇叭
716‧‧‧天線
717‧‧‧觸控螢幕顯示器
718‧‧‧電池
本文中所敘述之材料係於所附圖面當作範例被說明及不當作限制。用於說明之簡單及清楚,在該等圖面中所說明的元件不須按照比例被畫出。譬如,一些元件之尺寸可為了清楚而相對其他元件被誇大。再者,在此被考慮為適當的,參考標籤已在該等圖面之中被重複,以指示對應或類似之元件。於該等圖面中:圖1、2及3係包括具有自對準閘極的範例電晶體之範例電晶體結構的側視圖;圖4係流程圖,說明用於形成具有自對準閘極之電晶體的範例製程;圖5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、及5K係當特別的製造操作被施行時之範例電晶體結構的側視圖;圖6係採用具有自對準閘極之電晶體的積體電路之行動計算平臺的說明圖;及圖7係計算裝置之功能方塊圖,所有按照本揭示內容的至少一些實作被配置。
【發明內容及實施方式】
一或多個實施例或實作現在參考所附圖面被敘述。雖然特定組構及配置被討論,應了解這是僅只為了說明之目的被做成。熟習該有關技術領域之人們將認知其他組構及配置可被採用,而未由該敘述的精神及範圍脫離。對於那些熟習該有關技術領域者來說將為顯而易知的是在本文所敘述之技術及/或配置亦可被採用在異於在本文中所敘述的各種其他系統與應用中。
在以下之詳細敘述中參考該等附圖,該等附圖形成該詳細敘述的一部分,其中類似數字可始終標以相似零件,以指示對應或類似元件。將被了解用於說明之簡單及/或清楚,在該等圖面中所說明的元件不須按照比例被畫出。譬如,一些元件之尺寸可為了清楚而相對其他元件被誇大。再者,其將被了解其他實施例可被利用,且結構及/或邏輯變化可被作成,而未由所主張的主題之範圍脫離。亦應注意的是方向及參考、譬如、上、下、頂部、底部、在...之上、在...之下等可被使用,以利於該等圖面及實施例的討論,且不意欲限制所主張之主題的應用。因此,以下之詳細敘述係不被以限制之意義取得,且所主張的主題之範圍係藉由所附申請專利範圍及其同等項所界定。
在以下的敘述中,極多細節被提出。然而,對於熟習此技術領域者來說將為顯而易知的是本發明可沒有這些特定細節地被實踐。於一些情況中,熟知之方法及裝置係以方塊圖形式被顯示,而非詳細地顯示,以避免使本發明難理解。遍及此說明書參考“實施例”或“一實施例”意指關於 該實施例所敘述之特別的特色、結構、功能、或特徵被包括於本發明之至少一實施例中。如此,遍及此說明書的各種位置中之“於實施例中”或“於一實施例中”的片語之狀態不須正意指本發明的相同實施例。再者,該特別之特徵、結構、功能、或特徵可被以任何合適的方式組合於一或多個實施例中。譬如,第一實施例可在在何位置與第二實施例組合,與該二實施例有關之特別的特徵、結構、功能、或特徵係不互相排斥。
如被使用於本發明的敘述及所附申請專利範圍中,該單數形式“一(a)”、“一(an)”及“該(the)”係也同樣意欲包括該複數形式,除非該上下文另有清楚地指示。如在本文所使用,其將亦被了解該“及/或”一詞意指及涵括一或多個有關聯的列出項目之任何及所有可能的組合。
該“耦合”及“連接”隨同其衍生詞可在本文被使用,以敘述零組件間之結構式關係。應被了解這些術語係不意欲為用於彼此的同義字。反之,在特別實施例中,“連接”可被使用來指示該二或更多元件係彼此直接物理或電接觸。“耦合”可被使用來指示該二或更多元件係彼此直接或間接(在它們之間具有其它介入元件)物理或電接觸,及/或該二或更多元件彼此配合或互相作用(例如於一因果關係中)。
如本文中所使用,該“在...之上”、“在...之下”、“在...之間”、“在...上面”、及/或類似者等詞意指一材料層或零組件相對於其他層或零組件的相對位置。譬如,設置在 另一層之上或之下的一層可為與該另一層直接地接觸、或可具有一或多個介入層。再者,設置於二層間之一層可為與該二層直接地接觸或可具有一或多個介入層。於對比下,第一層在第二層“上面”係與該第二層直接接觸。類似地,除非在其他方面明確地陳述,設置於二特徵間之一特徵可為與該等鄰接特徵直接接觸或可具有一或多個介入特徵。
如遍及此敘述、且於該等申請專利範圍中所使用,藉由“...之至少一個”或“...之一或多個”一詞所之結合的項目之清單可意指所列出項目之任何組合。譬如,片語“A、B或C之至少一個”能意指A;B;C;A及B;A及C;B及C;或A、B及C。
下面敘述關於具有自對準閘極的電晶體之電晶體、裝置、設備、計算平臺、及方法。
如上述,減少可造成未正確靶向的裝置崩潰電壓或裝置故障之閘極不對準是有利的。於如本文中所敘述之一實施例中,氮化鎵(GaN)電晶體可包括自對準閘極。譬如,該自對準閘極可被對準至包括橫向磊晶過度生長區的間隔裝置結構之開口,而在磊晶過度生長區之間具有該開口。該等橫向磊晶過度生長區可被形成在高起的源極及高起的汲極之上,使得它們朝彼此延伸,但如所討論,在其間具有開口。於一些範例中,該橫向磊晶過度生長區可被形成在耗蝕性佈圖硬遮罩之上。該等橫向磊晶過度生長區間之開口可被使用於在該高起的源極與高起的汲極間之極化層 中對準一選擇性閘極凹部、及/或對準該閘極。如本文中被進一步討論者,該極化層可被設置在裝置層之上,並可於當作運送通道的裝置層中造成2D電子氣體。該閘極或該閘極毗連該極化層之至少一部分可被對準至該開口,且於一些範例中,該閘極或至少部分該閘極可具有不大於該開口的寬度之寬度。
於一些範例中,該閘極可被形成,使得該閘極的頂部係在該等橫向磊晶過度生長區之頂部表面下方,及使得間隙被形成於該閘極與該等橫向磊晶過度生長區之間。此一間隙可減少或消除寄生閘極漏電(例如由該閘極至該源極或汲極的漏電)。於其他範例中,該閘極可被形成,使得該閘極之頂部延伸在該等橫向磊晶過度生長區的頂部上方(例如直立地)及之上(例如橫向地)。於此等範例中,該等橫向磊晶過度生長區之材料可提供用以減少或消除的寄生閘極漏電。譬如,不論是否提供間隙,該橫向磊晶過度生長區之材料可包括寬能帶隙半導體材料、諸如氮化鎵或氮化鋁鎵等。此等材料可譬如減少或消除寄生閘極漏電。如本文中所使用,半導體材料可為具有於導體與絕緣體間之電導率的任何材料,且寬能帶隙材料可為具有如相較於矽(~1.1eV)為寬廣之能帶隙的任何材料。譬如,寬能帶隙材料可具有大於2eV之能帶隙。此種寄生閘極漏電之消除可提供用於在本文中所討論的電晶體之高電壓操作。再者,於一些範例中,閘極介電質可被設置在該極化層及該閘極毗連該極化層的部分之間。於一些範例中,該閘極介 電質可延伸在該極化層及該等橫向磊晶過度生長區或其各部分之上。這些實施例係在本文中相對於圖1、2及3被進一步討論。
圖1係範例電晶體結構150的截面(側)視圖,包括按照本揭示內容之至少一些實作所配置的範例電晶體100。如圖1中所示,電晶體結構150可包括裝置層101、具有閘極凹部117之極化層104、閘極介電質105、高起的源極102、高起的汲極103、閘極106、橫向磊晶過度生長區107、及橫向磊晶過度生長區109。如所示,開口111可被提供於橫向磊晶過度生長區107之一部分108與橫向磊晶過度生長區109的一部分110之間。於一些範例中,開口111可為於覆蓋橫向磊晶過度生長區107、109之部分108、110的閘極介電質105之部分之間,如所示。於其他範例中,閘極介電質可未覆蓋橫向磊晶過度生長區107、109之部分108、110,如相對於圖2所說明。於一些範例中,閘極凹部117及/或閘極106可為與開口111對準。如本文中所使用,該對準一詞被使用於指示所敘述的元件大體上係沿著直線(例如,典型之直立線)配置。譬如,如本文中所使用的直立方向可為在如圖1-3所示之z方向中。譬如,閘極凹部117及開口111可被對準,使得它們大體上係沿著中線CL對準,如圖1中所示。於一些範例中,所敘述的元件可具有超出被對準之進一步特徵。譬如,閘極凹部117的寬度及開口111之寬度大體上可為相同、或閘極凹部117可具有不超過開口111等的寬度之 寬度。然而,此等幾何形狀不需要使元件如本文中所討論地被對準。
持續看圖1,如所示,電晶體結構150可包括裝置層101。裝置層101可包括譬如第三族氮化物材料、諸如外延的第三族氮化物材料。裝置層101可包括任何合適之材料、諸如氮化鎵(GaN),且裝置層101可被形成在任何合適的基板(未示出)上。再者,電晶體結構150可包括極化層104。極化層104可包括任何材料、或材料堆疊,其可於裝置層101中提供2D電子氣體(未示出)。譬如,極化層104可為氮化鋁(AlN)、氮化鋁銦(AlInN)、或氮化鋁鎵(AlGaN)、或其任何組合。譬如,由於裝置層101(例如裝置層101的外延第三族氮化物材料)與極化層104間之極化差異,極化層104可提供用於裝置層101中的高電荷密度及高移動率2D電子氣體之形成。於一些範例中,大體上在閘極106之下於電晶體100的操作期間,通道(未示出)可被形成在裝置層101中。
如圖1中所示,極化層104可包括閘極凹部117。閘極凹部117可為與開口111對準。譬如,閘極凹部117及開口111可為如所示沿著中線CL對準。譬如,橫向磊晶過度生長區107及橫向磊晶過度生長區109可為相對於閘極106之中線及/或閘極凹部117的中線對稱的或大體上對稱的。於一些實施例中,用於閘極106及/或閘極凹部117之形成,橫向磊晶過度生長區107及橫向磊晶過度生長區109可提供對稱的遮罩。再者,閘極凹部117可具有 寬度或長度LG,亦即大體上與開口111(例如橫向磊晶過度生長區107、109的部分108、110間之開口)之寬度相同。於一些範例中,閘極凹部117可具有不大於開口111的寬度之寬度。於一些範例中,長度LG可界定電晶體100的閘極長度。閘極凹部117可在極化層104內具有大體上任何深度。譬如,閘極凹部117可具有大約極化層104之一半深度等的深度。於一些範例中,閘極凹部117(例如閘極凹部117之深度)可被使用來調整電晶體100的臨限電壓VT。再者,電晶體100可包括閘極介電質105。閘極介電質105可包括任何合適之材料或諸如高k介電材料的材料。譬如,閘極介電質105可包括高k介電材料,且閘極106可為金屬閘極,使得該電晶體100可為以高k金屬閘極電晶體為其特徵。於一些範例中,如相對於圖2所討論,沒有閘極凹部及/或沒有閘極介電材料可被提供。譬如,包括閘極介電質105之電晶體可為以場效電晶體(FET)為其特徵,且不包括閘極介電質105的電晶體可為以高電子遷移率電晶體(HEMTs)為其特徵。
亦如在圖1中所示,電晶體100可包括高起的源極102及高起的汲極103。如所示,高起的源極102及高起的汲極103可被設置在裝置層101之溝道內。亦如所示,高起的源極102及高起的汲極103可被設置,使得極化層104係於高起的源極102及高起的汲極103之間。高起的源極102及高起的汲極103可包括任何合適之材料或諸材料,其可提供用於電晶體100的電流源極及電流汲極,並 可提供用於橫向磊晶過度生長區107、109之磊晶過度生長區。於一些範例中,高起的源極102及高起的汲極103可包括外延的材料或諸材料。在一些範例中,高起的源極102及高起的汲極103可包括氮化銦鎵、諸如N+氮化銦鎵。雖然在本文中以高起的源極102及高起的汲極103來說明,於一些範例中,平面式源極及汲極結構可被使用。
持續看圖1,電晶體結構150可包括橫向磊晶過度生長區107、109。如所示,橫向磊晶過度生長區107可被設置在高起的源極102之上,且橫向磊晶過度生長區107可具有橫向地延伸朝閘極106之部分108。如本文中所使用,該橫向地一詞指示為水平或大體上水平的方向。譬如,如本文中所使用,該水平方向可為於x方向中,如圖1-3中所示。類似地,橫向磊晶過度生長區109可被設置在高起的汲極103之上,且橫向磊晶過度生長區109可具有橫向地延伸朝閘極106之部分110。如所示,橫向磊晶過度生長區107及橫向磊晶過度生長區109可具有於部分108及110間之開口111。如所討論,閘極凹部117及/或閘極106可為與開口111對準。
譬如,橫向磊晶過度生長區107、109可提供用於間隔裝置結構,用於沿著該間隔裝置結構的開口間之直線或平面對準閘極凹部117及/或閘極106。於一些範例中,此經對準的閘極凹部117及/或閘極106可在形成橫向磊晶過度生長區107、109之後被形成。於此等範例中,電晶體100可為以自對準閘極後製電晶體為其特徵,使得該 閘極106係自對準於橫向磊晶過度生長區107、109,及使得該閘極106係在橫向磊晶過度生長區107、109之後形成。橫向磊晶過度生長區107、109可為任何合適的材料或諸材料,其可提供用於開口111,且於一些範例中,用於閘極106與高起的源極102之間及閘極106與高起的汲極103之間的電絕緣。於一些實施例中,橫向磊晶過度生長區107、109可包括氮化鎵或氮化鋁鎵等。在一實施例中,橫向磊晶過度生長區107、109包括無摻雜的氮化鎵。於另一實施例中,橫向磊晶過度生長區107、109包括無摻雜的鋁鎵氮化物(AlxGa1-xN),使得該鋁之百分比係約10%(亦即,x=0.1),具有鎵之平衡(例如Al0.1Ga0.9N)。閘極106可具有任何合適的導電材料。如所討論,於一些範例中,閘極106可包括如本文中所討論之金屬。
如圖1中所示,於一些範例中,閘極106的頂部112可為在橫向磊晶過度生長區107之頂部113及橫向磊晶過度生長區109的頂部114下方。於一些範例中,閘極106之頂部112亦可為在橫向磊晶過度生長區107之部分108及橫向磊晶過度生長區109之部分110的底部表面(未標示)下方,如所示。再者,於一些範例中,間隙115可被提供於閘極106及橫向磊晶過度生長區107之間,且間隙116可被提供於閘極106及橫向磊晶過度生長區109之間。於一些範例中,間隙115、116可被充填以絕緣的介電質、諸如氧化矽(SiO2)或氮化矽(SiN)等。於包括間隙115、116之範例中,間隙115、116可提供隔離,使得任 何寄生閘極漏電(例如由閘極106至高起的源極102或由閘極106至高起的汲極103之漏電)可被減少或消除。在此間隙115、116未被提供的範例(例如,在此橫向磊晶過度生長區107之部分108及/或橫向磊晶過度生長區109之部分110係彼此接觸的範例)中,橫向磊晶過度生長區107、109之材料可被選擇,以減少或消除此寄生閘極漏電。譬如,如所討論,橫向磊晶過度生長區107、109可包括寬能帶隙半導體材料、諸如GaN或AlxGa1-xN,以減少或消除寄生閘極漏電。再者,於一些範例中,如所示,閘極介電質105可在閘極106與橫向磊晶過度生長區107、109之間提供保形絕緣介電質。此一閘極介電質可使用本文中所討論的任何技術被沈積,以原子層沈積為特別有利。閘極介電質105之此一組構可提供該需要的隔離,以防止閘極漏電及/或提供額外之隔離。
圖2係範例電晶體結構250之截面(側)視圖,包括按照本揭示內容之至少一些實作所配置的範例電晶體200。如圖2中所示,電晶體結構250可包括裝置層101、極化層104、高起的源極102、高起的汲極103、閘極106、橫向磊晶過度生長區107、及橫向磊晶過度生長區109。再者,開口111可被提供於橫向磊晶過度生長區107之部分108與橫向磊晶過度生長區109的部分110之間,如本文中相對於圖1所討論。如所討論,閘極106可為與開口111對準。
於圖2的範例中,電晶體200可能不包括閘極介電 質。於此等範例中,電晶體200可為以高電子遷移率電晶體(HEMT)為其特徵。此等HEMT可提供優點,諸如在高電壓及高頻率下之優異的性能。亦如圖2中所示,電晶體200可能不包括閘極凹部。此閘極凹部之排除可譬如於製造中提供簡單性。雖然電晶體被說明具有閘極凹部及閘極介電質(例如於圖中)與沒有閘極凹部及沒有閘極介電質(例如於圖2中),其他組合係可用的。譬如,電晶體可被形成具有閘極介電質,但沒有閘極凹部或有閘極凹部但沒有閘極介電質。再者,電晶體結構250之所說明元件、諸如裝置層101、極化層104、高起的源極102、高起的汲極103、閘極106、橫向磊晶過度生長區107、及橫向磊晶過度生長區109可包括任何材料或其他特徵,如相對於電晶體結構150所討論,且為了表達的簡潔與清楚之故,此等細節將不被重複。
圖3係範例電晶體結構350之截面(側)視圖,包括按照本揭示內容之至少一些實作所配置的範例電晶體300。如圖3中所示,電晶體結構350可包括裝置層101、具有閘極凹部117之極化層104、閘極介電質105、高起的源極102、高起的汲極103、閘極306、橫向磊晶過度生長區107、及橫向磊晶過度生長區109。如所示,開口111可被提供於橫向磊晶過度生長區107之一部分108、與橫向磊晶過度生長區109的一部分110之間。於一些範例中,閘極凹部117及/或閘極306可為與開口111對準。
如所示,於圖3的範例中,電晶體300可包括閘極 306,使得該閘極306具有一部分307,其延伸在橫向磊晶過度生長區107之頂部113上方(例如直立地上方)及橫向磊晶過度生長區109之頂部114上方。再者,如所示,部分307可延伸在橫向磊晶過度生長區107之部分108或該部分108的至少一部分之上(例如在橫向地在其之上)、及在橫向磊晶過度生長區109之部分110或該部分110的至少一部分之上。如所示,閘極306可具有頂部308,其延伸在橫向磊晶過度生長區107之頂部113上方及橫向磊晶過度生長區109之頂部114上方。如所示,閘極306電晶體結構350可具有大體上T字形截面。如相對於閘極106所討論,閘極306可為與開口111對準。特別地是,閘極306之一部分309可為如所討論地經由開口111自對準。譬如,閘極306的部分309可為與開口111對準。於一些範例中,閘極306之部分307可經由佈圖一塊狀材料沈積或經由掀離技術而被形成,如本文中相對於圖5K被進一步討論者。於此等範例中,閘極306的部分307可被圖案化,且因此不與開口111自對準。然而,閘極306之部分309可為經由藉由橫向磊晶過度生長區107、109所施加的限制而與開口111自對準。
與電晶體結構150、250、350及/或電晶體100、200、300之所敘述特徵有關的額外細節在本文中係相對於圖5A-5K被提供,其討論電晶體結構150、250、350及/或電晶體100、200、300之形成、以及電晶體結構523與電晶體524的形成,如相對於圖5J被討論者。
再者,電晶體結構150、250、350、523及/或電晶體100、200、300、524可在包含系統單晶片之電子裝置結構中被實施。譬如,該結構可包括矽互補金屬氧化物半導體(CMOS)電路部分、以第三族氮化物材料為基礎的裝置部分、及/或其他裝置部分,被實施在基板上。該以第三族氮化物材料為基礎之裝置(例如電晶體100、200、300、524的任何一個、一些、或所有)可被形成在第三族氮化物材料區域上,該等區域被形成在該基板上、該基板之上、或該基板內。譬如,如本文中討論,該基板可為矽。該第三族氮化物材料區域可譬如基於裝置需求被形成毗連CMOS電路部分。
雖然相對於具有橫向及/或平面式通道的結構來說明,在本文中所討論之技術可被延伸至直立導向的MOSFET裝置、穿隧場效電晶體(TFET)等。此等實作可譬如使用類似裝置幾何形狀而具有額外通道能力之優點。
圖4係流程圖,說明用於形成按照該本揭示內容的至少一些實作所配置之具有自對準閘極的電晶體之示範製程400。譬如,製程400可被實施,以製造電晶體100、200、300、524的任一者,如本文中討論。於所說明之實作中,製程400可包括一或多個操作,如藉由操作401-404所說明。然而,本文中的實施例可包括額外之操作,某些操作被省略,或操作未按照所提供之順序被施行。
製程400可在操作401“將極化層設置在裝置層之上”開始,在此極化層可被設置在裝置層之上。於一實施例 中,極化層104可被形成在裝置層101之上,如相對於圖5A與在本文中的其他地方所進一步被討論。於一實施例中,極化層104可包括氮化鋁銦,且裝置層101可包括氮化鎵。
製程400可在操作402“形成源極與汲極使得該極化層係在該源極與汲極之間”繼續,在此源極與汲極可被形成,使得該極化層係於該源極與汲極之間。於一實施例中,諸如高起的源極102之高起的源極及諸如高起的汲極103之高起的汲極可被形成具有裝置層101之溝道,如本文中相對於圖5B-5E及本文中的其他地方被進一步討論者。於一實施例中,高起的源極102及高起的汲極103可包括N+氮化銦鎵。
製程400可在操作403“於該源極及汲極之上形成在其間具有開口之橫向磊晶過度生長區”繼續,在此橫向磊晶過度生長區可被形成在該源極及該汲極之上。譬如,第一橫向磊晶過度生長區可被形成在該高起的源極之上,且第二橫向磊晶過度生長區可被形成在該高起的汲極之上,使得該第一及第二橫向磊晶過度生長區具有一於該第一橫向磊晶過度生長區之橫向延伸的第一部分與該第二橫向磊晶過度生長區之橫向延伸的第二部分間之開口,如本文中相對於圖5F-5H及本文中的其他地方被進一步討論者。於一實施例中,橫向磊晶過度生長區107可被形成在高起的源極102之上,且橫向磊晶過度生長區109可被形成在高起的汲極103之上,使得開口111被提供於橫向磊晶過度 生長區107之部分108與橫向磊晶過度生長區109之部分110之間。於一實施例中,橫向磊晶過度生長區107、109可包括無摻雜的氮化鎵。
製程400可在操作404“將自對準閘極設置於該源極與汲極之間及在該極化層之上”繼續,在此自對準閘極可被設置於該源極與汲極之間及在該極化層之上。於一實施例中,閘極106可被設置於高起的源極102及高起的汲極103之間與在極化層104之上,如相對於圖5J及本文中的其他地方被進一步討論者。於一實施例中,閘極306可被設置於高起的源極102及高起的汲極103之間與在極化層104之上,如相對於圖SK及本文中的其他地方被進一步討論者。於一些範例中,該閘極之至少一部分可為與開口111對準(例如該閘極的中線可為與開口111之中線對準)。於一實施例中,閘極106可為與開口111對準。於另一實施例中,閘極306的部分309可為與開口111對準。
如所討論,製程400可被植入,以製造電晶體100、200、300、524之任一者。與此等製造技術有關聯的進一步細節在本文中被討論,尤其相對於圖5A-5K。製程400之操作的任何一或多個(或本文中相對於圖5A-5K所討論之操作)可回應於藉由一或多個電腦程式產品所提供的指令來著手。此等程式產品可包括提供指令之信號承載媒介,當該等指令藉由譬如處理器所執行時,可能提供本文中所敘述之功能性。該等電腦程式產品能以電腦可讀取媒 介的任何形式被提供。如此,譬如,包括一或多個處理器核心之處理器可回應於藉由電腦可讀取媒介被輸送至該處理器的指令而著手一或多個所敘述的操作。
圖5A-5K係當特別製造操作被執行時,按照本揭示內容之至少一些實作所配置的範例電晶體結構之側視圖。如圖5A中所示,電晶體結構500包括形成在裝置層101之上的極化層104。於一些範例中,裝置層101可被設置在基板(未示出)之上。譬如,該基板可為大體上沿著預定晶體取向(例如(100)、(111)、(110)等)對準的基板。於一些範例中,該基板可包括半導體材料、諸如單晶矽(Si)、鍺(Ge)、矽鍺(SiGe)、以III-V材料為基礎之材料(例如砷化鎵(GaAs))、碳化矽(SiC)、藍寶石(Al2O3)、或其任何組合。於一些範例中,基板101可包括具有(100)晶體取向的矽,具有4°-11°切割錯誤(具有4°-6°係特別有利的)。使用具有(110)晶體取向之矽基板的範例可提供具有較小失配之優點,用於隨後的磊晶過度生長。於各種範例中,該基板可包括用於積體電路或電子裝置之金屬化互連層,該等積體電路或電子裝置諸如電晶體、記憶體、電容器、電阻器、光電裝置、開關、或藉由譬如間層介電質、溝道絕緣層等電絕緣層所分開的任何其他主動或被動電子裝置。
裝置層101可使用任何合適之技術或諸技術被形成。譬如,經由化學蒸氣沈積(CVD)、金屬有機化學蒸氣沈積(MOCVD)、原子層沈積(ALD)、或任何另一外延的生長技術,裝置層101可使用諸如外延的生長之任何合適的磊晶 生長技術被形成,而以MOCVD係特別有利的。於一些範例中,裝置層101之形成可包括缺陷捕獲技術。於一些實施例中,裝置可被形成在裝置層101的無缺陷區域中、諸如材料之島狀區等。再者,裝置層101可包括譬如任何合適的第三族氮化物材料、諸如外延的第三族氮化物材料。於一實施例中,裝置層101係氮化鎵。裝置層101可譬如為任何合適之厚度、諸如100-500奈米或更多。
亦如在圖5A中所示,極化層104可被形成在裝置層101之上。極化層104可使用任何合適的技術或諸技術被形成。於一些範例中,極化層104可經由外延的生長技術被施行,諸如經由化學蒸氣沈積、金屬有機化學蒸氣沈積、原子層沈積等的磊晶生長。極化層104可包括任何材料或材料堆疊,其可於裝置層101中提供2D電子氣體。譬如,極化層104可為氮化鋁(AlN)、氮化鋁銦(AlInN)、或氮化鋁鎵(AlGaN)、或其任何組合。極化層104可具有任何合適之厚度。於一些範例中,極化層104可具有6至10奈米的厚度。
圖5B說明在硬遮罩堆疊505之形成及佈圖案層506的形成之後,類似於電晶體結構500的電晶體結構501。如所示,於一些範例中,硬遮罩堆疊505可包括三層,包括硬遮罩層502、硬遮罩層503、及硬遮罩層504。然而,硬遮罩層之任何數目可被使用、諸如一、二、三、四、或更多。再者,硬遮罩堆疊505可譬如包括任何合適的材料或諸材料,其將提供用於極化層104及裝置層101 中之溝道或凹部的隨後形成之遮罩,且對於該隨後形成之高起的源極102與高起的汲極103(譬如外延的第三族氮化物材料)可為選擇性的,該材料諸如氧化矽、氮化矽、氮氧化矽、氧化鋁等。於一實施例中,硬遮罩層502係氧化鋁(Al2O3),硬遮罩層503係氮化矽(SiN),且硬遮罩層504係氧化鋁。硬遮罩堆疊505之各層可使用任何合適的技術或諸技術被形成。譬如,硬遮罩層502-504等可使用諸如化學蒸氣沈積、電漿增強化學蒸氣沈積、物理蒸氣沈積、分子束外延、有機金屬化學蒸氣沈積、原子層沈積等之毯覆式沈積技術被沈積。
硬遮罩堆疊505可具有任何合適的厚度。於一些範例中,硬遮罩堆疊505之厚度可被提供,使得諸如蝕刻處理的隨後處理可將硬遮罩堆疊505之尺寸減少至想要的高度,用於隨後之處理。譬如,如在下面被進一步討論,經佈圖及後蝕刻的硬遮罩可被用作耗蝕性層,用於橫向磊晶過度生長區107、109之形成。於此等範例中,硬遮罩堆疊505之厚度可被提供,使得該經佈圖及後蝕刻的硬遮罩之厚度可為用於形成橫向磊晶過度生長區107、109之想要厚度。於一些範例中,硬遮罩堆疊505可具有約120至200奈米的厚度。於一實施例中,硬遮罩層502可具有約10奈米之厚度,硬遮罩層503具有約120奈米的厚度,及硬遮罩層504具有約10奈米之厚度。
佈圖層506可包括用於佈圖硬遮罩堆疊505、諸如抗蝕劑的任何合適之材料,且佈圖層506可使用諸如光微影 技術的任何合適技術被形成。
圖5C說明在硬遮罩堆疊505的佈圖之後以形成經佈圖的硬遮罩堆疊508而類似於電晶體結構501之電晶體結構507。如圖5C中所示,於一些範例中,經佈圖的硬遮罩堆疊508可具有錐形側壁509。硬遮罩堆疊505可使用任何合適之技術或諸技術被佈圖,以形成經佈圖的硬遮罩堆疊508。於一些範例中,硬遮罩堆疊508使用蝕刻處理來佈圖。經佈圖的硬遮罩堆疊508可具有任何合適之寬度WHM,諸如於120至300奈米的範圍中之寬度。
圖5D說明類似於電晶體結構507的電晶體結構510,其在極化層104及裝置層101的佈圖之後,以形成溝道514、515及形成耗蝕性佈圖硬遮罩513。極化層104及裝置層101可被佈圖,以使用任何合適的技術或諸技術形成溝道514、515。於一些範例中,溝道514、515可使用蝕刻處理被佈圖。譬如,溝道514、515可使用經佈圖之硬遮罩堆疊508藉由硬遮罩蝕刻被形成。此蝕刻處理亦可侵蝕經佈圖的硬遮罩堆疊508,以形成耗蝕性佈圖硬遮罩513。如所示,耗蝕性佈圖硬遮罩可包括二剩餘之硬遮罩層。於一些範例中,佈圖層506亦可於此蝕刻處理中被消耗,且於其他範例中,佈圖層506可於此蝕刻處理之前經由譬如乾燥蝕刻製程被移去。如所示,於一些範例中,該蝕刻處理可比硬遮罩層502更迅速地蝕刻硬遮罩層503,使得凹口511、512可被形成。耗蝕性佈圖硬遮罩513可具有任何合適的厚度,諸如約70至250奈米之厚 度。
圖5E說明在形成該高起的源極102及高起的汲極103之後而類似於電晶體結構510的電晶體結構516。高起的源極102及高起的汲極103可使用任何合適之技術或諸技術被形成。於一些範例中,高起的源極102及高起的汲極103可經由諸如磊晶過度生長的磊晶過度生長技術、經由化學蒸氣沈積、金屬有機化學蒸氣沈積、原子層沈積等被形成。高起的源極102及高起的汲極103可包括任何合適之材料或諸材料。於一些範例中,高起的源極102及高起的汲極103包括N+材料。於一些實施例中,高起的源極102及高起的汲極103包括氮化銦鎵。再者,高起的源極102及高起的汲極103可具有任何合適之厚度,諸如約100奈米的厚度。如所示,於一些範例中,高起的源極102可包括凹口517及高起的汲極103可包含括凹口518。
圖5F說明在形成橫向磊晶過度生長區107及橫向磊晶過度生長區109之後而類似於電晶體結構516之電晶體結構519。橫向磊晶過度生長區107、109可使用任何合適之技術或諸技術被形成。於一些範例中,橫向磊晶過度生長區107、109可經由諸如磊晶生長的磊晶生長技術、經由化學蒸氣沈積、金屬有機化學蒸氣沈積、原子層沈積等被形成。橫向磊晶過度生長區107、109可包括任何合適之材料或諸材料。於一些範例中,橫向磊晶過度生長區107、109包括寬能帶隙半導體材料、諸如無摻雜的氮化 鎵或氮化鋁鎵。橫向磊晶過度生長區107、109可具有任何合適之厚度,該厚度超過耗蝕性佈圖硬遮罩513的頂部、諸如約100奈米之厚度。如圖5F所示,橫向磊晶過度生長區107、109可分別被由高起的源極102及高起的汲極103外延地生長。再者,橫向磊晶過度生長區107可在耗蝕性佈圖硬遮罩513的一部分或部分之上被生長,且橫向磊晶過度生長區109可在耗蝕性佈圖硬遮罩513的另一部分或部分之上被生長,使得開口111被形成在橫向磊晶過度生長區107、109之間。譬如,橫向磊晶過度生長區107及橫向磊晶過度生長區109可具有於橫向延伸部分108、110間之開口111。開口111可使用任何合適的技術被形成。譬如,橫向磊晶過度生長區107、109之磊晶過度生長可經由各種製程參數被定時或控制,以提供開口111。開口111可譬如具有任何合適之寬度、諸如80奈米的寬度、100奈米之寬度、或120奈米的寬度等,如藉由預定之通道長度所需要。
圖5G說明在移去耗蝕性佈圖硬遮罩513之後而類似於電晶體結構519的電晶體結構520。耗蝕性佈圖硬遮罩513可使用諸如蝕刻處理技術之任何合適的技術或諸技術被移去。譬如,對於耗蝕性佈圖硬遮罩513之材料或諸材料有選擇性、及對於橫向磊晶過度生長區107、109、高起的源極102、高起的汲極103、及極化層104之材料無選擇性的蝕刻可被使用,以移去耗蝕性佈圖硬遮罩513。
圖5H說明在形成閘極凹部117之後而類似於電晶體 結構520的電晶體結構521。閘極凹部117可使用任何合適之技術或諸技術被形成。譬如,閘極凹部117可經由方向性蝕刻使用橫向磊晶過度生長區107、109間之開口111當作自對準遮罩被形成。譬如,閘極凹部117的寬度可界定電晶體結構521及如本文中所討論地製成之電晶體的通道長度。譬如,如相對於圖1所討論,閘極凹部117可為與開口111對準。再者,於一些範例中,閘極凹部117可具有大體上與開口111之寬度相同的寬度。於一些範例中,橫向磊晶過度生長區107、109之一部分可於閘極凹部117的形成期間被消耗。於一些範例中,閘極凹部117可被使用來調整電晶體之臨界電壓。如所討論,於一些實施例中,閘極凹部117可被提供。於其他實施例中、諸如相對於圖2所討論的實施例,沒有閘極凹部可被使用。
圖5I說明在形成閘極介電質105之後而類似於電晶體結構521的電晶體結構522。閘極介電質105可包括任何合適之材料或材料堆疊。於一些範例中,閘極介電質105可包括高k介電材料或諸材料。閘極介電質105可使用任何合適的技術或諸技術被形成。譬如,閘極介電質105可使用諸如化學蒸氣沈積、電漿增強化學蒸氣沈積、物理蒸氣沈積、分子束外延、有機金屬化學蒸氣沈積、原子層沈積等之毯覆式沈積技術被沈積,而以原子層沈積係特別有利的。如所示,於一些範例中,閘極介電質105可覆蓋橫向磊晶過度生長區107、109之暴露部分、高起的 源極102、高起的汲極、及極化層104。再者,於一些範例中,閘極介電質105可留在橫向磊晶過度生長區107、109之暴露部分、高起的源極102、高起的汲極、及極化層104之上,如相對於圖5J及5K被顯示。於其他範例中,閘極介電質105的各部分可被移去,以提供如圖1中所示結構。於其他範例中,閘極介電質之各部分可被由橫向磊晶過度生長區107、109之頂部表面移去。如所討論,於一些實施例中,閘極介電質可被提供。於此等實施例中,該結果的電晶體可為以場效電晶體(FET)為其特徵。於其他實施例中,諸如相對於圖2所討論之實施例,沒有閘極介電質可被使用。於此等實施例中,該結果的電晶體可為以肖特基閘極高電子遷移率電晶體(HEMT)為其特徵。
圖5J說明在形成閘極106之後而類似於電晶體結構522的電晶體結構523。閘極106可使用任何合適之技術或諸技術被形成。於一些範例中,閘極106可為金屬。譬如,閘極106可經由沈積或濺鍍等被形成。如所討論,於一些範例中,閘極介電質105可為高k材料或諸材料,且於此等範例中,該結果的電晶體可為以高k金屬閘極電晶體為其特徵。如所示,於一些範例中,閘極106之形成亦可造成過剩材料525及過剩材料526的形成。譬如由於開口111,過剩材料525及過剩材料526不能侵入至毗連閘極106之區域。再者,過剩材料525及過剩材料526之尺寸可被限制(例如過剩材料525及過剩材料526未能進一 步橫向地延伸在橫向磊晶過度生長區107、109之上),使得該源極及汲極接點(未示出)未能藉由過剩材料525及過剩材料526所短路接觸。該過剩材料525及過剩材料526的尺寸可譬如藉由遮罩及蝕刻步驟(例如藉由移去塊狀層之各部分以僅只留下過剩材料525及過剩材料526)、或藉由將閘極106的材料施加至佈圖遮罩及利用掀離技術以僅只留下過剩材料525及過剩材料526等被限制。再者,於一些範例中,過剩材料525及過剩材料526可保留於最後裝置結構中。於其他範例中,諸如相對於圖1及2所討論之範例,過剩材料525及過剩材料526可被移去。
電晶體結構523可包括電晶體524。如圖5J中所示,電晶體524可包括與開口111對準的閘極106(例如閘極106之中線係與開口111的中線對準,如本文中所討論)。電晶體524可為類似於電晶體100,如本文中所討論,除了該閘極介電質105可覆蓋橫向磊晶過度生長區107、109之部分、及高起的源極102及高起的汲極103之額外部分以外(請參考圖1)。再者,電晶體結構523可如所討論地包括過剩材料525及過剩材料526。如圖1中所示,於一些範例中,電晶體結構150可能未包括類似於過剩材料525及過剩材料526的過剩材料。然而,於一些範例中,電晶體結構150可包括此等過剩材料。電晶體524可包括如相對於圖1所討論之任何特徵或材料,且為了呈現的簡潔及清楚之故,此等細節將不被重複。
圖5K說明在形成閘極306之後而類似於電晶體結構 522的電晶體結構527。閘極306可使用任何合適之技術或諸技術被形成。於一些範例中,閘極306可為金屬。譬如,閘極306可經由沈積或濺鍍等被形成。如所討論,於一些範例中,閘極介電質105可為高k材料或諸材料,且於此範例中,該結果的電晶體可為以高k金屬閘極電晶體為其特徵。如所示,於一些範例中,閘極306之形成亦可造成側壁528、529的形成,使得該閘極306被佈圖。閘極306可使用任何合適之技術或諸技術被佈圖,以包括側壁528、529。譬如,藉由遮罩及蝕刻步驟(例如藉由移去塊狀層的各部分以僅只留下閘極306)、或藉由將閘極306之材料施加至佈圖遮罩及利用掀離技術以僅只留下閘極306等,閘極306被形成。
如所示,電晶體結構527可包括電晶體300,如上面相對於圖3所討論。如所討論,閘極306毗連極化層104的部分309(請亦參考圖3)可為與開口111對準。譬如,橫向磊晶過度生長區107及橫向磊晶過度生長區109可為相對於閘極306之部分309的中線及/或閘極凹部117之中線對稱的,如在本文中所討論。於一些實施例中,橫向磊晶過度生長區107及橫向磊晶過度生長區109可提供對稱的遮罩,用於形成閘極306及/或閘極凹部117。
隨後之處理可提供至高起的源極102及高起的汲極103之接點、至閘極106或閘極306的接點、以及金屬化層與類似者等。所說明的間隙(未標出)可被留下為空氣間隙、或它們可使用介電材料被回填。至高起的源極102及 高起的汲極103之接點可譬如經由橫向磊晶過度生長區107及橫向磊晶過度生長區109之佈圖蝕刻及金屬充填而被製成。至閘極106的接點及/或至閘極306之接點可為經由專用的著陸墊片(未示出)所製成,其可提供用於著陸閘極接點之額外區域。譬如,由俯視圖,閘極106及/或306可具有狗骨頭形狀。此一組構相對於接觸閘極106可為特別有利的。
本文中所討論之電晶體結構及製程可提供允許該閘極(例如閘極106或閘極306)對準容差放寬的優點。再者,閘極阻抗被減少,其用於達成高最大頻率FMAX及低雜訊可為有益的,而不會犧牲該電晶體之崩潰電壓。
圖6係採用具有按照本揭示內容之至少一些實作所配置的電晶體的IC之行動計算平臺600的說明圖,該電晶體具有自對準閘極。具有自對準閘極及/或自對準閘極凹部之電晶體可為任何電晶體,如本文中所討論,諸如電晶體100、電晶體200、電晶體300等。行動計算平臺600可為被建構用於電子資料顯示、電子資料處理、無線電子資料傳輸等的每一者之任何手提式裝置。譬如,行動計算平臺600可為平板電腦、智慧型電話、輕省型筆電、筆記型電腦、膝上型電腦等的任何一者,並可包括顯示螢幕605,其在該示範實施例係觸控螢幕(例如電容式、電感式、電阻式等觸控螢幕)、晶片級(SoC)或封裝級整合系統610及電池615。
整合系統610係在該放大視圖620中被進一步說明。 於該示範實施例中,封裝裝置650(於圖6中被標明為“記憶體/處理器”)包括至少一記憶體晶片(例如RAM)、及/或至少一處理器晶片(例如微處理器、多核心微處理器、或繪圖處理器等)。於一實施例中,該封裝裝置650係包括SRAM快取記憶體的微處理器。隨同電源管理積體電路(PMIC)630、包括寬頻RF(無線)發射器及/或接收器(TX/RX)之RF(無線)積體電路(RFIC)625(例如包括數位基頻,且類比前端模組另包含在發送路徑上的功率放大器及在接收路徑上之低雜訊放大器)、及其控制器635的一或多個,封裝裝置650可被進一步耦接至(例如通訊地耦接至)電路板、基板、或中介器660。大致上,封裝裝置650亦可被耦接(例如通訊地耦接至)顯示螢幕605。如所示,PMIC 630及RFIC 625之一或兩者可採用具有自對準閘極的電晶體、諸如自對準閘極GaN電晶體。如所示,於一些實施例中,GaN電晶體可被提供。然而,該電晶體可包括任何合適之材料及/或裝置層、諸如第三族氮化物裝置層等。譬如,被併入系統(例如本文中所討論之任何平臺、裝置、或系統)的電晶體可包括被設置在裝置層、高起的源極、高起的汲極、及該高起的源極與該高起的汲極之間的閘極之上的極化層、或如本文中所討論之任何其他特徵,使得該極化層係於該高起的源極與該高起的汲極之間,且使得該閘極被設置在該極化層之上,及/或第一橫向磊晶過度生長區被設置在該高起的源極之上,並具有在該高起的汲極之上橫向地延伸朝該閘極及第二橫向磊晶過 度生長區的第一部分、及具有橫向地延伸朝該閘極之第二部分,使得該第一及第二橫向磊晶過度生長區具有在該第一與第二部分間之開口,並使得該閘極毗連該極化層的至少一部分係與該開口對準。
功能上,PMIC 630可施行電池功率調節、直流至直流轉換等,且如此具有一耦接至電池615之輸入及具有一提供電流供給至其他功能模組的輸出。於一實施例中,PMIC 630可施行高電壓操作。當作進一步說明,於該示範實施例中,RFIC 625具有一耦接至天線(未示出)之輸出,以施行許多無線標準或協定的任何一者,包括但不受限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-Do、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生者、以及任何其他被規定為3G、4G、5G、及再往後者的無線協定。於另一選擇實作中,這些電路板級模組之每一者可被整合至耦接到封裝裝置650的封裝基板之分開的多個IC、或在耦接至該封裝裝置650的封裝基板之單一IC(SoC)內。
圖7係按照本揭示內容之至少一些實作所配置的計算裝置700之功能性方塊圖。計算裝置700可譬如在平臺600內側被發現,且另包括寄存許多零組件、諸如但不限於處理器701(例如應用處理器)及一或多個通訊晶片704、705的主機板702。處理器701可為物理地及/或電 耦接至主機板702。於一些範例中,處理器701包括被封裝在該處理器701內之積體電路晶粒。大致上,該“處理器”一詞可意指任何裝置或裝置的一部分,其處理來自暫存器及/或記憶體之電子資料,以將該電子資料轉變成可被儲存於暫存器及/或記憶體中之另一電子資料。
於各種範例中,一或多個通訊晶片704、705亦可物理地及/或電耦接至主機板702。於進一步實作中,通訊晶片704可為處理器701的一部分。視其應用而定,計算裝置700可包括其他可能或不能被物理地及/或電耦接至主機板702之零組件。這些其他零組件可包括、但不被限制於揮發性記憶體(例如DRAM)707、708、非揮發性記憶體(例如ROM)710、繪圖處理器712、快閃記憶體、全球定位系統(GPS)裝置713、羅盤714、晶片組706、天線716、功率放大器709、觸控螢幕控制器711、觸控螢幕顯示器717、喇叭715、照相機703、及電池718,如所說明、及其他零組件、諸如數位信號處理器、密碼處理器、音頻編碼譯碼器、視頻編碼譯碼器、加速度計、迴轉儀、及大容量儲存裝置(諸如硬碟機驅動器、固態硬碟驅動器(SSD)、光碟(CD)、數位多用途磁碟(DVD)等等)等。
通訊晶片704、705能夠無線通訊,用於將資料傳送至該計算裝置700及由該計算裝置700傳送資料。該“無線”一詞及其衍生詞可被使用來敘述電路、裝置、系統、方法、技術、通訊頻道等,其可經過該被調制的電磁輻射之使用並經過非固體媒介傳達資料。該名詞不隱含該相關 裝置未含有任何電線,雖然於一些實施例中它們可能未含有。通訊晶片704、705可實施許多無線標準或協定的任何一者,包括、但不限於那些本文中的其他地方所敘述者。如所討論,計算裝置700可包括複數個通訊晶片704、705。譬如,第一通訊晶片可被專用於較短範圍無線通訊、諸如Wi-Fi及Bluetooth,且第二通訊晶片可被專用於較長範圍無線通訊、諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-Do、及其他者。
如所討論,在本文中所討論的電晶體可經由多個PMIC及/或多個REIC、諸如於SoC實作於計算裝置中被實施。於其他實作中,本文中所討論之電晶體可為經由基地台無線模組或系統、經由功率傳輸網路中的功率轉換模組、經由用於電動車輛之功率轉換模組等被實施。
如被使用於本文中所敘述之任何實作,該“模組”一詞意指被建構來提供本文中所敘述的功能性之軟體、韌體及/或硬體的任何組合。該軟體可被具體化為套裝軟體、編碼及/或指令集或指令,且如被使用於本文中所敘述之任何實作中,“硬體”可單獨地或以任何組合地包括譬如硬連線的電路系統、可程式化電路系統、狀態機器電路系統、及/或儲存藉由可程式化電路系統所執行之指令的韌體。這些模組可共同地或個別地被具體化為電路系統,其形成譬如積體電路(IC)、系統單晶片(SiO)等等之較大系統的一部分。
雖然在本文中所提出之某些特徵已參考各種實作被敘 述,此敘述係不意欲以有限制的意義被解釋。因此,在本文中所敘述之實作的各種修改、以及對於熟習本揭示內容有關之此技術領域的人們來說為明顯之其他實作被認為在於本揭示內容的精神及範圍內。
以下範例有關進一步實施例。
於一或多個第一實施例中,電晶體包含極化層,設置在裝置層之上;高起的源極、高起的汲極、及在該高起的源極與該高起的汲極間之閘極,其中該極化層係在該高起的源極與該高起的汲極之間,且其中該閘極被設置在該極化層之上;及第一橫向磊晶過度生長區,其設置在該高起的源極之上且具有朝該閘極橫向地延伸的第一部分,與第二橫向磊晶過度生長區,其在該高起的汲極之上且具有朝該閘極橫向地延伸的第二部分,其中該第一及第二橫向磊晶過度生長區具有在該第一及第二部分間之開口,且其中該閘極毗連該極化層的至少一部分係與該開口對準。
承接該第一實施例,該閘極之頂部係在該第一橫向磊晶過度生長區之頂部下方。
承接該第一實施例,該閘極之頂部係在該第一橫向磊晶過度生長區之頂部下方,且該電晶體另包含在該閘極與該第一橫向磊晶過度生長區間之第一間隙、及於該閘極與第二橫向磊晶過度生長區間之第二間隙。
承接該第一實施例,該閘極之頂部係在該第一橫向磊晶過度生長區之頂部下方,及/或其中該電晶體另包含在該閘極與該第一橫向磊晶過度生長區間之第一間隙、及於 該閘極與第二橫向磊晶過度生長區間之第二間隙。
承接該第一實施例,該閘極的第二部分延伸在該第一橫向磊晶過度生長區之頂部上方及在該第一橫向磊晶過度生長區的頂部之上。
承接該第一實施例,該第一橫向磊晶過度生長區及該第二橫向磊晶過度生長區包含寬能帶隙半導體材料。
承接該第一實施例,該閘極的第二部分延伸在該第一橫向磊晶過度生長區之頂部上方及在該第一橫向磊晶過度生長區的頂部之上,及/或其中該第一橫向磊晶過度生長區及該第二橫向磊晶過度生長區包含寬能帶隙半導體材料。
承接該第一實施例,該第一橫向磊晶過度生長區及該第二橫向磊晶過度生長區包含氮化鎵或氮化鋁鎵之至少一者。
承接該第一實施例,該電晶體另包含閘極介電質,在該極化層及該閘極毗連該極化層的部分之間。
承接該第一實施例,該電晶體另包含閘極介電質,在該極化層及該閘極毗連該極化層的部分之間,其中該閘極介電質延伸在該極化層及該第一橫向磊晶過度生長區之至少一部分之上。
承接該第一實施例,該極化層包含與該開口對準的閘極凹部。
承接該第一實施例,該閘極毗連該極化層的部分之寬度係不比該開口的寬度更寬廣。
承接該第一實施例,該第一橫向磊晶過度生長區及該第二橫向磊晶過度生長區係相對於該閘極之中線對稱的。
承接該第一實施例,該裝置層、該第一橫向磊晶過度生長區、及該第二橫向磊晶過度生長區包含氮化鎵,該高起的源極及汲極包含氮化銦鎵,且該極化層包含氮化鋁銦。
於一或多個第二實施例中,用於製造電晶體之方法包含將極化層設置在裝置層之上;形成高起的源極及高起的汲極,其中該極化層係在該高起的源極及該高起的汲極之間;將第一橫向磊晶過度生長區形成在該高起的源極之上及將第二橫向磊晶過度生長區形成在該高起的汲極之上,其中該第一及第二橫向磊晶過度生長區具有於該第一橫向磊晶過度生長區之橫向延伸第一部分及該第二橫向磊晶過度生長區之橫向延伸第二部分間之開口;及在該高起的源極及該高起的汲極之間及在該極化層之上設置閘極,其中該閘極毗連該極化層的至少一部分係與該開口對準。
承接該第二實施例,形成該第一及第二橫向磊晶過度生長區包含:在耗蝕性佈圖式硬遮罩的至少一第一部分之上由該高起的源極外延地生長該第一橫向磊晶過度生長區、及在該耗蝕性佈圖式硬遮罩的至少一第二部分之上由該高起的汲極外延地生長該第二橫向磊晶過度生長區。
承接該第二實施例,形成該第一及第二橫向磊晶過度生長區包含由該高起的源極在耗蝕性佈圖式硬遮罩的至少一第一部分之上外延地生長該第一橫向磊晶過度生長區, 且由該高起的汲極在耗蝕性佈圖式硬遮罩的至少一第二部分之上外延地生長該第二橫向磊晶過度生長區,其中該耗蝕性佈圖式硬遮罩包含硬遮罩堆疊,該硬遮罩堆疊包括氮化矽。
承接該第二實施例,形成該第一及第二橫向磊晶過度生長區包含由該高起的源極在耗蝕性佈圖式硬遮罩的至少一第一部分之上外延地生長該第一橫向磊晶過度生長區,且由該高起的汲極在該耗蝕性佈圖式硬遮罩的至少一第二部分之上外延地生長該第二橫向磊晶過度生長區,其中形成該耗蝕性佈圖式硬遮罩包含佈圖一硬遮罩堆疊,且其中形成該高起的源極與該高起的汲極包含使用該佈圖式硬遮罩蝕刻該裝置層,以形成溝道及由該等溝道外延地生長該高起的源極與該高起的汲極。
承接該第二實施例,形成該第一及第二橫向磊晶過度生長區包含由該高起的源極在耗蝕性佈圖式硬遮罩的至少一第一部分之上外延地生長該第一橫向磊晶過度生長區,且由該高起的汲極在該耗蝕性佈圖式硬遮罩的至少一第二部分之上外延地生長該第二橫向磊晶過度生長區,及/或其中該耗蝕性佈圖式硬遮罩包含硬遮罩堆疊,該硬遮罩堆疊包括氮化矽。
承接該第二實施例,該方法另包含於形成該閘極之前在該極化層中形成閘極凹部,其中該開口提供用於形成該閘極凹部的自對準閘極遮罩。
承接該第二實施例,該方法另包含在形成該閘極之 前,至少在該極化層之上形成閘極介電質。
承接該第二實施例,該方法另包含於形成該閘極之前在該極化層中形成閘極凹部,其中該開口提供用於形成該閘極凹部的自對準閘極遮罩及/或在形成該閘極之前,至少在該極化層之上形成閘極介電質。
承接該第二實施例,形成該閘極包含在該第一橫向磊晶過度生長區之頂部下方形成該閘極之頂部,且於該閘極及該第一橫向磊晶過度生長區之間提供一間隙。
承接該第二實施例,形成該閘極包含形成該閘極之第二部分,該閘極之第二部分延伸在該第一橫向磊晶過度生長區之第一部分的至少一部分上方、及在該第一橫向磊晶過度生長區之第一部分的至少一部分之上。
承接該第二實施例,形成該閘極包含在該第一橫向磊晶過度生長區之頂部下方形成該閘極之頂部,且於該閘極及該第一橫向磊晶過度生長區之間提供一間隙,或其中形成該閘極包含形成該閘極之第二部分,該閘極之第二部分延伸在該第一橫向磊晶過度生長區之第一部分的至少一部分上方、及在該第一橫向磊晶過度生長區之第一部分的至少一部分之上。
於一或多個第三實施例中,系統包含電源管理積體電路,另包含電晶體,包括極化層,設置在裝置層之上;高起的源極、高起的汲極、及在該高起的源極與該高起的汲極間之閘極,其中該極化層係在該高起的源極與該高起的汲極之間,且其中該閘極被設置在該極化層之上;及第一 橫向磊晶過度生長區,其設置在該高起的源極之上且具有朝該閘極橫向地延伸的第一部分,與第二橫向磊晶過度生長區,其在該高起的汲極之上且具有朝該閘極橫向地延伸的第二部分,其中該第一及第二橫向磊晶過度生長區具有在該第一及第二部分間之開口,且其中該閘極毗連該極化層的至少一部分係與該開口對準。
承接該第三實施例,該閘極的頂部係在該第一橫向磊晶過度生長的頂部下方,且該電晶體另包含在該閘極與該第一橫向磊晶過度生長區間之第一間隙。
承接該第三實施例,該閘極具有第二部分,該第二部分延伸在該第一橫向磊晶過度生長區之第一部分的至少一部分上方、及在該第一橫向磊晶過度生長區之第一部分的至少一部分之上。
承接該第三實施例,該第一橫向磊晶過度生長區及該第二橫向磊晶過度生長區包含寬能帶隙半導體材料。
承接該第三實施例,該第一橫向磊晶過度生長區及該第二橫向磊晶過度生長區包含氮化鎵或氮化鋁鎵之至少一者。
承接該第三實施例,該電晶體另包含在該極化層與該閘極毗連該極化層的部分間之閘極介電質,其中該極化層包含與該開口對準的閘極凹部。
承接該第三實施例,該電晶體另包含在該極化層與該閘極毗連該極化層的部分間之閘極介電質,其中該極化層包含與該開口對準的閘極凹部,其中該閘極介電質延伸在 該極化層及該第一橫向磊晶過度生長區的至少一部分之上。
承接該第三實施例,該閘極毗連該極化層的部分之寬度係未比該開口的寬度更寬。
承接該第三實施例,該第一橫向磊晶過度生長區及該第二橫向磊晶過度生長區係相對於該閘極之中線對稱的。
承接該第三實施例,該裝置層、該第一橫向磊晶過度生長區、及該第二橫向磊晶過度生長區包含氮化鎵,該高起的源極及汲極包含氮化銦鎵,且該極化層包含氮化鋁銦。
其將被認知本發明不被限制於如此敘述之實施例,但能被以修改及變更所實踐,而未由所附申請專利範圍的範疇脫離。譬如,該等上面實施例可包括特徵之特定組合。然而,該等上面實施例不被限制於此點,且於各種實作中,該等上面實施例可包括著手此等特徵的僅只一子集合、著手此等特徵之不同順序、著手此等特徵的不同組合、及/或著手異於那些明確地列出之特徵的額外特徵。隨同給予此等申請專利範圍的權利之同等項的完整範圍,本發明之範圍將因此參考所附申請專利範圍被決定。

Claims (25)

  1. 一種電晶體,包含:極化層,設置在裝置層之上;高起的源極、高起的汲極、及在該高起的源極與該高起的汲極間之閘極,其中該極化層係在該高起的源極與該高起的汲極之間,且其中該閘極被設置在該極化層之上;及第一橫向磊晶過度生長區,其設置在該高起的源極之上且具有第一部分,其朝該閘極橫向地延伸於該極化層之上與該第一部分間的間隙上,與第二橫向磊晶過度生長區,其在該高起的汲極之上且具有第二部分,其朝該閘極橫向地延伸於該極化層之上與該第二部分間的間隙上,其中該第一及第二橫向磊晶過度生長區在該第一及第二部分之間具有開口,且其中該閘極毗連該極化層的至少一部分係與該開口對準,其中該間隙為空氣間隙或被填充以介電材料的間隙。
  2. 如申請專利範圍第1項之電晶體,其中該閘極之頂部係在該第一橫向磊晶過度生長區之頂部下方。
  3. 如申請專利範圍第2項之電晶體,另包含:在該閘極與該第一橫向磊晶過度生長區間之第一間隙、及於該閘極與該第二橫向磊晶過度生長區間之第二間隙。
  4. 如申請專利範圍第1項之電晶體,其中該閘極的第二部分延伸在該第一橫向磊晶過度生長區之頂部上方及在 該第一橫向磊晶過度生長區的頂部之上。
  5. 如申請專利範圍第1項之電晶體,其中該第一橫向磊晶過度生長區及該第二橫向磊晶過度生長區包含寬能帶隙半導體材料。
  6. 如申請專利範圍第1項之電晶體,其中該第一橫向磊晶過度生長區及該第二橫向磊晶過度生長區包含氮化鎵或氮化鋁鎵之至少一者。
  7. 如申請專利範圍第1項之電晶體,另包含:閘極介電質,在該極化層及該閘極毗連該極化層的該部分之間。
  8. 如申請專利範圍第7項之電晶體,其中該閘極介電質延伸在該極化層及該第一橫向磊晶過度生長區之至少一部分之上。
  9. 如申請專利範圍第1項之電晶體,其中該極化層包含與該開口對準的閘極凹部。
  10. 如申請專利範圍第1項之電晶體,其中該閘極毗連該極化層的該部分之寬度不比該開口的寬度更寬廣。
  11. 如申請專利範圍第1項之電晶體,其中該第一橫向磊晶過度生長區及該第二橫向磊晶過度生長區係相對於該閘極之中線對稱的。
  12. 如申請專利範圍第1項之電晶體,其中該裝置層、該第一橫向磊晶過度生長區、及該第二橫向磊晶過度生長區包含氮化鎵,該高起的源極及汲極包含氮化銦鎵,且該極化層包含氮化鋁銦。
  13. 一種用於製造電晶體的方法,包含:將極化層設置在裝置層之上;形成高起的源極及高起的汲極,其中該極化層係在該高起的源極及該高起的汲極之間;將第一橫向磊晶過度生長區形成在該高起的源極之上及將第二橫向磊晶過度生長區形成在該高起的汲極之上,其中該第一及第二橫向磊晶過度生長區具有於該第一橫向磊晶過度生長區之橫向延伸第一部分及該第二橫向磊晶過度生長區之橫向延伸第二部分間之開口,其中該第一部分與該第二部分延伸朝向予以形成的閘極及其中該第一部分橫向延伸於該極化層之上與該第一部分間的間隙上,及該第二部分橫向延伸於該極化層之上與該第二部分間的間隙上;及在該高起的源極及該高起的汲極之間及在該極化層之上設置該閘極,其中該閘極毗連該極化層的至少一部分係與該開口對準。
  14. 如申請專利範圍第13項之用於製造電晶體的方法,其中形成該第一及第二橫向磊晶過度生長區包含:在耗蝕性佈圖式硬遮罩的至少一第一部分之上由該高起的源極外延地生長該第一橫向磊晶過度生長區、及在耗蝕性佈圖式硬遮罩的至少一第二部分之上由該高起的汲極外延地生長該第二橫向磊晶過度生長區。
  15. 如申請專利範圍第14項之用於製造電晶體的方法,其中該耗蝕性佈圖式硬遮罩包含硬遮罩堆疊,該硬遮 罩堆疊包括氮化矽。
  16. 如申請專利範圍第14項之用於製造電晶體的方法,其中形成該耗蝕性佈圖式硬遮罩包含佈圖一硬遮罩堆疊,且其中形成該高起的源極及該高起的汲極包含使用該耗蝕性佈圖式硬遮罩蝕刻該裝置層,以形成溝道及由該等溝道外延地生長該高起的源極與該高起的汲極。
  17. 如申請專利範圍第13項之用於製造電晶體的方法,另包含:於形成該閘極之前在該極化層中形成閘極凹部,其中該開口提供用於形成該閘極凹部的自對準閘極遮罩。
  18. 如申請專利範圍第13項之用於製造電晶體的方法,另包含:在形成該閘極之前,在至少該極化層之上形成閘極介電質。
  19. 如申請專利範圍第13項之用於製造電晶體的方法,其中形成該閘極包含在該第一橫向磊晶過度生長區之頂部下方形成該閘極之頂部,且於該閘極及該第一橫向磊晶過度生長區之間提供一間隙。
  20. 如申請專利範圍第13項之用於製造電晶體的方法,其中形成該閘極包含形成該閘極之第二部分,該閘極之第二部分延伸在該第一橫向磊晶過度生長區之該第一部分的至少一部分上方、及在該第一橫向磊晶過度生長區之該第一部分的至少一部分之上。
  21. 一種用於行動計算平臺的整合系統,包含: 電源管理積體電路,另包含電晶體,包括:極化層,設置在裝置層之上;高起的源極、高起的汲極、及在該高起的源極與該高起的汲極間之閘極,其中該極化層係在該高起的源極與該高起的汲極之間,且其中該閘極被設置在該極化層之上;及第一橫向磊晶過度生長區,其設置在該高起的源極之上且具有第一部分,其朝該閘極橫向地延伸於該極化層之上與該第一部分間的間隙上,與第二橫向磊晶過度生長區,其在該高起的汲極之上且具有第二部分,其朝該閘極橫向地延伸於該極化層之上與該第二部分間的間隙上,其中該第一及第二橫向磊晶過度生長區具有在該第一及第二部分間之開口,且其中該閘極毗連該極化層的至少一部分係與該開口對準,其中該間隙為空氣間隙或被填充以介電材料的間隙。
  22. 如申請專利範圍第21項之整合系統,其中該閘極的頂部係在該第一橫向磊晶過度生長區的頂部下方,該電晶體另包含:在該閘極與該第一橫向磊晶過度生長區間之第一間隙。
  23. 如申請專利範圍第21項之整合系統,其中該閘極具有第二部分,該第二部分延伸在該第一橫向磊晶過度生長區之該第一部分的至少一部分上方、及在該第一橫向磊晶過度生長區之該第一部分的至少一部分之上。
  24. 如申請專利範圍第21項之整合系統,該電晶體另包含:在該極化層與該閘極毗連該極化層的部分間之閘極介電質,其中該極化層包含與該開口對準的閘極凹部。
  25. 如申請專利範圍第21項之整合系統,其中該裝置層、該第一橫向磊晶過度生長區、及該第二橫向磊晶過度生長區包含氮化鎵,該高起的源極及汲極包含氮化銦鎵,且該極化層包含氮化鋁銦。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622448B2 (en) 2016-03-30 2020-04-14 Intel Corproation Transistors including retracted raised source/drain to reduce parasitic capacitances
US10720505B2 (en) 2016-04-01 2020-07-21 Intel Corporation Ferroelectric-based field-effect transistor with threshold voltage switching for enhanced on-state and off-state performance
US10084074B1 (en) * 2017-03-24 2018-09-25 Qualcomm Incorporated Compound semiconductor field effect transistor gate length scaling
JP6879177B2 (ja) * 2017-11-24 2021-06-02 住友電気工業株式会社 窒化物半導体素子の製造方法
US11469323B2 (en) 2018-09-25 2022-10-11 Intel Corporation Ferroelectric gate stack for band-to-band tunneling reduction
JP7470008B2 (ja) 2020-10-19 2024-04-17 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59165464A (ja) * 1983-03-10 1984-09-18 Oki Electric Ind Co Ltd シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法
US20110018040A1 (en) * 2009-07-27 2011-01-27 Smith R Peter Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions
TW201334179A (zh) * 2011-12-23 2013-08-16 Intel Corp 用於閘極凹入式電晶體的三族氮化物材料結構

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59165461A (ja) * 1983-03-10 1984-09-18 Oki Electric Ind Co Ltd ショットキ接合形化合物半導体電界効果トランジスタの製造方法
JPH08340105A (ja) * 1995-06-12 1996-12-24 Hitachi Ltd 半導体装置およびその製造方法
JP2001274173A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 化合物半導体装置の製造方法
US6946696B2 (en) 2002-12-23 2005-09-20 International Business Machines Corporation Self-aligned isolation double-gate FET
US7276423B2 (en) 2003-12-05 2007-10-02 International Rectifier Corporation III-nitride device and method with variable epitaxial growth direction
US7470967B2 (en) * 2004-03-12 2008-12-30 Semisouth Laboratories, Inc. Self-aligned silicon carbide semiconductor devices and methods of making the same
JP4571476B2 (ja) * 2004-10-18 2010-10-27 ローム株式会社 半導体装置の製造方法
US7834380B2 (en) * 2004-12-09 2010-11-16 Panasonic Corporation Field effect transistor and method for fabricating the same
DE102005041643A1 (de) * 2005-08-29 2007-03-01 Forschungsverbund Berlin E.V. Halbleitersubstrat sowie Verfahren und Maskenschicht zur Herstellung eines freistehenden Halbleitersubstrats mittels der Hydrid-Gasphasenepitaxie
JP2007165431A (ja) * 2005-12-12 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
JP5286701B2 (ja) * 2007-06-27 2013-09-11 ソニー株式会社 半導体装置および半導体装置の製造方法
JP5180050B2 (ja) * 2008-12-17 2013-04-10 スタンレー電気株式会社 半導体素子の製造方法
US8168486B2 (en) 2009-06-24 2012-05-01 Intersil Americas Inc. Methods for manufacturing enhancement-mode HEMTs with self-aligned field plate
JP5609055B2 (ja) * 2009-10-02 2014-10-22 富士通株式会社 化合物半導体装置及びその製造方法
JP2011210751A (ja) * 2010-03-26 2011-10-20 Nec Corp Iii族窒化物半導体素子、iii族窒化物半導体素子の製造方法、および電子装置
US9443941B2 (en) * 2012-06-04 2016-09-13 Infineon Technologies Austria Ag Compound semiconductor transistor with self aligned gate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59165464A (ja) * 1983-03-10 1984-09-18 Oki Electric Ind Co Ltd シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法
US20110018040A1 (en) * 2009-07-27 2011-01-27 Smith R Peter Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions
TW201334179A (zh) * 2011-12-23 2013-08-16 Intel Corp 用於閘極凹入式電晶體的三族氮化物材料結構

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