KR20180020288A - 국한된 서브-핀 격리를 가지는 높은 전자 이동도 트랜지스터들 - Google Patents

국한된 서브-핀 격리를 가지는 높은 전자 이동도 트랜지스터들 Download PDF

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길버트 듀이
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나디아 엠. 라할-오라비
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Abstract

기판 위의 서브-핀 구조체로부터 연장하는 상승된 핀 구조체를 포함하는 결정질 헤테로구조체들. III-V 트랜지스터들과 같은 디바이스들은 상승된 핀 구조체들 상에 형성될 수 있으면서 실리콘-기반 디바이스들(예를 들어, 트랜지스터들)은 실리콘 기판의 다른 영역들 내에 형성될 수 있다. 핀 구조체의 트랜지스터 채널 영역에 국한되는(localized) 서브-핀 격리 재료는 서브-핀을 통하는 소스-대-드레인 누설을 감소시켜서, 핀 구조체의 소스 단부와 드레인 단부 사이의 전기적 격리를 개선시킬 수 있다. 핀 구조체를 헤테로에피텍셜방식으로 형성하는 것에 후속하여, 서브-핀의 일부분이 핀을 언더컷하도록 측방으로 에칭될 수 있다. 언더컷은 서브-핀 격리 재료로 다시 채워진다. 게이트 스택은 핀 위에 형성된다. 서브-핀 격리 재료의 형성은 자체-정렬된 게이트 스택 대체 프로세스 내에 통합될 수 있다.

Description

국한된 서브-핀 격리를 가지는 높은 전자 이동도 트랜지스터들
휴대용 전자 응용예들에서의 집적 회로(IC)들에 대한 요구는 더 큰 레벨들의 반도체 디바이스 통합의 이유가 된다. 개발 중인 많은 어드밴스드 반도체 디바이스들은, 화합물 반도체 재료들(예를 들어, GaAs, InP, InGaAs, InAs, 및 III-N 재료들)을 포함하는 비-실리콘 반도체 재료들을 조정한다. 이러한 비-실리콘 재료 시스템들은 높은 전자 이동도 트랜지스터(HEMT)들에서 사용될 수 있고, 이 중 일부는 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET)일 수 있다.
높은 전자 이동도 트랜지스터들을 제조하기 위한 한 가지 기법은 채널 디바이스 및 기판과는 다른 재료를 포함하는 중간 지지 구조체 위에 비-실리콘 결정질 디바이스 영역(예를 들어, 트랜지스터 채널 영역)을 형성하는 것을 포함한다. 디바이스 영역 및 기반 서브-구조체를 위한 재료들은 헤테로구조체를 형성할 수 있다. 심지어 헤테로구조체가 상보적 반도체 재료들 사이에 경계를 정하는 경우(예를 들어, p-타입 서브-채널 영역 상에 배치되는 n-타입 채널 영역), 채널 영역을 이용하는 트랜지스터들은 상대적으로 열악한 쇼트 채널 효과(short channel effect)(SCE)를 보일 수 있다. 따라서, 이러한 디바이스들에서 SCE를 더 감소시키는 디바이스 아키텍처들이 바람직하다.
본원에 기술되는 재료는 첨부 도면들에서의 제한에 의해서가 아니라 예에 의해 예시된다. 예시의 간략함 및 명료성을 위해, 도면들에 예시되는 엘리먼트들은 반드시 축척에 맞게 그려지지는 않는다. 예를 들어, 일부 엘리먼트들의 디멘젼들은 명료함을 위해 다른 엘리먼트들에 비해 과장될 수 있다. 또한, 적절하다고 간주되는 경우, 참조 라벨들은 대응하는 또는 유사한 엘리먼트들을 지시하기 위해 도면들 사이에서 반복된다.
도 1a는 일부 실시예들에 따른, 실리콘 기판 위에 배치되는 헤테로에피텍셜 서브-핀 격리를 가지는 비-실리콘 트랜지스터들의 쌍을 포함하는, 시스템-온-칩(SoC)의 평면도이다.
도 1b는 일부 실시예들에 따른, 실리콘 기판 위에 배치되는 헤테로에피텍셜 서브-핀 격리를 가지는 비-실리콘 트랜지스터들의 쌍을 포함하는 시스템-온-칩(SoC)의 평면도이다.
도 2a는 일부 실시예들에 따른, 도 1a 또는 도 1b에 도시된 트랜지스터의 채널 영역 및 소스/드레인 영역들의 길이를 통하는 단면도를 예시한다.
도 2b는 일부 실시예들에 따른, 도 1b에 도시된 트랜지스터의 채널 영역 및 게이트 전극의 폭을 통하는 단면도를 예시한다.
도 3a는 일부 실시예들에 따른, 도 1a 또는 도 1b에 도시된 트랜지스터의 트랜지스터 채널 영역 및 소스/드레인 영역들의 길이를 통하는 단면도를 예시한다.
도 3b는 일부 실시예들에 따른, 도 1a 또는 도 1b에 도시된 트랜지스터의 트랜지스터 채널 영역 및 소스/드레인 영역들의 길이를 통하는 단면도를 예시한다.
도 4는 일부 실시예들에 따른, 국한된 서브-핀 격리를 가지는 트랜지스터를 제조하는 방법을 예시하는 흐름도이다.
도 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a 및 16a는 일부 실시예들에 따른, 도 4에 예시된 방법이 수행됨에 따라 전개되는 국한된 서브-핀 격리를 가지는 트랜지스터의 채널 영역 및 소스/드레인 영역들의 길이를 도시하는 단면도들이다.
도 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b 및 16b는 일부 실시예들에 따른, 도 4에 예시된 방법이 수행됨에 따라 전개되는 국한된 서브-핀 격리를 가지는 트랜지스터의 채널 영역 및 게이트 전극의 폭을 도시하는 단면도들이다.
도 17은 본 발명의 실시예에 따른, 국한된 서브-핀 격리를 가지는 트랜지스터를 포함하는 SoC를 사용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시한다.
도 18은 본 발명의 실시예에 따른, 전자 컴퓨팅 디바이스의 기능 블록도이다.
하나 이상의 실시예들이 포함된 도면들에 관해 기술된다. 특정 구성들 및 배열들이 도시되고 상세히 논의되지만, 이것이 단지 예시적인 목적으로 수행된다는 것이 이해되어야 한다. 관련 기술분야의 통상의 기술자는 기재의 사상 및 범위로부터의 이탈 없이 다른 구성들 및 배열들이 가능함을 인지할 것이다. 본원에 기술되는 기법들 및/또는 배열들이 본원에 상세히 기술된 것이 아닌 다양한 다른 시스템들 및 응용예들에서 사용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
본원의 일부를 형성하고 예시적인 실시예를 예시하는, 첨부 도면들에 대한 참조가 후속하는 상세한 설명에서 이루어진다. 또한, 다른 실시예들이 이용될 수 있으며, 구조적 및/또는 논리적 변경들이 청구되는 발명 대상의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 방향들 및 기준들, 예를 들어, 위, 아래, 최상부, 최하부 등이 단지 도면들 내의 특징들의 기재를 용이하게 하기 위해 사용될 수 있다는 것에 또한 유의해야 한다. 따라서, 후속하는 상세한 설명은 제한적인 의미로 취해지지 않아야 하며, 청구되는 발명 대상의 범위는 단지 첨부되는 청구항들 및 이들의 등가물들에 의해서만 정의된다.
후속하는 기재에서, 다수의 상세항목들이 설명된다. 그러나, 본 발명이 이러한 특정 상세항목들 없이 구현될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 일부 경우들에서, 널리-알려진 방법들 및 디바이스들은, 상세하게 보다는, 블록도 형태로 도시되어, 본 발명을 모호하게 하는 것을 회피한다. "실시예", 또는 "일 실시예" 또는 "일부 실시예들"에 대한 이 명세서 전반에서의 참조는 실시예에 관해 기술되는 특정 특징, 구조, 기능, 또는 특성이 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 이 명세서 전반에 걸쳐 여러 곳들에서의 구문 "실시예에서" 또는 "일 실시예에서" 또는 "일부 실시예들에서"의 출현들은 반드시 발명의 동일한 실시예를 지칭하지는 않는다. 또한, 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예들과 연관된 특정 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 어느 곳에서나 제2 실시예와 조합될 수 있다.
기재 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들("a", "an" 및 "the")은, 문맥이 명백하게 다른 방식으로 지시하지 않는 한, 복수 형태들 역시 포함하도록 의도된다. 본원에서 사용되는 바와 같은 용어 "및/또는"이 연관된 열거 항목들 중 하나 이상의 임의의 그리고 모든 가능한 조합들을 지칭하고 포함한다는 것이 또한 이해될 것이다.
용어 "커플링되는" 및 "접속되는"은, 이들의 파생어들과 함께, 컴포넌트들 간의 기능적 또는 구조적 관계들을 기술하도록 본원에서 사용될 수 있다. 이러한 용어들이 서로에 대한 유의어들로서 의도되지 않는다는 것이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속되는"은, 둘 이상의 엘리먼트들이 서로 직접적인 물리적, 광학적, 또는 전기적 접촉을 이루는 것을 지시하도록 사용될 수 있다. "커플링되는"은 둘 이상의 엘리먼트들이 서로 직접적 또는 간접적(이들 사이에 다른 중재 엘리먼트들을 가짐) 물리적 또는 전기적 접촉을 이루고, 그리고/또는 둘 이상의 엘리먼트들이 서로 협력하거나 또는 상호작용함을(예를 들어, 인과 관계에서와 같이) 지시하도록 사용될 수 있다.
본원에서 사용되는 바와 같은 용어들 "~위에", "~아래에", "~사이에" 및 "~상에" 는, 하나의 컴포넌트 또는 재료의 다른 컴포넌트들 또는 재료들에 대한 상대적 위치를 지칭하며, 여기서 이러한 물리적 관계들은 주목할만하다. 예를 들어, 재료들의 상황에서, 하나의 재료 또는 또다른 재료 위에 또는 아래에 배치되는 재료는 직접 접촉할 수 있거나, 또는 하나 이상의 중재 재료들을 가질 수 있다. 또한, 두 개의 재료들 사이에 배치되는 하나의 재료 또는 재료들은 2개 층들과 집적 접촉할 수 있거나, 또는 하나 이상의 중재 층들을 가질 수 있다. 반면, 제2 재료 또는 재료 "상의" 제1 재료 또는 재료는 그 제2 재료/재료와 직접 접촉한다. 유사한 구별들이 컴포넌트 어셈블리들의 상황에서 이루어질 것이다.
이 명세서 전반에 걸쳐, 그리고 청구항들에서 사용되는 바와 같이, 용어 "~ 중 적어도 하나" 또는 "~ 중 하나 이상"에 의해 연결되는 항목들의 리스트는 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, 구문 "A, B 또는 C 중 적어도 하나"는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
결정질 기판 위의 결정질 서브-핀 구조체로부터 연장하는 상승 결정질 핀 구조체를 포함하는 헤테로에피텍셜 구조체들의 예시적인 실시예들이 본원에 기술된다. 헤테로에피텍셜 성장 기법들을 사용하여 서브-핀 및 핀 구조체들을 형성하면, 비-실리콘 디바이스들(예를 들어, III-V 채널 전계 효과 트랜지스터들)은 실리콘 기판의 제1 영역 위에서 연장하는 상승 결정질 핀 구조체들 내에 형성될 수 있다. 실리콘 디바이스들(예를 들어, 실리콘 채널 전계 효과 트랜지스터들)은 실리콘 기판의 다른 영역들 내에 형성될 수 있다. 일부 실시예들에서, 서브-핀 격리 재료는 핀 구조체의 비-실리콘 트랜지스터 채널 영역 아래에 국한되는 방식으로 형성된다. 이러한 격리 재료는 그렇지 않은 경우 결정질 서브-핀 재료를 통과하는 소스와 드레인 사이의 누설 전류를 감소시킬 수 있다. 핀 구조체의 소스 단부와 드레인 단부 사이의 더 큰 전기적 격리는 게이트 전극-커플링되는 도통 채널로서 핀 재료를 이용하는 비-실리콘 트랜지스터의 SCE를 개선시킬 수 있다.
특히, 본원에 기술되는 매우 국한된 서브-핀 격리 구조체들의 일부 실시예들은 층 전사(layer transfer) 및/또는 웨이퍼 결합을 요구할 수 있는 실리콘-온-절연체(SOI) 기판들과 같은, 덜-국한된 격리 구조체들보다 더 제조가능할 수 있다. 본원에 기술되는 서브-핀 격리 재료 구조체들의 실시예들은 또한 접합 격리 구조체들에 비해 장점들을 가질 수 있는데, 이는 일반적으로, 전류 트랜지스터 아키텍처들에 대해 제어하기 어려운 이식(implant)들을 요구하며, 또한 통상적으로 상당한 기생 커패시턴스를 유입한다.
일부 실시예들에서, 서브-핀 격리 구조체들을 형성하기 위해, 결정질 서브-핀 재료의 일부분이 측방으로 에칭되어, 서브-핀의 시딩면으로부터 결정질 핀 재료를 헤테로에피텍셜방식으로 형성하는 것에 후속하여 결정질 핀 재료를 언더컷할 수 있다. 언더컷은 서브-핀 격리 재료로 다시 채워질 수 있다. 게이트 스택은 이후 핀 위에 형성되어, 서브-핀 격리 재료 또는 주변 필드 유전체 재료 상에 랜딩(land)할 수 있다. 일부 실시예들에서, 서브-핀 격리의 형성은 자가-정렬된 게이트 스택 대체 프로세스 내에 통합되어 적은 추가 제조 복잡도를 가지고 비-실리콘 트랜지스터 성능을 개선시킨다.
도 1a는 일부 실시예들에 따른, 서브-핀 격리(130)를 가지는 비-실리콘 트랜지스터들의 쌍(101 및 102)을 포함하는 시스템-온-칩(SoC)(10)의 평면도이다. 비-실리콘 트랜지스터들(101 및 102)은 N-타입(NMOS)이며 실리콘 기판(105) 위에 배치된다. SoC(10)는 제2 기판 표면 영역 위에 배치되는 P-타입(및 N-타입) 실리콘-기판 MOSFET들(미도시됨)을 더 포함할 수 있다. 각각의 트랜지스터(101, 102)는 제1 디멘젼(예를 들어, x)으로 최단 길이를 그리고 제2 디멘젼(예를 들어, y)으로 최장 길이를 가지는 비-실리콘 단결정질 헤테로에피텍셜 핀(헤테로-핀) 구조체(103)를 포함한다. 본원의 다른 어느 곳에서든 추가로 기술되는 바와 같이, 헤테로-핀 구조체(103)는 "서브-핀"이라고 본원에서 기술되는 지지대 상에 배치되는, "핀"이라고 본원에서 기술되는 디바이스 층을 포함한다. 일부 실시예들에서, 트랜지스터들(101 및 102)은 더 큰 전류 반송 능력을 위해 전기적 병렬로 구성되는 실질적으로 동일한 구조체들이다. 단일 게이트 전극 스택(170)은 헤테로-핀 구조체들(103) 내의 핀의 채널 영역 위에 x-디멘젼으로 연장하는 제1 스트라이프를 형성한다. 소스/드레인 컨택 금속화물(150)은 헤테로-핀 구조체들(103) 내의 핀의 소스 및 드레인 단부들에 커플링하도록 x-디멘젼으로 연장하는 제2 스트라이프들을 형성한다.
일부 실시예들에서, 서브-핀 격리 재료는 적어도 게이트 전극 스택이 배치되는 핀 채널 영역의 길이만큼 큰 헤테로-핀 구조체의 소스-드레인 길이에 대해 평행한 측방 디멘젼을 가진다. 도 1a의 예에서, 헤테로-핀 구조체들(103)은, 이들이 위에 놓이는 층간 유전체 재료(180), 게이트 스택(170), 및 소스/드레인 컨택 금속화물(150)에 의해 실질적으로 커버됨을 나타내도록 얇은 점선으로 예시된다. 서브-핀 격리(130)는 두꺼운 점선으로 예시된다. 평면도로부터 가시적인 바와 같이, 서브-핀 격리(130)는 게이트 전극 스택(170)에 정전기적으로 커플링되는 헤테로-핀들(103)의 채널 영역에 국한된다. 서브-핀 격리 재료(130)는 헤테로-핀들(103)의 서브-핀 부분을 통하는 소스-드레인 도통 경로를 감소시키기에 충분한 서브-핀 구조체의 일부분에만 국한되는 서브-핀 "소스/드레인" 격리 구조체로 간주될 수 있다.
도 1a에 도시된 바와 같이, 서브-핀 격리 재료(130)는 게이트 스택(170)의 길이(L2)보다 더 큰 y-디멘젼으로의 측방 길이(L1)을 가진다. 본원에서 "채널 영역"이라 지칭되는 헤테로-핀(103)의 영역은 게이트 스택 길이(L2)가 기반 핀 재료에 접촉하는 곳에 위치된다. 일부 실시예들에서, 서브-핀 격리 재료는 핀의 폭과 실질적으로 동일한 핀의 소스-드레인 길이에 대해 직교하는 측방 디멘젼(x-디멘젼)을 가진다. 도 1a의 예에서, 헤테로-핀(103)은 핀 폭(W1)을 가지고, 서브-핀 격리 재료(130)는 핀 폭(W1)과 실질적으로 동일한 측방 폭(W2)을 가진다. 하기에 추가로 기술되는 바와 같이, 측방 폭(W2)은 서브-핀 격리 재료(130)가 게이트 전극 스택(170)과 같은 다른 트랜지스터 컴포넌트들의 제조와 통합되는 방법에 따라 제어될 수 있다. 일부 실시예들에 따른 서브-핀 격리 구조체들은, 예를 들어, 서브-핀 격리 구조체의 에지들이 헤테로-핀의 측벽들에 대해 자가-정렬될 수 있거나, 또는 게이트 전극 스택의 측벽들에 대해 자가-정렬될 수 있도록, 게이트 대체 프로세스 내에 용이하게 통합될 수 있다.
도 1b는 다시 기판(105) 위에 배치되는, 서브-핀 격리(130)를 가지는 비-실리콘 트랜지스터들(101 및 102)의 쌍을 포함하는 시스템-온-칩(SoC)(20)의 단면도이다. 도 1b에 의해 예시되는 실시예들에서, 서브-핀 격리(130)는 핀 폭(W1)보다 상당히 더 큰 측방 폭(W2)을 가지고, 서브-핀 격리 재료(130)의 일부분은 헤테로-핀(103)의 반대 측벽들을 넘어 연장한다. 일부 실시예들에서, 서브-핀 격리 재료(130)는 게이트 전극 스택(170)과 실질적으로 동일한 양만큼 헤테로-핀(103)의 반대 측벽들을 넘어 연장한다. 다시 말해, 게이트 전극 스택 에지(171)는 서브-핀 격리 재료 에지(131)과 정렬된다. 또한 도 1b에 예시된 바와 같이, 서브-핀 격리 구조체(130)는, 그렇지 않은 경우 상당한 누설 전류를 도통시킬 수 있는 결정질 서브-핀 재료로부터 각각의 핀 채널 영역을 분리시키도록 복수의 핀 구조체들에 교차하는 비정질 격리 재료의 연속적 스트라이프를 포함한다.
도 2a는, 일부 실시예들에 따른, 도 1a에 도시된 A-A' 라인을 따르는 트랜지스터(101)의 채널 영역 및 소스/드레인 영역들의 길이를 통하는 단면도를 예시한다. 도 2b는 일부 실시예들에 따른, 도 1a에 도시된 B-B' 라인을 따르는 트랜지스터(101)의 채널 영역 및 게이트 전극의 폭을 통하는 단면도를 예시한다. 도 2a를 먼저 참조하면, 헤테로-핀(103)의 길이가 단결정질 기판(105) 상에 배치된다. 헤테로-핀(103)은 기판(105) 상에 배치되는 단결정질 서브-핀 재료(110), 및 서브-핀 재료(110) 상에 배치되는 단결정질 핀 재료(120)를 포함한다. 헤테로-핀(103)의 소스/드레인 단부들에서, 상승된 도핑된 소스/드레인 재료(140)가 결정질 핀 재료(120) 상에 배치된다. 대안적으로, 상승된 도핑된 소스/드레인 재료(140)는 핀 재료(110) 상에 배치된다(예를 들어, 여기서 핀 재료(120)의 단부들이 제거되고 재성장됨). 상승된 도핑된 소스/드레인 재료(140)는 InAs와 같은, 그러나 이에 제한되지 않는, 핀 재료(120)에 대한 옴 접촉(ohmic contact)에 적합한 임의의 재료일 수 있다. 일부 실시예들에서, 상승된 도핑된 소스/드레인 재료(140)는 단일 결정질이다. 컨택 금속화물(150)은 상승된 도핑된 소스/드레인 재료(140)와 접촉하고, 층간 유전체(180) 및/또는 게이트 유전체의 측방 스페이서들(172)에 의해 게이트 스택(170)으로부터 전기적으로 격리된다.
일부 유리한 실시예들에서, 기판(105)은 실리콘(Si)인데, 이는 종래의 실리콘-채널형 MOSFET들을 가지는 III-V MOS 트랜지스터(101)의 모놀리식 집적에 대해 유리한데, 예를 들어, III-V MOS 트랜지스터(101)는 NMOS 디바이스이고, 실리콘 MOSFET은 PMOS 디바이스이어서 CMOS 집적 회로를 가능하게 한다. 예시적인 실시예들에서 실질적으로 단결정질 기판(105)의 결정 배향은 (100), (111), 또는 (110)이다. 그러나, 다른 결정 배향들이 또한 가능하다. 예를 들어, 기판 작용면이 잘못 절단되거나, [110] 쪽으로 2-10°오프컷(offcut)되어, 헤테로에피텍셜 서브-핀 재료(110)의 핵발생을 용이하게 할 수 있다. 다른 기판 실시예들 역시 가능하며, 예들은 실리콘-탄화물(SiC), 사파이어, III-V 화합물 반도체(예를 들어, GaAs), 실리콘 온 절연체(SOI) 기판, 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)을 포함한다.
서브-핀 재료(110)는 핀 재료(120)를 위해 선택되는 재료들과 기판(105) 사이의 격자 부정합을 수용하고, 그리고/또는 접합 격리 핀 재료(120) 및 기판(105)을 제공하는 것을 보조할 수 있다. 일부 실시예들에서, 서브-핀 재료(110)는 기판의 재료가 아닌 재료이며, 이들 사이의 인터페이스는 헤테로-핀(103)과 연관된 제1 헤테로접합이다. 예를 들어, 기판(105)이 실리콘인 경우, 서브-핀 재료(110)는 실리콘이 아닌 재료이다. 일부 실리콘 기판 실시예들에서, 서브-핀 재료(110)는 제1 그룹 III-V 화합물 반도체 재료이다(예를 들어, GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, InGaP).
일부 실시예들에서, 핀 재료(120)는 예를 들어, 점선들(205)로 도 2a에 표기되는 캐리어 도통 채널 영역을 포함하는, 디바이스 층으로서의 역할을 한다. 채널 영역(205)은 위에 놓이는 게이트 전극(173)에 의해 인가되는 전계 효과를 통해 변조된다. 핀 재료(120)는 서브-핀 재료(110)의 것이 아닌 재료를 포함하며, 이들 사이의 인터페이스는 헤테로-핀(103)과 연관된 제2 헤테로 접합이다. 일부 실시예들에서, 핀 재료(120)는 제2 그룹 III-V 화합물 반도체 재료이다(예를 들어, GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, InGaP). 2개의 헤테로-핀 재료들 역시 상보적 도펀트 타입일 수 있다(예를 들어, p-타입 III-V 서브-핀 및 n-타입 III-V 핀).
예시적인 III-V 핀 구조체들 및 핀 FET 실시예들이 논의의 명료함을 위해 본원에서 지속적으로 사용되지만, 대안적인 반도체 재료 시스템들의 특성들에 익숙한 본 기술분야의 통상의 기술자가 예시적인 III-V 실시예들과 대안적인 재료 시스템들 사이의 핵심적인 호환불가능성에 대한 일부 특정한 선험적 지식이 없이도 다른 헤테로에피텍셜 핀 구조체들에 본원에 기술된 기법들을 성공적으로 적용시킬 수 있을 것이라 예상된다. 예를 들어, III-N 재료 시스템(예를 들어, AlN, GaN, AlGaN, InAlGaN)과 같은 그러나 이에 제한되지 않는 대안적인 비-실리콘 재료 시스템들이 또한 본원에 기술되는 기법들 및 아키텍쳐들에 대해 수용가능(amenable)할 수 있다.
도 2a 및 도 2b에 추가로 예시되는 바와 같이, 서브-핀 격리 재료(130)는 채널 영역(205) 바로 아래에 배치되어, 헤테로-핀 폭을 가로질러 연장하는 서브-핀 재료(110) 내의 리세스를 점유한다. 도 2b에 예시되는 바와 같이, 서브-핀 격리 재료(130)는 적어도 핀 폭(W1)과 동일한 측방 폭을 가진다. 따라서 채널 영역(205)은 서브-핀 격리 재료(130)에 의해 서브-핀 재료(110)로부터 완전히 분리된다. 점선들(261)로 도 2b에 표기되는 일부 실시예들에서, 서브-핀 격리 재료(130)는 핀 재료(120)(및 서브-핀 재료(110))의 측벽들 또는 에지들과 실질적으로 정렬되는 반대 측벽들 또는 에지들을 가진다. 또한 도 2b에 의해 예시되는 다른 실시예들에서, 서브-핀 격리 재료(130)는 게이트 스택(170)의 측벽 또는 에지와 실질적으로 정렬되는(예를 들어, 게이트 스택(170)을 형성하기 위해 사용되는 기법에 따라 게이트 유전체(172) 및/또는 게이트 전극(173)과 정렬되는) 측벽 또는 에지를 가진다. 후자의 실시예에 대해, 서브-핀 격리 재료(130)는 유전체 트렌치 재료(115)를 가지는 인터페이스(260)를 형성한다. 따라서, 서브-핀 재료(110) 및 서브-핀 격리 재료(130) 둘 모두는 유전체 트렌치 재료(115) 내에 내장될 수 있다.
일부 실시예들에서, 서브-핀 재료(110)는, 핀 재료(120)가 본질적으로 2개의 다른 결정질 서브-핀 부분들(미도시됨) 상에 배치되도록, 서브-핀 격리 재료(130)에 의해 이분된다(bifurcate). 도 2a에 예시된 예시적인 실시예에서, 서브-핀 재료(110)는 T1의 최대 z-두께를 가지는 서브-핀 격리 재료(130)를 가지는 핀 재료(120)의 길이에 대해 연속적으로 유지되는 반면 서브-핀 재료(110)는 T2의 최소 z-두께로 넥-다운(neck-down)한다. 서브-핀 누설이 서브-핀 재료(110)를 통하는 저항의 함수임에 따라, 두께(T1/T2)는 서브-핀 소스/드레인 전류에서의 임의의 원하는 감소를 달성하도록 선택될 수 있다. 유리한 실시예들에서, T1은 적어도 T2와 동일하고, 더 유리하게는 T2보다 더 크다. 핀 재료(120)의 결정질 핀 표면(135)에 접촉하는 서브-핀 격리 재료(130)의 유입은 표면 누설을 소스/드레인 누설의 우세 모드로 만들 수 있다. 따라서 일부 실시예들에서, 서브-핀 격리 재료(130)에 접촉하는 표면(135)의 길이(L1)는 적어도 채널 영역 길이(L2)와 동일하며, 유리하게는 L2보다 더 크다.
표면 누설은 또한 결정질 핀 표면(135)을 따라 존재하는 표면 상태들의 함수이다. 따라서 서브-핀 격리 재료(130)는 결정질 핀 표면(135)을 최상으로 패시베이트하도록 선택될 수 있다. 일부 실시예들에서, 서브-핀 격리 재료(130)는, 실리콘 산화물들(예를 들어, SiO2, 또는 실록산 유도체들), 또는 폴리머 유전체들(예를 들어, 벤조시클로부탄, 다공성 메틸실세퀴옥산)과 같은, 그러나 이에 제한되지 않는, 유전체이다. 일부 실시예들에서, 서브-핀 격리 재료(130)는 하나 초과의 재료층을 포함하는 복합 유전 필름 스택을 포함한다. 도 3a는 일부 실시예들에 따른, 실질적으로 도 1a에 도시된 바와 같이 A-A' 라인을 따라 트랜지스터 채널 영역 및 트랜지스터(201)의 소스/드레인 영역들의 길이를 통하는 단면도를 예시한다. 이 예시적인 실시예에서, 서브-핀 격리 재료(130)는 게이트 유전체 재료(172) 및 벌크-채움 유전체 재료(132) 모두를 포함한다. 게이트 유전체 재료(172)는 결정질 핀 재료(120)를 이용하여 낮은-누설 인터페이스(135)를 포함한다. 벌크-채움 유전체 재료(132)는 결정질 서브-핀 재료(110)에서의 임의의 나머지 리세스를 다시 채운다. 게이트 유전체 재료(172)는 금속 산화물(예를 들어, Al2O3, HFO2 등)과 같은, 그러나 이에 제한되지 않는, 핀 재료(120)의 조성에 적합한 것으로 알려진 임의의 것일 수 있다. 벌크-채움 유전체 재료(132)는 임의의 종래의 재료, 또는 2.5 미만의 상대 유전 상수를 가지는 낮은-k 재료일 수 있다. 예를 들어, 벌크-채움 유전체 재료(132)는 실리콘 산화물들(예를 들어, SiO2, 또는 실록산 유도체들), 폴리머 유전체들(예를 들어, 벤조시클로부탄, 다공성 메틸 실세퀴옥산) 등 중 임의의 것일 수 있다. 도 3a에 예시된 구조체가 나노와이어 또는 게이트-올-어라운드 트랜지스터 아키텍처의 임의의 특징들을 공유하지만, 게이트 금속(173)은 서브-핀 리세스를 다시 채우지 않고, 게이트 유전체(172)가 단지 표면 패시베이션으로서 사용된다. 벌크-채움 유전체 재료(132)의 존재는, 게이트 금속(173)이 게이트 유전체(172)에 의해 봉해지지(seal) 않는 임의의 리세스를 다시 채우지 않음을 부분적으로 보장함으로써, 낮은 게이트 전극 프린지 커패시턴스를 보장한다.
일부 실시예들에서, 헤테로-핀 구조체는 디바이스 층과 서브-핀 사이의 단결정질 계면 재료를 더 포함한다. 이러한 계면 재료는 서브-핀 격리 재료를 이용하여 낮은 누설 인터페이스를 형성하는 것을 용이하게 하도록 선택될 수 있다. 도 3b는 일부 실시예들에 따른, 실질적으로 도 1a(또는 도 1b)에 도시된 바와 같이 A-A'를 따르는 트랜지스터(202)의 트랜지스터 채널 영역 및 소스/드레인 영역들의 길이를 통하는 단면도를 예시한다. 도 3b에 도시된 바와 같이, 단결정질 계면 재료(380)는 결정질 핀 재료(120)의 일부로서 유지된다. 계면 재료(380)의 조성은 결정질 핀 재료의 캐리어 대역으로부터 큰 캐리어 대역 오프셋을 가지도록 선택될 수 있다. 예를 들어, 핀 재료(120)가 InGaAs를 포함하는 일부 실시예들에서, 계면 재료(380)는 AlAs, AlGaAs, 또는 GaP일 수 있다. 계면 재료(380)는 서브-핀 재료(110)의 z-두께보다 상당히 더 적은 z-두께를 추가로 가질 수 있고, 일부 실시예들에서, 심지어 최소 서브-핀 z-두께(T2)보다 상당히 더 적다. 계면 재료(380)를 통하는 소스/드레인 누설은 이후 미미해질 수 있다. 실제로, 계면 재료(380)는 캐리어 공핍되도록 얇을 수 있다(예를 들어, 단지 1-3 nm). 핀/격리 인터페이스(335)에서의 누설이 이후 미미해질 수 있다. 서브-핀 격리가 패시베이션 재료를 포함하는 실시예들과 유사하게, 결정질 계면 재료(380)를 포함하는 실시예들은 광범위한 유전체 재료들을 이용하여 서브-핀 재료(110)를 다시 채울 수 있다. 예를 들어, 서브-핀 격리 유전체는 다른 통합 선택들에 따라 실리콘 산화물들(예를 들어, SiO2, 또는 실록산 유도체들), 또는 폴리머 유전체들(예를 들어, 벤조시클로부탄, 다공성 메틸 실세퀴옥산), 및/또는 금속 산화물들과 같은, 그러나 이에 제한되지 않는 임의의 종래의 또는 낮은-k 재료일 수 있다.
도 2a로 돌아가면, 일부 실시예들에서, 서브-핀 격리(130)는 하나 이상의 서브-핀 결정면들(210)과의 인터페이스를 형성한다. 하기에 추가로 기술되는 바와 같이, 서브-핀 결정면들(210)은 핀 재료(120)를 언더컷할 수 있는 고도의 화학적 에천트를 나타낸다. 도 2b에 추가로 예시되는 바와 같이, 서브-핀 재료(110)는, 예를 들어, 필드 격리로서 기능하는, 서브-핀 재료(110)를 둘러싸는 유전체 트렌치 재료(115)의 높이(level) 아래로 추가로 리세스된다. 서브-핀 격리 재료(130)가 핀 재료 폭(W1)을 넘어 연장하는 일부 실시예들에서, 서브-핀 격리 재료는, 서브-핀 격리 재료(130)가 핀 재료(120)를 넘어 연장하는 경우보다 핀 재료(120) 아래에 더 큰 z-두께를 가진다. 하기에 추가로 기술되는 바와 같이, 이 특징은, 게이트 스택 에지 정렬과 함께, 게이트-대체 프로세스 동안 서브-핀 재료(110)의 리세스 에칭 및 서브-핀 격리 재료(130)로 리세스를 다시 채우는 것을 나타낸다.
국한된 서브-핀 격리를 가지는 헤테로-핀 구조체들 및 전술된 이들을 포함하는 트랜지스터들은 다양한 기법들을 적용하는 다양한 방법들에 의해 제조될 수 있다. 도 4는 일부 실시예들에 따른, 국한된 서브-핀 격리를 가지는 비-실리콘 전계 효과 트랜지스터를 제조하기 위한 방법(401)을 예시하는 흐름도이다. 방법(401)은 예를 들어, 트랜지스터들(101, 102)(도 1a)을 형성하도록 이용될 수 있다. 일부 실시예들에 따르면, 도 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a 및 16a는 도 4에 예시된 방법이 수행됨에 따라 전개되는 국한된 서브-핀 격리를 가지는 트랜지스터의 채널 영역 및 소스/드레인 영역들의 길이를 도시하는 단면도들이다. 일부 실시예들에 따르면, 도 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b 및 16b는 도 4에 예시된 방법이 수행됨에 따라 전개되는 국한된 서브-핀 격리를 가지는 트랜지스터의 채널 영역 및 게이트 전극의 대응하는 폭을 도시하는 단면도들이다.
방법(401)은 헤테로에피텍셜 핀 구조체를 형성하는 것으로 시작한다. 예시적인 실시예에서, 종횡비 트래핑(aspect ratio trapping)(ART)이 이용되어 헤테로에피텍셜 핀 재료 내의 수용가능한 결정 품질을 달성한다. 동작들(410, 420 및 430)의 상황에서 본원에 기술된 ART 기법은 추가 헤테로에피텍셜 핀 제조의 예이며, 이는 유리하게는 다양한 헤테로접합들에 걸친 열적 부정합의 영향들을 감소시킬 수 있다. 대안적인 실시예들에서, 기판 위에 성장되는 또는 기판에 결합되는/전사되는 전반적 에피텍셜 필름 스택이 국한된 서브-핀 격리 재료가 유입되는 방법(401)의 동작들에 후속하여 유사하게 처리가능한 핀 구조체들 내로 에칭되는, 종래의 서브트랙티브(subtractive) 기법이 사용될 수 있다.
ART 프로세스는 트렌치가 기판 위에 배치되는 트렌치 재료 내에 형성되는 동작(410)에서 시작한다. 트렌치는 트렌치 재료의 z-두께를 완전히 통해 에칭되어, 후속적인 에피텍셜 성장의 시드가 되는(seed) 결정질 기판 표면을 노출시킬 수 있다. 도 5a, 5b에 예시된 예시적인 실시예에서, 트렌치(510)는 트렌치 재료(115) 내에 이방성으로 에칭되어, 트렌치(510)의 최하부에서 기판(105)의 일부분을 노출시킨다. 일부 실시예들에서, 기판(105)의 노출된 부분은 리세스되어 에칭된다. 예시된 예에서, 양의 방향으로 경사진 측벽들을 가지는 리세스는 기판(105) 내에 에칭되는데, 이는 후속적으로 성장된 결정질 서브-핀 재료 내의 결정질 결함들(예를 들어, 전위(dislocation)들)의 트래핑을 추가로 향상시킬 수 있다. 트렌치 재료(115)는 실리콘 이산화물과 같은, 그러나 이에 제한되지 않는, 필드 격리 또는 얕은 트렌치 격리 재료로서 적합한 것으로 알려진 임의의 유전체 재료일 수 있다. 트렌치(510)의 디멘젼들이 달라질 수 있지만, 종횡비(z-깊이: y-디멘젼)는 유리하게는 적어도 2:1 및 더 유리하게는 3:1 또는 그 이상이다. 일부 실시예들에서, 트렌치(510)는 10과 200nm 사이의 CD를 가진다. 그러나, 트렌치 재료 z-두께 및 CD는 요구되는 트랜지스터 전류 반송 폭을 위해 선택되는 미리 결정된 핀 높이에 대해 작용가능한 종횡비를 유지하기 위해 필요한 경우 스케일링될 수 있다.
도 4로 돌아가면, 방법(401)은, 단결정질 서브-핀이 동작(410)에서 형성되는 트렌치의 최하부에서 노출되는 기판 표면으로부터 에피텍셜방식으로 성장되는 동작(420)에서 계속된다. 금속-유기 화학적 기상 증착(MOCVD), 분자 빔 에피텍시(MBE), 또는 수소 기상 에피텍시(HVPE)와 같은, 그러나 이에 제한되지 않는, 임의의 에피텍셜 성장 기법이 동작(410)에서 이용될 수 있다. 도 6a, 6b에 예시된 예시적인 실시예에서, 서브-핀 재료(110)는 기판 시딩 표면에 대해 선택적으로 에피텍셜방식으로 성장되어 트렌치(510)를 부분적으로 다시 채운다.
동작(430)(도 4)에서, 피드 기체들 및 다른 에피텍셜 프로세스 제어 파라미터들(예를 들어, 온도, 부분압들 등)이 변경되어 트렌치 내에 여전히 유지되는 서브-핀 표면으로부터 핀 재료를 에피텍셜방식으로 성장시킨다. 동작들(420 및 430)은 성장 파라미터들의 현장(in-situ) 변경과 함께 연속적 방식으로 수행될 수 있다. 중재 계면 재료가 헤테로-핀 구조체 내에 포함되는 추가적인 실시예들에서, 동작(420)은 임의의 알려진 기법에 따라 다수의 성장 파라미터/피드 기체 변경들을 더 포함할 수 있다. 에피텍셜 핀 성장 이후, 주변의 트렌치 재료는 핀 재료의 측벽들을 노출시키도록 요구되는 높이까지 리세스될 수 있다. 도 7a 및 7b에 예시되는 예시적인 실시예에서, 트렌치 재료(115)는 (예를 들어, 전반적 시간 에칭을 이용하여) 리세스 에칭된다. 트렌치 재료(115)의 리세스 에칭 동안 더 많은 또는 더 적은 헤테로-핀(103)이 노출될 수 있다. 예시적인 실시예에서, 트렌치 재료(115)는 상승된 소스/드레인 재성장을 위한 준비 시 서브-핀 재료(110)를 노출시키지 않고도 핀 재료(120)를 완전히 노출시킬만큼 충분히 리세스된다.
도 4로 돌아가면, 방법(401)은 게이트 스택 맨드릴이 핀 채널 영역 위에 형성되는 동작(440)에서 계속된다. 임의의 알려진 희생 게이트 구조체 및 제조 기법들이 동작(440)에서 사용될 수 있다. 일부 실시예들에서, 동작(440)은 유전체 퇴적 및 평탄화, 뿐만 아니라 유전체 내에 개구를 패터닝하여 핀 구조체를 노출시키는 것, 및 개구를 희생 게이트로 다시 채우는 것을 수반한다. 대안적인 실시예들에서, 희생 게이트 재료는 전반적 퇴적되어 게이트 맨드릴 스트라이프들 내로 패터닝된다. 도 8a 및 8b에 예시된 예에서, 희생 게이트 재료(870)(예를 들어, 폴리실리콘)를 포함하는 게이트 스택 맨드릴이 임의의 종래의 기법을 사용하여 핀 재료(120) 위에 형성된다. 희생 게이트 재료(870)는 핀 재료(120)의 적어도 2개의 측벽들 상에 형성되고, 트렌치 재료(115) 상에 랜딩한다. 스페이서 유전체(871)는 임의의 종래의 기법을 사용하여 또한 형성될 수 있다. 도 8b에 도시된 실시예에 대해, 희생 게이트 재료(870)는 서브-핀 재료(110)의 측벽들의 임의의 부분을 커버하는 것이 아니라, 그것은 얼마나 많은 트렌치 재료(115)가 리세스되느냐에 따를 수 있다. 게이트 맨드릴을 형성하는 것에 후속하여, 도핑된 영역들이 핀 재료(120)의 소스/드레인 단부들에서 형성된다. 일부 실시예들에서, 상승된 소스/드레인 영역이 핀 재료(120)에 대해 적합한 임의의 조성의 과다-도핑된(heavily-doped) 반도체를 퇴적시킴으로써 형성된다. 도 9a, 9b에 예시된 예시적인 실시예에서, 에피텍셜 프로세스가 사용되어 단결정질 상승된 소스/드레인 영역들(140)을 형성한다. 도 10a, 10b에 추가로 도시되는 바와 같이, 층간 유전체(ILD)(180)가 이후 상승된 소스/드레인 영역들(140) 위에 퇴적되고, 게이트 맨드릴을 이용하여 평탄화된다.
도 4로 돌아가면, 방법(401)은 게이트 맨드릴이 주변 유전체 재료에 대해 선택적으로 제거되어, 핀 재료 및 트렌치 재료를 노출시키는, 동작(450)에서 계속된다. 희생 게이트 재료(들)를 제거하기 위해 동작(450)에서 임의의 종래의 기법이 사용될 수 있다. 게이트 맨드릴 제거에 후속하여, 노출된 트렌치 재료가 추가로 리세스되어, 필요한 경우, 서브-핀 재료의 적어도 일부분을 노출시킬 수 있다. 도 11a, 11b에 추가로 예시되는 예에서, 트렌치 재료(115)가 리세스되어 서브-핀 재료(110)의 일부분을 노출시킨다. 이러한 리세스는 추출되는 게이트 맨드릴의 디멘젼들에 대해 자가-정렬된다.
노출된 서브-핀 재료는 노출된 핀 영역을 언더컷하도록 동작(460)(도 4)에서 측방으로 에칭된다. 서브-핀 에칭은 유리하게는 추출된 게이트 맨드릴의 디멘젼들에 대해 자가-정렬된다. 일부 실시예들에서, 핀 재료(120) 위의 서브-핀 재료(110)에 대한 선택성을 가지는 결정 에천트가 동작(460)에서 사용된다. 일부 실시예들에서, InGaAs 위의 InP에 대해 선택적인 화학 에천트(예를 들어, 염산/물 등)는 노출된 InGaAs 핀 재료를 언더컷하고, InP 서브-핀 재료 내에 하나 이상의 에칭 면들을 형성한다. 도 12a, 12b에 추가로 예시되는 바와 같이, 에천트는 핀 재료(120)를 측방으로 언더컷하여 리세스(1230)를 형성한다. 일부 실시예들에서, 에천트는 주변의 트렌치 재료(115) 아래에 서브-핀 재료(110)의 일부분을 추가로 리세스시킨다. 일부 실시예들에서, 에천트는 게이트 맨드릴의 길이(L3)보다 더 큰 서브-핀(110)의 길이를 추가로 측방으로 언더컷한다.
도 4로 돌아가면, 동작(470)에서, 언더컷 핀 재료가 서브-핀 격리 재료로 다시 채워진다. 본원의 다른 어느 곳에서나 기술되는 유전체 재료들 중 임의의 것이 동작(470)에서 퇴적될 수 있다. 일부 실시예들에서, 서브-핀 격리 재료의 조성은 트렌치 재료와는 달라서, 선택적 서브-핀 재료의 후속적인 선택적 리세스를 용이하게 한다. 일부 실시예들에서, 동작(470)은 ALD 또는 CVD에 의해 금속 산화물을 퇴적시키는 것을 수반한다. 일부 실시예들에서, 동작(470)은 CVD에 의해 실리콘 산화물을 퇴적시키는 것을 수반한다. 일부 실시예들에서, 동작(470)은 CVD 유전체 퇴적 및 리플로우 프로세스를 수반한다. 도 13a, 13b에 추가로 예시된 예에서, 서브-핀 격리 재료(130)는 리세스된 서브-핀 재료(110)를 완전히 다시 채우고, 층간 유전체(180) 위로 커버하는 높이로 평탄화된다.
방법(401)(도 4)은, 게이트 스택이 핀 재료의 적어도 2개의 측벽들 위에 형성되는 동작(480)으로 진행한다. 일부 실시예들에서, 동작(480)은 주변 층간 유전체에 대해 선택적으로 서브-핀 격리 유전체 재료를 리세스시켜 핀 재료의 요구되는 부분을 노출시키는 것을 수반한다. 도 14a 및 14b에 추가로 예시되는 예에서, 격리 재료(130)가 에칭되어 게이트 스택 리세스(1470)를 형성한다. 일부 실시예들에서, 격리 재료(130)는 점선(1471)까지 부분적으로만 리세스되어, 핀 재료(120)만을 노출시킨다. 대안적인 실시예들에서, 격리 재료(130)는 트렌치 재료(115) 상에서 중단하도록 알려진 임의의 이방성 에칭 프로세스를 이용하여 더 완전히 제거되어, 이에 의해 핀 재료(120)에 대해 자가-정렬되는 격리 재료(130)의 측벽들을 형성한다.
도 15a, 15b에 추가로 예시되는 바와 같이, 게이트 스택(170)은 리세스(1470) 내에 퇴적된다. 임의의 알려진 게이트 스택 재료들이 이용될 수 있지만, 일 예시적인 실시예에서, 게이트 유전체(172)는 9, 또는 그 이상의 벌크 상대적 유전 상수를 가지는 높은-k 재료이다. 게이트 전극(173)은 핀 재료(120)에 대해 적합한 일함수를 가지는 임의의 금속을 포함할 수 있다. 대체 게이트 응용예들에 대해 적합한 것으로 알려진 임의의 게이트 스택 다시 채움 프로세스가 수행될 수 있다. 리세스(1470)가 트렌치 재료(115) 상에서 중단되는 예시적인 실시예에서, 게이트 스택(170)은 서브-핀 격리 재료(130)의 통과되는 측벽들을 연장한다. 게이트 스택(170)이 서브-핀 격리 재료(130)에 대해 자가-정렬되기 때문에, 핀(120)의 채널 영역은 서브-핀 격리 재료(130)에 대해 자가-정렬된다. 게이트 스택(170)은 적어도, 격리 재료(130)가 게이트 스택(170)의 길이(L2)를 초과하는 측방 길이(L1)를 가지고, 서브-핀 재료(110)가 트렌치 재료(115) 아래로 리세스된다는 이유로, 서브-핀(110)에 중요하게 커플링하지 않아야 한다.
방법(401)(도 4)은 컨택 금속화물이 핀의 소스/드레인 단부들 상에 퇴적되는 동작(490)에서 트랜지스터 제조를 완료한다. 동작(490)은 도 16a, 16b에 예시된 바와 같이, 예를 들어, 상승된 소스/드레인 영역들(140) 상에 컨택 금속화물(150)을 형성하기 위해, 임의의 종래의 금속화 프로세스들을 수반할 수 있다. 임의의 종래의 백엔드 인터커넥트 금속화가 이후 사용되어 전술된 국한된 서브-핀 격리를 가지는 비-실리콘 트랜지스터를 포함하는 SOC 집적 회로를 형성할 수 있다.
도 17은 본 발명의 실시예들에 따른, 국한된 서브-핀 격리를 가지는 트랜지스터를 포함하는 SoC를 사용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시한다. 서버 머신(1706)은 예를 들어, 예시적인 실시예에서 패키지화된 모놀리식 SoC(1750)를 포함하는, 랙 내에 배치되며 전자 데이터 프로세싱을 위해 함께 네트워킹되는 임의의 개수의 고성능 컴퓨팅 플랫폼들을 포함하는, 임의의 상업용 서버일 수 있다. 모바일 컴퓨팅 플랫폼(1705)은 전자 데이터 디스플레이, 전자 데이터 프로세싱, 무선 전자 데이터 전송 등의 각각에 대해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1705)은 태블릿, 스마트 폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 디스플레이 스크린(예를 들어, 용량성, 유도성, 저항성, 또는 광학 터치 스크린), 칩-레벨 또는 패키지-레벨 통합 시스템(1710), 및 배터리(1715)를 포함할 수 있다.
확대도(1720)에 예시된 통합 시스템(1710) 내에 배치되든, 또는 서버 머신(1706) 내의 독립형 패키지화된 칩으로서든 간에, 패키지화된 모놀리식 SoC(1750)는, 예를 들어, 본원의 다른 어느 곳에서 기술된 바와 같이, 메모리 블록(예를 들어, RAM), 국한된 격리 재료 위에 배치되는 채널 영역을 가지는 적어도 하나의 비-실리콘 채널형 FET(예를 들어, III-V 채널형 FET)를 포함하는 프로세서 블록(예를 들어, 마이크로프로세서, 멀티-코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 모놀리식 SoC(1750)는 전력 관리 집적 회로(PMIC)(1730), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RF(무선) 집적 회로(RFIC)(1725)(예를 들어, 디지털 베이스밴드 및 아날로그 프론트 엔드 모듈이 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함하는 것을 포함함), 및 제어기(1735) 중 하나 이상과 함께, 보드, 기판, 또는 인터포저(interposer)(1760)에 추가로 커플링될 수 있다.
기능적으로, PMIC(1730)는 배터리 전력 레귤레이션, DC-대-DC 변환 등을 수행할 수 있고, 따라서 배터리(1715)에 그리고 다른 기능 모듈들에 전류 서플라이를 제공하는 출력을 가지는 입력을 가진다. 추가로 예시되는 바와 같이, 예시적인 실시예에서, RFIC(1725)는, Wi-Fi (IEEE 802.11 계열), WiMAX (IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션 (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물, 뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현하도록 안테나(미도시됨)에 커플링되는 출력을 가진다. 대안적인 구현예들에서, 이러한 보드-레벨 모듈들 각각은 별도의 IC들 상에 집적되거나 또는 모놀리식 SoC(1750) 내에 집적될 수 있다.
도 18은 본 발명의 실시예에 따른, 전자 컴퓨팅 디바이스의 기능 블록도이다. 컴퓨팅 디바이스(1800)는 예를 들어, 플랫폼(1705) 또는 서버 머신(1706) 내에서 발견될 수 있다. 디바이스(1800)는 본 발명의 실시예들에 따른, 국한된 격리 재료 위에 배치되는 적어도 하나의 비-실리콘(예를 들어, III-V) 채널형 FET를 추가로 포함할 수 있는, 프로세서(1804)(예를 들어, 응용 프로세서)와 같은, 그러나 이에 제한되지 않는, 다수의 컴포넌트들을 호스팅하는 마더보드(1802)를 더 포함한다. 프로세서(1804)는 마더보드(1802)에 물리적으로 그리고/또는 전기적으로 커플링될 수 있다. 일부 예들에서, 프로세서(1804)는 프로세서(1804) 내에 패키지화되는 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 추가로 저장될 수 있는 다른 전자 데이터로 변환시키는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(1806)은 또한 마더보드(1802)에 물리적으로 그리고/또는 전기적으로 커플링될 수 있다. 추가적인 구현예들에서, 통신 칩들(1806)은 프로세서(1804)의 일부분일 수 있다. 그것의 응용예들에 따라, 컴퓨팅 디바이스(1800)는 마더보드(1802)에 물리적으로 그리고 전기적으로 커플링될 수 있거나 커플링되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비-휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 솔리드-스테이트 드라이브(SSD), 콤팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등) 등을 포함할 수 있지만, 이에 제한되지 않는다.
통신 칩들(1806)은 컴퓨팅 디바이스(1800)로의 그리고 컴퓨팅 디바이스(1800)로부터의 데이터의 전달을 위한 무선 통신들을 가능하게 할 수 있다. 용어 "무선" 및 그 파생어들은 비-솔리드 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 그 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않음을 내포하지는 않지만, 일부 실시예들에서 이들은 그렇지 않을 수도 있다. 통신 칩들(1806)은 본원의 다른 어느 곳에서나 기술되는 것을 포함하지만, 이에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 논의되는 바와 같이, 컴퓨팅 디바이스(1800)는 복수의 통신 칩들(1806)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은, 더 단거리의 무선 통신들에 전용일 수 있고, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 보다 장거리의 무선 통신들에 전용될 수 있다.
본원에 설명되는 특정 특징들이 다양한 구현예들에 관해 기술되지만, 이는 제한적 의미로 해석되도록 의도되지는 않는다. 따라서, 본원에 기술되는 구현예들의 다양한 수정들, 뿐만 아니라, 본 개시내용이 관련된 기술분야의 통상의 기술자에게 명백한 다른 구현예들이 본 개시내용의 사상 및 범위 내에 있는 것으로 간주된다.
발명이 그렇게 기술된 실시예들에 제한되는 것이 아니라, 첨부된 청구항들의 범위로부터 벗어나지 않고 수정 및 변형들을 이용하여 구현될 수 있다는 것이 인지될 것이다. 예를 들어, 위의 실시예들은 하기에 추가로 제공되는 바와 같은 특징들의 특정 조합들을 포함할 수 있다.
하나 이상의 제1 실시예에서, 전계 효과 트랜지스터(FET)는 제2 결정질 재료의 기판 위에 배치되는 제1 결정질 재료, 및 결정질 재료의 적어도 일부분을 통해 연장하는 비정질 서브-핀 격리 재료를 포함하는 서브-핀 구조체를 포함한다. FET는 제3 결정질 재료를 포함하고, 채널 영역의 반대측들 상에 소스/드레인 단부들의 쌍을 포함하는 핀 구조체를 더 포함하고, 핀 구조체는 서브-핀 격리 재료에 의해 제1 결정질 재료로부터 분리되는 채널 영역을 가지는 서브-핀 구조체로부터 연장한다. FET는 채널 위에 배치되는 게이트 전극 스택, 및 핀 구조체의 소스/드레인 단부들의 쌍에 커플링되는 소스/드레인 컨택들의 쌍을 더 포함한다.
제1 실시예들 중 적어도 일부에 대해, 서브-핀 격리 재료는 게이트 전극 스택이 배치되는 채널 영역의 길이보다 더 큰 핀 구조체의 소스-드레인 길이에 대해 평행한 측방 디멘젼을 가진다.
바로 위의 제1 실시예들 중 적어도 일부에 대해, 서브-핀 격리 재료는 제1 결정질 재료 내의 하나 이상의 결정면들에 의해 정의되는 서브-핀 내의 리세스를 점유한다.
제1 실시예들 중 적어도 일부에 대해, 서브-핀 구조체는 기판의 표면 상에 배치되고 기판 위에 배치되는 유전체 트렌치 재료에 의해 둘러싸이는 제1 결정질 재료의 핀을 포함한다. 서브-핀 격리 재료는 핀의 폭과 동일한 핀의 최장 길이에 대해 직교하는 제1 측방 디멘젼, 및 채널 영역 위에 배치되는 게이트 전극 스택의 길이와 적어도 동일한 핀의 최장 길이에 대해 평행한 제2 측방 디멘젼을 가진다.
제1 실시예들 중 적어도 일부에 대해, 서브-핀 구조체는 기판의 표면 상에 배치되고 기판 위에 배치되는 유전체 트렌치 재료에 의해 둘러싸이는 제1 결정질 재료의 핀을 포함한다. 서브-핀 격리 재료는 핀의 폭보다 더 큰 핀의 최장 길이에 대해 직교하는 제1 측방 디멘젼을 가지고, 서브-핀 격리 재료의 일부분은 트렌치 재료 내에 내장되는 핀의 반대 측벽들 모두를 넘어 연장한다. 게이트 전극 스택은 핀 구조체의 폭보다 더 큰 핀 구조체의 최장 길이에 대해 직교하는 제2 측방 디멘젼을 가지고, 게이트 전극 스택의 일부분은 서브-핀 격리 재료 위에 배치된다. 제1 및 제2 측방 디멘젼들은 트렌치 재료와 인터페이싱하는 서브-핀 격리 재료의 에지들과 정렬되는 서브-핀 격리 재료 위에 배치되는 게이트 전극 스택의 일부분의 에지들과 동일하다.
바로 위의 제1 실시예들 중 적어도 일부에서, 서브-핀 격리 재료는 핀의 측벽들을 넘어 연장하는 영역 내에서보다 핀 아래의 영역 내에서 더 큰 두께를 가진다.
제1 실시예들 중 적어도 일부에서, 서브-핀 격리 재료는 제3 결정질 재료와 접촉하는 게이트 유전체 재료를 더 포함한다.
제1 실시예들 중 적어도 일부에서, 핀 구조체는 제3 및 제1 결정질 재료들 사이에 배치되는 제4 결정질 재료를 더 포함한다. 제4 결정질 재료는 소스/드레인 단부들에서 제1 결정질 재료와 접촉하고, 채널 영역에서 서브-핀 격리 재료와 접촉한다.
제1 실시예들 중 적어도 일부에서, 제1 결정질 재료는 제1 III-V 재료이고, 제2 결정질 재료는 실리콘이고, 제3 결정질 재료는 제2 III-V 재료이다. 서브-핀 구조체는 기판 실리콘의 표면 상에 배치되고, 기판 실리콘 위에 배치되는 유전체 트렌치 재료를 통해 연장하는 트렌치 내에 배치되는 제1 결정질 재료의 핀을 포함한다. 서브-핀 격리 재료는 트렌치 재료 내에 내장된다.
제1 실시예들 중 적어도 일부에서, 트랜지스터는 컨택 금속화물과 접촉하며 소스/드레인 단부들에서 핀 구조체의 하나 이상의 측벽들 상에 배치되는 상승된 도핑된 소스/드레인 재료를 더 포함한다.
제1 실시예들 중 적어도 일부에서, 제1 결정질 재료는 GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, 또는 InGaP 중 제1 재료를 포함하고, 제2 결정질 재료는 Si이고, 제3 결정질 재료는 GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, 또는 InGaP 중 제2 재료를 포함하고, 서브-핀 격리 재료는 금속 산화물, 실리콘 산화물, 및 폴리머 유전체로 구성되는 그룹으로부터 선택되는 유전체이다.
하나 이상의 제2 실시예들에서, 마이크로전자 디바이스는 결정질 실리콘 기판 위에 배치되는 복수의 결정질 서브-핀 구조체들을 포함하고, 각각의 서브-핀 구조체는 제1 III-V 재료의 핀을 포함한다. 마이크로전자 디바이스는 서브-핀 구조체들과 정렬되는 복수의 결정질 핀 구조체들을 포함하고, 각각의 핀 구조체는 제2 III-V 재료를 포함하고, 채널 영역의 반대측들 상에 소스/드레인 단부들의 쌍을 포함하고, 하나의 핀 구조체의 제2 III-V 재료는 소스/드레인 단부들에서 하나의 서브-핀 구조체의 제1 III-V 재료와 접촉한다. 마이크로전자 디바이스는 복수의 서브-핀 구조체들 및 핀 구조체들과 교차하는 비정질 서브-핀 격리 재료 스트라이프를 포함하고, 서브-핀 격리 재료 스트라이프는 채널 영역들에서 제1 III-V 재료로부터 각각의 핀 구조체의 제2 III-V 재료를 분리시킨다. 마이크로전자 디바이스는 서브-핀 격리 재료 스트라이프 위에 배치되고, 서브-핀 격리 재료 스트라이프와 정렬되는 게이트 전극 스택 스트라이프를 더 포함하고, 게이트 전극 스택은 적어도 게이트 유전체 재료 및 위에 놓이는 게이트 금속을 포함하고, 게이트 전극 스택 스트라이프는 채널 영역 위에 배치되고, 핀 구조체들의 각각의 적어도 2개의 측벽들과 접촉한다. 마이크로전자 디바이스는 게이트 전극 스택 스트라이프의 반대 측들 상에 배치되고, 소스/드레인 단부들 중 하나 이상에 커플링되는 소스/드레인 금속화물을 더 포함한다.
제2 실시예들 중 적어도 일부에서, 서브-핀 격리 재료 스트라이프는 서브-핀 격리 재료 스트라이프가 핀 구조체에 교차하는 영역 내에서 실리콘 기판에 접촉하고, 서브-핀 격리 재료 스트라이프는 복수의 결정질 서브-핀 구조체들의 쌍들을 분리시킨다.
제2 실시예들 중 적어도 일부에서, 핀 구조체는 제2 III-V 재료 위에 배치되는 제3 III-V 재료를 더 포함하고, 게이트 전극 스택은 채널 영역을 가지는 제3 III-V 재료의 적어도 2개의 측벽들과 접촉한다.
하나 이상의 제3 실시예들에서, 전계 효과 트랜지스터를 형성하는 방법은 제2 III-V 재료를 포함하는 결정질 서브-핀 상에 배치되는 제1 III-V 재료를 포함하는 결정질 핀을 수용하는 것을 포함한다. 방법은 서브-핀의 폭을 제거하여 핀의 채널 영역 내의 핀을 언더컷하는 것을 포함한다. 방법은 서브-핀 격리 재료를 가지고 언더컷된 핀 채널 영역을 다시 채우는 것을 포함한다. 방법은 핀의 채널 영역 위에 게이트 스택을 형성하는 것을 포함한다. 방법은 핀의 소스/드레인 단부들에 커플링되는 컨택 금속화물을 형성하는 것을 포함한다.
제3 실시예들 중 적어도 일부에서, 방법은 트렌치 재료 내에 트렌치를 형성하는 것 ― 트렌치는 결정질 기판 표면을 노출시킴 ―, 트렌치 내의 노출된 기판 표면 상에 결정질 서브-핀을 헤테로에피텍셜방식으로 성장시키는 것, 및 트렌치 내의 서브-핀 표면 상에 결정질 핀을 헤테로에피텍셜방식으로 성장시키는 것을 더 포함한다.
제3 실시예들 중 적어도 일부에서, 서브-핀의 폭을 제거하여 핀의 채널 영역 내에 핀을 언더컷하는 것은, 핀의 채널 영역 위에 게이트 스택 맨드릴을 그리고 핀의 소스/드레인 단부들 위에 마스크 재료를 형성하는 것, 마스크 재료를 유지하면서 게이트 스택 맨드릴을 제거하는 것, 소스/드레인 단부들이 마스크 재료에 의해 보호되는 동안 서브-핀을 등방적으로 에칭시키는 것을 더 포함한다.
바로 위의 제3 실시예들 중 적어도 일부에서, 게이트 스택 맨드릴을 형성하는 것은 서브-핀의 측벽의 적어도 일부분 및 핀 양쪽의 측벽 위에 맨드릴 재료를 퇴적시키는 것을 더 포함한다.
제3 실시예들 중 적어도 일부에서, 서브-핀을 등방적으로 에칭시키는 것은 결정 에천트에 서브-핀을 노출시킴으로써 서브-핀 내에 에칭면들을 형성하는 것을 더 포함한다.
위의 제3 실시예들 중 적어도 일부에서, 언더컷된 핀 채널 영역을 서브-핀 격리 재료로 다시 채우는 것은, 폴리머 유전체를 스핀온시키는 것, 원자층 퇴적 프로세스를 이용하여 금속 산화물을 퇴적시키는 것, 또는 화학적 기상 증착 및 리플로우 프로세스를 이용하여 실리콘 산화물을 퇴적시키는 것 중 적어도 하나를 더 포함한다.
위의 제3 실시예들 중 적어도 일부에서, 핀의 채널 영역 위에 게이트 스택을 형성하는 것은 서브-핀 격리 재료를 평탄화시키는 것, 소스/드레인 단부들이 마스크 재료에 의해 보호되는 동안 서브-핀 격리 재료를 리세스시켜 핀의 측벽들을 노출시키는 것, 리세스된 서브-핀 격리 재료 위에 그리고 노출된 핀 측벽들 위에 게이트 유전체 재료 및 게이트 금속을 퇴적시키는 것, 및 마스크 재료를 이용하여 게이트 금속을 평탄화시키는 것을 더 포함한다.
그러나, 위의 실시예들은 이러한 견지에서 제한되지 않으며, 다양한 구현예들에서, 위의 실시예들은 이러한 특징들의 서브세트만을 맡는 것, 이러한 특징들의 상이한 순서를 맡는 것, 이러한 특징들의 상이한 조합을 맡는 것, 및/또는 명백하게 열거된 특징들이 아닌 추가적인 특징들을 맡는 것을 포함할 수 있다. 따라서, 발명의 범위는, 첨부되는 청구항들에 관해, 이러한 청구항들에 부여되는 등가물들의 전체 범위와 함께 결정되어야 한다.

Claims (21)

  1. 전계 효과 트랜지스터(FET)로서,
    제2 결정질 재료의 기판 위에 배치되는 제1 결정질 재료, 및 결정질 재료의 적어도 일부분을 통해 연장하는 비정질 서브-핀 격리 재료를 포함하는 서브-핀 구조체;
    제3 결정질 재료를 포함하고, 채널 영역의 반대측들 상에 소스/드레인 단부들의 쌍을 포함하는 핀 구조체 ― 상기 핀 구조체는 상기 서브-핀 격리 재료에 의해 상기 제1 결정질 재료로부터 분리되는 채널 영역을 가지는 상기 서브-핀 구조체로부터 연장함 ― ;
    상기 채널 영역 위에 배치되는 게이트 전극 스택; 및
    상기 핀 구조체의 상기 소스/드레인 단부들의 쌍에 커플링되는 소스/드레인 콘택트들의 쌍
    을 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 서브-핀 격리 재료는 상기 게이트 전극 스택이 위에 배치되는 채널 영역의 길이보다 더 큰 상기 핀 구조체의 소스-드레인 길이에 대해 평행한 측방 디멘젼을 가지는 트랜지스터.
  3. 제2항에 있어서,
    상기 서브-핀 격리 재료는 상기 제1 결정질 재료 내의 하나 이상의 결정면(crystallographic facet)들에 의해 정의되는 상기 서브-핀 내의 리세스를 점유하는 트랜지스터.
  4. 제1항에 있어서,
    상기 서브-핀 구조체는, 상기 기판의 표면 상에 배치되고, 상기 기판 위에 배치되는 유전체 트렌치 재료에 의해 둘러싸이는 상기 제1 결정질 재료의 핀을 포함하고;
    상기 서브-핀 격리 재료는 상기 핀의 폭과 동일한 상기 핀의 최장 길이에 대해 직교하는 제1 측방 디멘젼, 및 상기 채널 영역 위에 배치되는 상기 게이트 전극 스택의 길이와 적어도 동일한 핀의 최장 길이와 평행한 제2 측방 디멘젼을 가지는 트랜지스터.
  5. 제1항에 있어서,
    상기 서브-핀 구조체는, 상기 기판의 표면 상에 배치되고, 상기 기판 위에 배치되는 유전체 트렌치 재료에 의해 둘러싸이는 상기 제1 결정질 재료의 핀을 포함하고;
    상기 서브-핀 격리 재료는 상기 핀의 폭보다 더 큰 상기 핀의 최장 길이에 대해 직교하는 제1 측방 디멘젼을 가지고, 상기 서브-핀 격리 재료의 일부분은 상기 트렌치 재료 내에 내장되는 핀의 반대 측벽들 모두를 넘어 연장하고;
    상기 게이트 전극 스택은 상기 핀 구조체의 폭보다 더 큰 핀 구조체의 최장 길이에 대해 직교하는 제2 측방 디멘젼을 가지고, 게이트 전극 스택의 일부분은 상기 서브-핀 격리 재료 위에 배치되고;
    상기 제1 및 제2 측방 디멘젼들은 상기 트렌치 재료와 인터페이싱하는 상기 서브-핀 격리 재료의 에지들과 정렬되는 서브-핀 격리 재료 위에 배치되는 게이트 전극 스택의 일부분의 에지들과 동일한 트랜지스터.
  6. 제5항에 있어서,
    상기 서브-핀 격리 재료는 상기 핀의 측벽들을 넘어 연장하는 영역에서보다 상기 핀 아래의 영역 내에서 더 큰 두께를 가지는 트랜지스터.
  7. 제1항에 있어서,
    상기 서브-핀 격리 재료는 상기 제3 결정질 재료와 접촉하는 게이트 유전체 재료를 더 포함하는 트랜지스터.
  8. 제1항에 있어서,
    상기 핀 구조체는 상기 제3 결정질 재료와 제1 결정질 재료 사이에 배치되는 제4 결정질 재료를 더 포함하고;
    상기 제4 결정질 재료는 상기 소스/드레인 단부들에서 제1 결정질 재료와 접촉하고, 상기 채널 영역에서 상기 서브-핀 격리 재료와 접촉하는 트랜지스터.
  9. 제1항에 있어서,
    상기 제1 결정질 재료는 제1 III-V 재료이고;
    상기 제2 결정질 재료는 실리콘이고;
    상기 제3 결정질 재료는 제2 III-V 재료이고;
    상기 서브-핀 구조체는, 상기 기판 실리콘의 표면 상에 배치되고, 상기 기판 실리콘 위에 배치되는 유전체 트렌치 재료를 통해 연장하는 트렌치 내에 배치되는 제1 결정질 재료의 핀을 포함하고;
    상기 서브-핀 격리 재료는 상기 트렌치 재료 내에 내장되는 트랜지스터.
  10. 제1항에 있어서,
    상기 컨택 금속화물과 접촉하고, 상기 소스/드레인 단부들에서 상기 핀 구조체의 하나 이상의 측벽들 상에 배치되는 상승된 도핑된 소스/드레인 재료를 더 포함하는 트랜지스터.
  11. 제1항에 있어서,
    상기 제1 결정질 재료는 GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, 또는 InGaP 중 제1 재료를 포함하고;
    상기 제2 결정질 재료는 Si이고;
    상기 제3 결정질 재료는 GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, 또는 InGaP 중 제2 재료를 포함하고;
    상기 서브-핀 격리 재료는 금속 산화물, 실리콘 산화물, 및 폴리머 유전체로 구성된 그룹으로부터 선택되는 유전체인 트랜지스터.
  12. 마이크로전자 디바이스로서,
    결정질 실리콘 기판 위에 배치되는 복수의 결정질 서브-핀 구조체들 ― 각각의 서브-핀 구조체는 제1 III-V 재료의 핀을 포함함 ― ;
    상기 서브-핀 구조체들과 정렬되는 복수의 결정질 핀 구조체들 ― 각각의 핀 구조체는 제2 III-V 재료를 포함하고, 채널 영역의 반대 측들 상에 소스/드레인 단부들의 쌍을 포함하고, 하나의 핀 구조체의 제2 III-V 재료는 상기 소스/드레인 단부들에서 하나의 서브-핀 구조체의 제1 III-V 재료와 접촉함 ― ;
    복수의 서브-핀 구조체들 및 핀 구조체들에 교차하는 비정질 서브-핀 격리 재료 스트라이프 ― 상기 서브-핀 격리 재료 스트라이프는 상기 채널 영역들에서 상기 제1 III-V 재료로부터 각각의 핀 구조체의 제2 III-V 재료를 분리시킴 ― ;
    상기 서브-핀 격리 재료 스트라이프 위에 배치되고, 상기 서브-핀 격리 재료 스트라이프와 정렬되는 게이트 전극 스택 스트라이프 ― 상기 게이트 전극 스택은 적어도 게이트 유전체 재료 및 위에 놓이는(overlying) 게이트 금속을 포함하고, 상기 게이트 전극 스택 스트라이프는 상기 채널 영역 위에 배치되고 상기 핀 구조체들 각각의 적어도 2개의 측벽들과 접촉함 ― ; 및
    상기 게이트 전극 스택 스트라이프의 반대 측들 상에 배치되고, 상기 소스/드레인 단부들 중 하나 이상에 커플링되는 소스/드레인 금속화물
    을 포함하는 디바이스.
  13. 제12항에 있어서,
    서브-핀 격리 재료 스트라이프는 상기 서브-핀 격리 재료 스트라이프가 상기 핀 구조체에 교차하는 영역 내에서 상기 실리콘 기판과 접촉하고, 상기 서브-핀 격리 재료 스트라이프는 상기 복수의 결정질 서브-핀 구조체들의 쌍들을 분리시키는 디바이스.
  14. 제12항에 있어서,
    상기 핀 구조체는 상기 제2 III-V 재료 위에 배치되는 제3 III-V 재료를 더 포함하고, 상기 게이트 전극 스택은 상기 채널 영역을 가지는 제3 III-V 재료의 적어도 2개의 측벽들과 접촉하는 디바이스.
  15. 전계 효과 트랜지스터를 형성하는 방법으로서,
    제2 III-V 재료를 포함하는 결정질 서브-핀 상에 배치되는 제1 III-V 재료를 포함하는 결정질 핀을 수용하는 단계;
    상기 서브-핀의 폭을 제거하여 상기 핀의 채널 영역 내의 상기 핀을 언더컷(undercut)하는 단계;
    서브-핀 격리 재료로 상기 언더컷된 핀 채널 영역을 다시 채우는 단계;
    상기 핀의 상기 채널 영역 위에 게이트 스택을 형성하는 단계; 및
    상기 핀의 소스/드레인 단부들에 커플링되는 컨택 금속화물을 형성하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    트렌치 재료 내에 트렌치를 형성하는 단계 ― 상기 트렌치는 결정질 기판 표면을 노출시킴 ―;
    상기 트렌치 내의 노출된 기판 표면 상에 상기 결정질 서브-핀을 헤테로에피텍셜방식으로(heteroepitaxially) 성장시키는 단계; 및
    상기 트렌치 내의 서브-핀 표면 상에 상기 결정질 핀을 헤테로에피텍셜방식으로 성장시키는 단계
    를 더 포함하는 방법.
  17. 제15항에 있어서,
    상기 서브-핀의 폭을 제거하여 상기 핀의 채널 영역 내의 상기 핀을 언더컷하는 단계는:
    상기 핀의 채널 영역 위에 게이트 스택 맨드릴(gate stack mandrel)을 그리고 상기 핀의 소스/드레인 단부들 위에 마스크 재료를 형성하는 단계;
    상기 마스크 재료를 유지하면서 상기 게이트 스택 맨드릴을 제거하는 단계; 및
    상기 소스/드레인 단부들이 상기 마스크 재료에 의해 보호되는 동안 상기 서브-핀을 등방적으로 에칭시키는 단계
    를 더 포함하는 방법.
  18. 제17항에 있어서,
    상기 게이트 스택 맨드릴을 형성하는 단계는:
    상기 서브-핀의 측벽의 적어도 일부분 및 상기 핀 양쪽의 측벽 위에 맨드릴 재료를 퇴적시키는 단계를 더 포함하는 방법.
  19. 제17항에 있어서,
    상기 서브-핀을 등방적으로 에칭시키는 단계는 상기 서브-핀을 결정 에천트에 노출시킴으로써 상기 서브-핀 내에 에칭 면들을 형성하는 단계를 더 포함하는 방법.
  20. 제16항에 있어서,
    상기 언더컷된 핀 채널 영역을 상기 서브-핀 격리 재료로 다시 채우는 단계는:
    폴리머 유전체를 스핀온(spinning on)시키는 단계;
    원자층 퇴적 프로세스를 이용하여 금속 산화물을 퇴적시키는 단계; 또는
    화학적 기상 증착 및 리플로우 프로세스를 이용하여 실리콘 산화물을 퇴적시키는 단계
    중 적어도 하나를 더 포함하는 방법.
  21. 제15항에 있어서,
    상기 핀의 채널 영역 위에 게이트 스택을 형성하는 단계는:
    서브-핀 격리 재료를 평탄화시키는 단계;
    상기 소스/드레인 단부들이 마스크 재료에 의해 보호되는 동안 상기 서브-핀 격리 재료를 리세스시켜 상기 핀의 측벽들을 노출시키는 단계;
    상기 리세스된 서브-핀 격리 재료 위에 그리고 상기 노출된 핀 측벽들 위에 상기 게이트 유전체 재료 및 상기 게이트 금속을 퇴적시키는 단계; 및
    상기 마스크 재료를 이용하여 상기 게이트 금속을 평탄화시키는 단계
    를 더 포함하는 방법.
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