JP2015156454A - 電界効果トランジスタ - Google Patents

Abstract

【課題】窒化物半導体よりなる電界効果トランジスタのゲートリーク電流を低減し、オフ耐圧を向上させる。【解決手段】基板１０１の主面上に、チャネル層１０２、第一電子障壁層１０３、第二電子障壁層１０４、Ｉｎ0.18Ａｌ0.82Ｎからなる第三電子障壁層１０５、ＭｇをドーピングしたＩｎ0.18Ａｌ0.82Ｎからなる第四電子障壁層１０６が形成され、ソース電極１０８およびドレイン電極１０９、ゲート電極１１０が第四電子障壁層１０６の上に形成されている。ここで、第四電子障壁層１０６のＭｇ濃度は、層内のドナーを十分に自己補償する濃度である。【選択図】図２

Description

本開示は、大電流・高耐圧用途に用いられる半導体素子に関するものである。

ＩＩＩ族窒化物半導体は、シリコン（Ｓｉ）などの従来の半導体よりもバンドギャップ及び絶縁破壊電界が大きく、大電流・高耐圧ヘテロ接合型電界効果トランジスタ（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）の材料として有望である。

そして、さらなる大電流化のために、窒化アルミニウムガリウム（Ａｌ_xＧａ_1-xＮ（０≦ｘ≦１））電子障壁層、及び、窒化ガリウム（ＧａＮ）チャネル層に例示されるヘテロ接合界面で発生する２次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｔｉｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）のキャリア密度をさらに増大することが期待されている。例えば、電子障壁層の自発分極を増大させることでキャリア密度を増やすことができる。

そこで、ＧａＮと格子整合させることができ、かつ、組成の調節によりＡｌＧａＮを用いた場合よりも自発分極を大きくできる窒化インジウムアルミニウムガリウム（Ｉｎ_xＡｌ_yＧａ_1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１））がＩＩＩ族窒化物ＨＦＥＴの電子障壁層として用いられている（特許文献１）。

以下、特に組成を特定しない限り、３元混晶であるＩｎ_xＧａ_1-xＮ（０＜ｘ＜１）をＩｎＧａＮ、Ａｌ_yＧａ_1-yＮ（０＜ｙ＜１）をＡｌＧａＮ、Ｉｎ_zＡｌ_1-zＮ（０＜ｚ＜１）をＩｎＡｌＮと略記し、４元混晶であるＩｎ_xＡｌ_yＧａ_1-x-yＮ（０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）をＩｎＡｌＧａＮと略記する。

特開２００７−１５８１４３号公報

しかしながら、ＩｎＡｌＧａＮ電子障壁層を用いると、ＡｌＧａＮ電子障壁層を用いた場合と比べて著しくリーク電流が増大し、オフ耐圧が低下するという課題が発生する。ＩｎＡｌＧａＮ層を用いたことによるキャリア密度の増加を加味しても非常にオフ耐圧が低いことから、ＩｎＡｌＧａＮ層の結晶性が悪くなることで、電子障壁層がｎ型化していることが上記課題の主な原因と推定される。

ＩｎＡｌＧａＮ電子障壁層の結晶成長時、蒸気圧の高いＩｎを取り込みやすくするため、ＡｌＧａＮ電子障壁層よりも１００℃程度結晶成長温度を低くする必要がある。しかしながら、結晶成長温度が低いとＩＩＩ族窒化物半導体を構成する原子が結晶表面を十分にマイグレーションしなくなるため、結晶欠陥が生成されやすくなる。この場合、結晶欠陥の中でも特に窒素空孔が形成されているものと考えられる。窒素空孔はＩＩＩ族窒化物半導体においてドナーとして働くため、ドーピングを行わなくても結晶がｎ型化する。

本発明は上記の課題を解決するためになされたもので、大電流かつオフ耐圧が高く、且つゲートリーク電流が少ないＩＩＩ族電界効果トランジスタを提供することを目的とする。

上記課題を解決するために本発明の電界効果トランジスタは、基板と、基板の上に配置された、第１の窒化物半導体よりなるチャネル層と、チャネル層の上に形成された電子供給層と、電子供給層の上に形成されたソース電極、ゲート電極およびドレイン電極と、を有し、電子供給層は、第１の窒化物半導体よりもバンドギャップが大きい第２の窒化物半導体よりなる層と、第２の窒化物半導体よりなる層の上に形成された、Ｉｎを含有し、かつ第１の窒化物半導体よりもバンドギャップが大きい第３の窒化物半導体よりなる層と、を有し、第３の窒化物半導体よりなる層は、アクセプタ性不純物が添加されてドナーが補償されているものである。

この構成により、第３の窒化物半導体よりなる層がＩｎを含有し、アクセプタ性不純物が添加されてドナーが補償されていることにより、オフ耐圧が増加し、かつリーク電流が低減する。

本発明の電界効果トランジスタは、さらに第２の第２の窒化物半導体は、Ｉｎを含有することが好ましい。この好ましい構成によれば、その下にあるチャネル層に対し自発分極によるキャリアをチャネル層により多く供給することができ、より多くの電流を流すことができる。

本発明の電界効果トランジスタは、さらに第２の窒化物半導体層と第３の窒化物半導体層とは同一組成であることが好ましい。この好ましい構成によれば、オフ耐圧と大電流化を両立できる。

本発明の電界効果トランジスタは、第３の窒化物半導体よりなる層の不純物濃度は、第２の窒化物半導体よりなる層の不純物濃度より大きいことが好ましい。

本発明の電界効果トランジスタは、さらに電子供給層は、第２の窒化物半導体よりなる層よりもチャネル層に近い位置に、第２の窒化物半導体よりバンドギャップが大きい第４の窒化物半導体よりなる層を有することが好ましい。

本発明の電界効果トランジスタは、さらに第４の窒化物半導体のバンドギャップは、第３の窒化物半導体のバンドギャップよりも大きいことが好ましい。

本発明の電界効果トランジスタは、さらに電子供給層は、第２の窒化物半導体よりなる層と第４の窒化物半導体よりなる層との間に配置された第５の窒化物半導体よりなる層を備え、第５の窒化物半導体のバンドギャップは、第４の窒化物半導体のバンドギャップよりも小さいことが好ましい。

本発明の電界効果トランジスタは、さらに第５の窒化物半導体よりなる層のＩｎ組成は、第２の窒化物半導体よりなる層のＩｎ組成よりも小さいことが好ましい。この好ましい構成によれば、ＩｎＡｌＧａＮ合金散乱の抑制がなされ移動度の向上によりシート抵抗が低減できる。

本発明の電界効果トランジスタは、さらに第３の窒化物半導体よりなる層のアクセプタ性不純物の濃度は、５×１０¹⁸ｃｍ^-3以上５×１０¹⁹ｃｍ^-3以下であることが好ましい。この好ましい構成によれば、第３の窒化物半導体よりなる層のドナーを十分に補償することができる。

本発明の電界効果トランジスタは、さらに電子供給層は、第３の窒化物半導体よりなる層から第４の窒化物半導体よりなる層に達するリセス部が設けられ、リセス部の底部にゲート電極が形成されたことが好ましい。この好ましい構成によれば、電界効果トランジスタのしきい値電圧の制御が可能となる。

本発明の電界効果トランジスタは、さらにチャネル層とゲート電極との間に絶縁層を有することが好ましい。この好ましい構成によれば、ゲートリーク電流を少なく、大電流かつオフ耐圧を高くできる。

本発明に係る電界効果トランジスタによれば、電子供給層におけるドナー不純物が補償され、それにより大電流かつオフ耐圧の高い電界効果トランジスタを実現することが可能となる。

本発明の第１の実施の形態に係る電界効果トランジスタの上面図 同第１の実施の形態に係る電界効果トランジスタの断面図 電界効果トランジスタのＩｎ_xＡｌ_yＧａ_1-x-yＮ電子障壁層にＭｇをドーピングした場合のゲートドレイン間距離とオフ耐圧の相関を示す図 電界効果トランジスタのＩｎ_xＡｌ_yＧａ_1-x-yＮ電子障壁層にＭｇをドーピングした場合のドレイン電流・ドレイン電圧特性を示す図 電界効果トランジスタのＩｎ_xＡｌ_yＧａ_1-x-yＮ電子障壁層にＭｇをドーピングした場合のドレイン電流・ドレイン電圧特性を示す図 本発明の第２の実施の形態に係る電界効果トランジスタの上面図 同第２の実施の形態に係る電界効果トランジスタの断面図 本発明の第３の実施の形態に係る電界効果トランジスタの上面図 同第３の実施の形態に係る電界効果トランジスタの断面図 本発明の第４の実施の形態に係る電界効果トランジスタの上面図 同第４の実施の形態に係る電界効果トランジスタの断面図 本発明の第５の実施の形態に係る電界効果トランジスタの上面図 同第５の実施の形態に係る電界効果トランジスタの断面図 本発明の第５の実施の形態に係る電界効果トランジスタの上面図 同第５の実施の形態に係る電界効果トランジスタの断面図

本発明の実施の形態について、以下に図面を用いて説明する。

（第１の実施の形態）
以下、第１の実施の形態に係る電界効果トランジスタを製造方法とともに説明する。図１は第１の実施の形態に係る電界効果トランジスタの上面図、図２は図１のＡ−Ａ´線に沿って切った断面図である。

まず、ＭＯＣＶＤ法により、主面の面方位が（１１１）のＳｉからなる基板１０１の主面上に、膜厚が２μｍの例えばＧａＮからなるチャネル層１０２、膜厚が１ｎｍの例えばＡｌＮからなる第一電子障壁層１０３、膜厚が１０ｎｍの例えばＡｌ_0.30Ｇａ_0.70Ｎからなる第二電子障壁層１０４、膜厚が７．５ｎｍの例えばＩｎ_0.18Ａｌ_0.82Ｎからなる第三電子障壁層１０５、Ｍｇをドーピングした膜厚が７．５ｎｍの例えばＩｎ_0.18Ａｌ_0.82Ｎからなる第四電子障壁層１０６を順次成長する。第一電子障壁層１０３、第二電子障壁層１０４、第三電子障壁層１０５、第四電子障壁層１０６にて電子供給層が形成されている。次に、レジストパターニング後にたとえばＢイオンを注入することによりイオン注入部１０７を形成する。次に、たとえばＴｉ／Ａｌ（２０ｎｍ／２００ｎｍ）からなるソース電極１０８およびドレイン電極１０９を前記第四電子障壁層１０６の上に順次形成する。次に、たとえばＮｉ／Ａｕ（膜厚１００ｎｍ／５００ｎｍ）からなるゲート電極１１０を形成する。

ここで、第四電子障壁層１０６のＭｇの濃度は、５×１０¹⁸ｃｍ^-3であり、第四電子障壁層１０６内のドナーを十分に自己補償する濃度である。なお、Ｍｇの濃度は２次イオン質量分析法（ＳＩＭＳ）にて測定した。

第四電子障壁層１０６のＭｇの濃度が５×１０¹⁸ｃｍ^-3であるとき、第四電子障壁層１０６内のドナーが十分に自己補償されるのは、以下の理由による。

すなわち、第四電子障壁層１０６はＩｎＡｌＧａＮからなり、Ｍｇを添加しない場合はｎ型となり１０¹⁷ｃｍ^-3〜１０¹⁸ｃｍ^-3程度のキャリア濃度を有する。一方、例えばＧａＮの場合ではＭｇの濃度が５×１０¹⁸ｃｍ^-3であるとき、ｐ型キャリア濃度は８×１０¹⁷ｃｍ^-3である。すなわち、第四電子障壁層１０６に５×１０¹⁸ｃｍ^-3の濃度のＭｇを添加した場合、８×１０¹⁷ｃｍ^-3程度のｐ型キャリアが生じることになる。このｐ型キャリアとＭｇを添加しない場合に生じるｎ型キャリアが相殺する。このようにして、第四電子障壁層１０６内のドナーが十分に自己補償されるのである。

ソース電極１０８およびドレイン電極１０９は、チャネル層１０２とオーミック的に導通し、ゲート電極１１０は第四電子障壁層１０６に対してショットキー接触をする。ソース電極１０８およびドレイン電極１０９がチャネル層１０２とオーミック的に導通するのは、第一電子障壁層１０３、第二電子障壁層１０４および第三電子障壁層１０５がｎ型であり、第四電子障壁層１０６の層厚が薄いからである。

なお、チャネル層１０２、第一電子障壁層１０３、第二電子障壁層１０４、第三電子障壁層１０５および第四電子障壁層１０６の主面の面方位は（０００１）面（ｃ面）である。

上記により製造された本発明に電界効果トランジスタの層構造については、以下の表１のようになる。

また、本発明の電界効果トランジスタについて、ゲート電極１１０の長手方向は＜１１−２０＞方向としている。従って、ソース電極１０８とゲート電極１１０とを結ぶ方向は＜１−１００＞方向である。ゲート長（ゲート電極１１０の＜１−１００＞方向に沿った幅）は２μｍであり、ソース電極１０８とゲート電極１１０との向かい合う両端の電極間距離は１．５μｍであり、ドレイン電極１０９とゲート電極１１０との向かい合う両端の電極間距離は１０μｍである。また、電界効果トランジスタの素子サイズは＜１１−２０＞方向に２５０μｍであり、＜１−１００＞方向に２５０μｍである。イオン注入部１０７は、電界効果トランジスタの端部より２０μｍの位置まで設けられている。

なお、ＧａＮと格子整合したＩｎＡｌＧａＮの臨界膜厚は、理論上無限大となるはずであるが、実際には膜厚５０ｎｍ以上堆積させると急激に結晶性が低下する。

ここで、膜厚をｄ、基板とエピタキシャル膜の格子定数差Δａと基板の格子定数ａの比Δａ／ａを格子不整合度と定義すると、クラックが入らない良好な結晶を得るためには

を満たすような格子不整合度が好ましいことを実験的に確認した。さらに、この条件の中でも第三電子障壁層１０５、第四電子障壁層１０６の膜厚は、合計して５０ｎｍ以下であることが特に好ましい。

この第の実施の形態に係る電界トランジスタの特性について、以下に説明する。

ここで検討した電界効果トランジスタとしては、第三電子障壁層１０５および第四電子障壁層１０６がともにアンドープであるサンプル（サンプルＡ）、第三電子障壁層１０５および第四電子障壁層１０６中に一様にＭｇをドーピングしたサンプル（サンプルＢ）、第三電子障壁層１０５をアンドープとし、第四電子障壁層１０６にＭｇをドーピングしたサンプル（サンプルＣ）の３種類である。なお、サンプルＢおよびサンプルＣにおいてドープされた層のＭｇ濃度は、ともに５×１０¹⁸ｃｍ^-3であり、層内のドナーを十分に自己補償する濃度である。

検討したサンプルについて、第三電子障壁層１０５および第四電子障壁層１０６のＭｇドープの有無とＭｇ濃度との関係は、表２のようになる。

（１）オフ耐圧特性
まず、上記サンプルＡ〜Ｃについて、ゲート電極１１０とドレイン電極１０９との間の距離をパラメータとし、ゲート電極１１０に電圧を印加してオフ耐圧を測定した。ここで、オフ耐圧とは、電界効果トランジスタのゲート電圧をしきい値電圧以下（つまりオフ状態）にした状態でのソースとレインとの間の耐圧のことをいう。その結果、図３に示す結果が得られた。図３より、サンプルＡと比べてサンプルＢおよびサンプルＣのオフ耐圧が向上していることがわかる。ゲート電極１１０とドレイン電極１０９との間の距離が１０μｍのとき、オフ耐圧は表３のようになる。

表３より、第四電子障壁層１０６にＭｇをドーピングしていないサンプルＡのオフ耐圧は６０Ｖであり、第四電子障壁層１０６にＭｇをドーピングしたサンプルＢおよびサンプルＣのオフ耐圧は、ともに４００Ｖであることがわかった。このことから、第四電子障壁層１０６にＭｇをドーピングすることで、オフ耐圧が６０Ｖ程度から４００Ｖ超まで飛躍的に向上したことがわかった。

このオフ耐圧の向上について以下に説明する。

第三電子障壁層１０５と第四電子障壁層１０６の結晶成長時、蒸気圧の高いＩｎを取り込みやすくするため、第三電子障壁層１０５および第四電子障壁層１０６がＡｌＧａＮの場合よりも１００℃程度結晶成長温度を低くする必要がある。しかしながら、結晶成長温度が低いとＩＩＩ族窒化物半導体を構成する原子が結晶表面を十分にマイグレーションしなくなるため、結晶欠陥が生成されやすくなる。この場合、結晶欠陥の中でも特に窒素空孔が形成されているものと考えられる。窒素空孔はＩＩＩ族窒化物半導体においてドナーとして働くため、ドーピングを行わなくても結晶がｎ型化する。

従って、第三電子障壁層１０５と第四電子障壁層１０６にＩｎＡｌＧａＮを用いた場合、リーク電流が多くなり、アバランシェ破壊も生じやすくなることでオフ耐圧が低下するものと考えられる。

そこで、本願発明者らは、ＩｎＡｌＧａＮの第三電子障壁層１０５と第四電子障壁層１０６とにＭｇをドーピングすることにより正孔を生じさせ、窒素空孔によって生じた電子を正孔によって自己補償させることを試みた。その結果、リーク電流が低減し、オフ耐圧が向上することがわかった。

結果として、ゲート電極１１０とドレイン電極１０９との間距離が１０μｍでオフ耐圧は６０Ｖしかなかったものが４００Ｖまで改善したのである。

なお、オフ耐圧の向上から、第四電子障壁層１０６は高抵抗または半絶縁性となっていることがわかった。
（２）Ｉｄ−Ｖｄ特性
次に、サンプルＡ、サンプルＢおよびサンプルＣに関するドレイン電流・ドレイン電圧特性（以下、Ｉｄ−Ｖｄ特性という）について説明する。

まず、サンプルＡとサンプルＢとについて、Ｉｄ−Ｖｄ特性を図４に示す。図４において、横軸がドレイン電圧（単位はＶ）、縦軸がドレイン電流（単位はＡ／ｍｍ）であり、グラフＡはサンプルＡに関するグラフであり、グラフＢはサンプルＢに関するグラフである。なお、ゲート電圧は、それぞれのグラフについて−２Ｖ〜６Ｖの間で１Ｖステップにて変化させている。

サンプルＢのように電子を十分に自己補償させるほどのＭｇを第三電子障壁層１０５および第四電子障壁層１０６にドーピングすると、Ｍｇをドーピングしていない場合（サンプルＡ）と比較して著しく最大ドレイン電流が減少した。これは、Ｍｇドーピングに伴う不純物散乱の増大により電子移動度が著しく低下してシート抵抗が増大したことによるものと推定される。

次に、上記サンプルＢおよびサンプルＣについて、ドレイン電流ドレイン電圧特性を調べた、その結果を図５に示す。図５において、横軸がドレイン電圧（単位はＶ）、縦軸がドレイン電流（単位はＡ／ｍｍ）であり、グラフＢはサンプルＢに関するグラフであり、グラフＣはサンプルＣに関するグラフである。なお、ゲート電圧は、それぞれのグラフについて−２Ｖ〜６Ｖの間で１Ｖステップにて変化させている。図４より、ドレイン電流ドレイン電圧特性サンプルＢについては大幅に電流が低減したのに対し、サンプルＣについてはサンプルＡと同等のドレイン電流が得られた。

以上のように、本実施の形態によれば、オフ耐圧が飛躍的に向上するとともに大電流の電界効果トランジスタを実現できることがわかった。

なお、Ｍｇ濃度が５×１０¹⁷ｃｍ^-3以上５×１０²⁰ｃｍ^-3以下、特にＭｇ濃度が５×１０¹⁸ｃｍ^-3以上５×１０¹⁹ｃｍ^-3であれば、第四電子障壁層１０６において層内のドナーを十分に自己補償できて好適な第四電子障壁層１０６が得られる。

また、上記実施の形態においては、第三電子障壁層の組成と第四電子障壁層の組成とを等しくしているが、第三電子障壁層の組成と第四電子障壁層の組成は必ずしも等しくなくてもよい。

第四電子障壁層１０６の上にゲート電極１１０が形成されている場合、ゲート電極１１０の端部に電界集中がしやすくなるので、第四電子障壁層１０６のオフ耐圧を特に高くするのが好ましい。

一般的に、ＩｎＡｌＧａＮのＩｎ組成を高くしてＭｇのドーピングを過剰に行うと、Ｍｇがアクセプタとして働く格子位置に納まらず、ドナーとしても働くようになるため、第四電子障壁層１０６のＩｎ組成は、オフ耐圧向上を目的とする場合は低い方が好ましい。

しかしながら、第四電子障壁層１０６のＩｎ組成を下げた場合、電流が減少してしまうというトレードオフが起きるので、オフ耐圧と大電流化を両立したい場合は第四電子障壁層１０６の組成は、第三電子障壁層１０５と同一組成であることが好ましい。

また、ＩｎＡｌＧａＮはＩｎ、Ａｌ、Ｇａ、そしてＮから成る四元混晶であるため、Ｉｎ組成が高くなるほど合金散乱による移動度低下が著しい。そこで、第二電子障壁層１０４と第三電子障壁層１０５との間には、第二電子障壁層１０４および第三電子障壁層１０５よりもバンドギャップが小さく、第三電子障壁層１０５よりもＩｎ組成の小さい窒化物半導体層が挿入されていてもよい。これにより、ＩｎＡｌＧａＮの合金散乱の抑制がなされ移動度の向上によりシート抵抗を低減することができる。

（第２の実施の形態）
以下、第２の実施の形態に係る電界効果トランジスタを製造方法とともに説明する。図６は第２の実施の形態に係る電界効果トランジスタの上面図、図７は図６のＡ−Ａ´線に沿って切った断面図である。図６、図７において、図２、図３と同一の要素は同一の符号を付与し説明を省略する。第１の実施例と同様にして、ＭＯＣＶＤ法により基板１０１上にチャネル層１０２、第一電子障壁層１０３、第二電子障壁層１０４、第三電子障壁層１０５、第四電子障壁層１０６を順次堆積させる。次に、レジストパターニング後にたとえばＢイオンを注入することによりイオン注入部１０７を形成する。次に、レジストパターニングの後にドライエッチングをすることにより、リセス部２０１を形成する。しきい値電圧が過度にマイナス側に大きくならないよう、リセス部２０１の底面は第一電子障壁層１０３、もしくは第二電子障壁層１０４に達するようにする。本実施の形態においては、第一電子障壁層１０３の上面に達するようにリセス部２０１を形成している。

なお、リセス部２０１については、リセス幅（＜１−１００＞方向に沿った幅）は１μｍである。その他電界効果トランジスタに関するパラメータは、第１の実施の形態と同様である。

次に、ソース電極１０８およびドレイン電極１０９を第四電子障壁層１０６の上に順次形成する。次に、ゲート電極１１０をリセス部２０１の上に形成する。

ここで検討した電界効果トランジスタとして、リセス部２０１があるサンプルをサンプルＤ、リセス部２０１がないサンプルをサンプルＥとする。サンプルＤおよびサンプルＥに対し、しきい値電圧を調べたところ、表４のようになった。

リセス部２０１がないサンプルＥの場合はゲート電極１１０の下部のキャリア密度が非常に高く、しきい値電圧が−１５Ｖ以下となっていたが、前記リセス部２０１を有するサンプルＤの場合はしきい値電圧を−３Ｖ程度とすることができる。

以上のように、本実施の形態によれば、オフ耐圧が飛躍的に向上するとともにしきい値電圧を−３Ｖ程度に制御した大電流の電界効果トランジスタを実現できる。

なお、リセス部２０１の底面は、第一電子障壁層１０３の層厚が薄いほどしきい値電圧が正にシフトする。しかしながら第一電子障壁層１０３の層厚が薄くなるようにリセス部２０１を形成した場合、第三電子障壁層１０５が窒素空孔形成によりｎ型化しているため、ゲート電極１１０が第三電子障壁層１０５に接しているとリーク電流増大の原因となるため、例えば第三電子障壁層１０５のゲート電極１１０が接する部分にはイオン注入等により高抵抗化したり、または絶縁層を形成することにより、ゲートリーク電流を低減させることが好ましい。

（第３の実施の形態）
以下、第３の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図８は第３の実施の形態に係る電界効果トランジスタの上面図、図９は図８のＡ−Ａ´線に沿って切った断面図である。図８、図９において、図２、図３と同一の要素は同一の符号を付与し説明を省略する。第１の実施例と同様にして、ＭＯＣＶＤ法により基板１０１上にチャネル層１０２、第一電子障壁層１０３、第二電子障壁層１０４、第三電子障壁層１０５、第四電子障壁層１０６を順次堆積させる。次に、レジストパターニング後にたとえばＢイオンを注入することによりイオン注入部１０７を形成する。次に、レジストパターニング後にドライエッチすることによりリセス部２０１を形成し、第四電子障壁層１０６の上にソース電極１０８、ドレイン電極１０９、前記リセス部２０１の上にゲート電極１１０を形成する。実施例２においてはゲート電極と第三電子障壁層１０５、第四電子障壁層１０６が接していたが、本実施の形態においては、図９に示すように、リセス部２０１の幅がゲート電極１１０の幅よりも広く、ゲート電極１１０と第三電子障壁層１０５、第四電子障壁層１０６と接しない構成となっている。なお、本実施の形態においては、第一電子障壁層１０３の上面に達するようにリセス部２０１が形成されている。

なお、リセス部２０１については、リセス幅（＜１−１００＞方向に沿った幅）は１μｍである。その他電界効果トランジスタに関するパラメータは、第１の実施の形態と同様である。

第三電子障壁層１０５はＩｎを含んでおり、窒素空孔が多い。そのため、第三電子障壁層１０５とゲート電極１１０とを離間させることによってゲートリーク電流を抑制できる。この第３の実施の形態に係る電界効果トランジスタについては、第２の実施の形態の場合と同様に、リセス部２０１を有することによりしきい値電圧を−３Ｖ程度とすることができた。

以上のように、本実施の形態によれば、オフ耐圧が飛躍的に向上するとともにしきい値電圧を−３Ｖ程度に制御した大電流の電界効果トランジスタを実現できる。

（第４の実施の形態）
以下、第４の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図１０は第４の実施の形態に係る電界効果トランジスタの上面図、図１１は図１０のＡ−Ａ´線に沿って切った断面図である。図１０、図１１において、図２、図３と同一の要素は同一の符号を付与し説明を省略する。

第１の実施の形態と同様にして、ＭＯＣＶＤ法により基板１０１上にチャネル層１０２、第一電子障壁層１０３、第二電子障壁層１０４、第三電子障壁層１０５、第四電子障壁層１０６を順次堆積させる。次に、レジストパターニング後にたとえばＢイオンを注入することによりイオン注入部１０７を形成する。次に第四電子障壁層１０６を覆うように、例えば層厚が１００ｎｍのＳｉＮからなる絶縁膜２０２を形成する。次に、レジストパターングにより第四電子障壁層１０６の上にオーミック窓部２０３を形成する。次に、オーミック窓部２０３の上にソース電極１０８、ドレイン電極１０９を形成する。次に、リセス部２０１および絶縁膜２０２の上にゲート電極１１０を形成する。

なお、本実施の形態においては、第一電子障壁層１０３の上面に達するようにリセス部２０１が形成されている。

なお、リセス部２０１については、リセス幅（＜１−１００＞方向に沿った幅）は１μｍである。その他電界効果トランジスタに関するパラメータは、第１の実施の形態と同様である。

このようにして製造された第３の実施の形態に係る電界効果トランジスタについては、絶縁膜２０２によりゲートリーク電流が抑制される。

以上のように、本実施の形態によれば、オフ耐圧が飛躍的に向上するとともに大電流・低ゲートリーク電流の電界効果トランジスタを実現できる。

（第５の実施の形態）
以下、第５の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図１２は第５の実施の形態に係る電界効果トランジスタの上面図、図１３は図１２のＡ−Ａ´線に沿って切った断面図である。図１２、図１３において、図２、図３と同一の要素は同一の符号を付与し説明を省略する。

第１の実施の形態と同様にして、ＭＯＣＶＤ法により基板１０１上にチャネル層１０２、第一電子障壁層１０３、第二電子障壁層１０４、第三電子障壁層１０５、第四電子障壁層１０６を順次堆積させる。次に、レジストパターニング後にたとえばＢイオンを注入することによりイオン注入部１０７を形成する。次に、レジストパターニング後にドライエッチすることによりリセス部２０１を形成する。次に、リセス部２０１上と第四電子障壁層１０６を覆うように、例えばＳｉＮからなる絶縁膜２０２を形成する。次に、レジストパターニングにより第四電子障壁層１０６の上にオーミック窓部２０３を形成する。次に、オーミック窓部２０３の上にソース電極１０８、ドレイン電極１０９を形成する。次に、リセス部２０１および絶縁膜２０２上にゲート電極１１０を形成する。

なお、本実施の形態においては、第一電子障壁層１０３の上面に達するようにリセス部２０１が形成されている。

なお、リセス部２０１については、リセス幅（＜１−１００＞方向に沿った幅）は１μｍである。その他電界効果トランジスタに関するパラメータは、第１の実施の形態と同様である。

絶縁膜２０２によりゲートリーク電流が抑制され、リセス部２０１を有することにより、第４の実施の形態の電界効果トランジスタよりもしきい値電圧を正にシフトすることができる。

以上のように、本実施の形態によれば、しきい値電圧を制御するとともにオフ耐圧が飛躍的に向上するとともに大電流・低ゲートリーク電流の電界効果トランジスタを実現できる。

（第６の実施の形態）
以下、第６の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図１４は第６の実施の形態に係る電界効果トランジスタの上面図、図１５は図１４のＡ−Ａ´線に沿って切った断面図である。図１４、図１５において、図２、図３と同一の要素は同一の符号を付与し説明を省略する。

第１の実施の形態と同様にして、ＭＯＣＶＤ法により基板１０１上にチャネル層１０２、第一電子障壁層１０３、第二電子障壁層１０４、第三電子障壁層１０５、第四電子障壁層１０６を順次堆積させる。次に、レジストパターニング後にたとえばＢイオンを注入することによりイオン注入部１０７を形成する。次に、レジストパターニング後にドライエッチすることによりリセス部２０１を形成する。次に、リセス部２０１上と第四電子障壁層１０６を覆うように、例えばＳｉＮからなる絶縁膜２０２を形成する。次に、レジストパターングにより第四電子障壁層１０６上にオーミック窓部２０３を形成する。次に、オーミック窓部２０３上にソース電極１０８、ドレイン電極１０９を形成する。次に、リセス部２０１および絶縁膜２０２上にゲート電極１１０を形成する。第５の実施の形態においてはゲート電極１１０の側面と絶縁膜２０２が接していたが、本実施の形態においては、図１５に示すように、リセス部２０１の幅がゲート電極１１０の幅よりも広く、ゲート電極１１０の側面と絶縁膜２０２とが接しない構成となっている。

なお、本実施の形態においては、第一電子障壁層１０３の上面に達するようにリセス部２０１が形成されている。

なお、リセス部２０１については、リセス幅（＜１−１００＞方向に沿った幅）は１μｍである。その他電界効果トランジスタに関するパラメータは、第１の実施の形態と同様である。

本実施の形態にかかる電界効果トランジスタについては、第三電子障壁層１０５において生じた電子が絶縁膜２０２をトンネルしてゲート電極１１０に到達することがなく、第５の実施の形態にかかる電界効果トランジスタよりもさらにゲートリーク電流を抑制できる構成となっている。また、第５の実施の形態と同様にリセス部２０１を有することにより、第４の実施の形態にかかる電界効果トランジスタよりもしきい値電圧を正にシフトすることができる。

以上のように、本実施の形態によれば、しきい値電圧を制御するとともにオフ耐圧が飛躍的に向上するとともに大電流・低ゲートリーク電流の電界効果トランジスタを実現できる。

なお、上記第１ないし第６の実施の形態において、電界効果トランジスタを構成する各半導体層の組成や層厚、リセス部２０１の幅は上記に限定されない。また、ソース電極１０８、ドレイン電極１０９およびゲート電極１１０を構成する電極金属やその膜厚は上記に限定されない。また、イオン注入部１０７の領域は、上記に限定されない。

また、上記第４の実施の形態において、絶縁膜２０２はＳｉＮに限らず、ＳｉＯ₂やＳｉＯＮ（シリコン酸窒化膜）、その他酸化アルミニウム、窒化アルミニウム等を用いてもよい。

また、上記第１ないし第６の実施の形態において、基板１０１としては、主面を（１１１）とするＳｉ以外にサファイア、炭化珪素、窒化ガリウム、窒化アルミニウム、酸化ガリウム等を用いることができる。

また、上記第１ないし第６の実施の形態において、アクセプタ性の不純物としてＭｇを用いたが、Ｍｇ以外にＢｅ、Ｃ、Ｚｎを用いてもよい。

また、上記第１ないし第６の実施の形態において、アクセプタ性の不純物としてＭｇを用いたが、Ｍｇ以外にＢｅ、Ｃ、Ｚｎを用いてもよい。

本発明にかかる電界効果トランジスタは、Ｉｎを含む窒化物半導体よりなる電子障壁層にＭｇをドープすることによりゲートリーク電流を抑制でき、かつオフ耐圧を向上させることができるものである、この電界効果トランジスタは、空調や自動車の制御といった、高耐圧が求められるパワーデバイスの分野に大いに利用できるものである。

１０１ 基板
１０２ チャネル層
１０３ 第一電子障壁層
１０４ 第二電子障壁層
１０５ 第三電子障壁層
１０６ 第四電子障壁層
１０７ イオン注入部
１０８ ソース電極
１０９ ドレイン電極
１１０ ゲート電極
２０１ リセス部
２０２ 絶縁膜
２０３ オーミック窓部

Claims (11)

1. 基板と、
   前記基板の上に配置された、第１の窒化物半導体よりなるチャネル層と、
   前記チャネル層の上に形成された電子供給層と、
   前記電子供給層の上に形成されたソース電極、ゲート電極およびドレイン電極と、を有し、
   前記電子供給層は、前記第１の窒化物半導体よりもバンドギャップが大きい第２の窒化物半導体よりなる層と、前記第２の窒化物半導体よりなる層の上に形成された、Ｉｎを含有し、かつ前記第１の窒化物半導体よりもバンドギャップが大きい第３の窒化物半導体よりなる層と、を有し、
   前記第３の窒化物半導体よりなる層は、アクセプタ性不純物が添加されてドナーが補償されていることを特徴とする電界効果トランジスタ。
2. 前記第２の第２の窒化物半導体は、Ｉｎを含有することを特徴とする、請求項１に記載の電界効果トランジスタ。
3. 前記第２の窒化物半導体層と前記第３の窒化物半導体層とは同一組成であることを特徴とする、請求項２に記載の電界効果トランジスタ。
4. 前記第３の窒化物半導体よりなる層の不純物濃度は、前記第２の窒化物半導体よりなる層の不純物濃度より大きいことを特徴とする、請求項１、２ないし３のいずれか１項に記載の電界効果トランジスタ。
5. 前記電子供給層は、前記第２の窒化物半導体よりなる層よりも前記チャネル層に近い位置に、前記第２の窒化物半導体よりバンドギャップが大きい第４の窒化物半導体よりなる層を有することを特徴とする、請求項１から４のいずれか１項に記載の電界効果トランジスタ。
6. 前記第４の窒化物半導体のバンドギャップは、前記第３の窒化物半導体のバンドギャップよりも大きいことを特徴とする、請求項５に記載の電界効果トランジスタ。
7. 前記電子供給層は、
   前記第２の窒化物半導体よりなる層と前記第４の窒化物半導体よりなる層との間に配置された第５の窒化物半導体よりなる層を備え、
   前記第５の窒化物半導体のバンドギャップは、前記第４の窒化物半導体のバンドギャップよりも小さいことを特徴とする、請求項５または６に記載の電界効果トランジスタ。
8. 前記第５の窒化物半導体のＩｎ組成は、前記第２の窒化物半導体のＩｎ組成よりも小さいことを特徴とする、請求項７に記載の電界効果トランジスタ。
9. 前記第３の窒化物半導体よりなる層のアクセプタ性不純物の濃度は、５×１０¹⁸ｃｍ^-3以上５×１０¹⁹ｃｍ^-3以下であることを特徴とする、請求項１から８のいずれか１項に記載の電界効果トランジスタ。
10. 前記電子供給層は、前記第３の窒化物半導体よりなる層から前記第４の窒化物半導体よりなる層に達するリセス部が設けられ、前記リセス部の底部に前記ゲート電極が形成された、請求項５に記載の電界効果トランジスタ。
11. 前記電子供給層と前記ゲート電極との間に絶縁層を有することを特徴とする、請求項１から１０のいずれか１項に記載の電界効果トランジスタ。

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