CN103081080A

CN103081080A - 半导体元件用外延基板、半导体元件、半导体元件用外延基板的制作方法、以及半导体元件的制作方法

Info

Publication number: CN103081080A
Application number: CN2011800404014A
Authority: CN
Inventors: 三好实人; 市村干也; 田中光浩
Original assignee: NGK Insulators Ltd
Current assignee: NGK Insulators Ltd
Priority date: 2010-08-25
Filing date: 2011-08-19
Publication date: 2013-05-01
Anticipated expiration: 2031-08-19
Also published as: JPWO2012026396A1; US8860084B2; US20130168734A1; EP2610898A4; CN103081080B; WO2012026396A1; EP2610898A1; EP2610898B1

Abstract

本发明提供一种通态电阻低且常闭动作型的半导体元件。半导体元件用外延基板具备：基底基板；沟道层，其至少含有Al和Ga，且由In_x1Al_y1Ga_z1N（x1+y1+z1＝1）组成的第一III族氮化物构成；势垒层，其至少含有In和Al，且由In_x2Al_y2Ga_z2N（x2+y2+z2＝1）组成的第二III族氮化物构成。第一III族氮化物的组成在由x1＝0，0≦y1≦0.3决定的范围内，第二III族氮化物的组成在以InN、AlN、GaN为顶点的三维图上，由根据第一III族氮化物的组成决定的、以下各式所表示的直线包围的范围内，势垒层的厚度为3nm以下，并且，在势垒层之上，进而具备有由氮化硅构成且具有3nm以下的厚度的低结晶性绝缘层。

Description

半导体元件用外延基板、半导体元件、半导体元件用外延基板的制作方法、以及半导体元件的制作方法

技术领域

本发明涉及一种由III族氮化物半导体构成的多层结构外延基板，尤其涉及一种半导体元件用多层结构外延基板和其制作方法、以及该半导体元件。

背景技术

III族氮化物半导体具有高绝缘击穿电场、高饱和电子速度，因此作为新时代的高频率/大功率的电子器件用半导体材料而受到关注。例如，将由AlGaN构成的势垒层和由GaN构成的沟道层层叠而成的HEMT（High Electron Mobility Transistor：高电子迁移率晶体管）元件是利用以下特征的元件：根据氮化物材料特有的强极化作用（自发极化效应和压电极化效应）在层叠界面（异质界面）上生成高浓度的二维电子气（2DEG）（例如，参照非专利文献1）。

作为在HEMT元件用基板的基底基板，有时使用组成与III族氮化物不同的单晶（异种单晶），例如硅或SiC等。此时，通常应变超晶格层或低温生长缓冲层等的缓冲层作为初始生长层，形成在基底基板之上。由此，在基底基板之上外延形成势垒层、沟道层以及缓冲层，成为使用了由异种单晶构成的基底基板的HEMT元件用基板的最基本的构成方式。除此之外，为了促进二维电子气的空间上的封闭性，有时还在势垒层和沟道层之间设置厚度为1nm左右的隔离层。隔离层由例如AlN等构成。进而，为了控制HEMT元件用基板的最表面的能级、或改善与电极的接触特性，有时还在势垒层之上形成例如由n型GaN层或超晶格层构成的保护层。

要使这种HEMT元件或用于其制作的多层结构体的HEMT元件用基板实用化，有必要解决功率密度增大、高效率化等与性能提高相关的课题、常闭动作化等与功能性增强相关的课题、高可靠性和低成本化这些基本课题等各种课题，并针对每个课题做了不懈的努力。

为人们所知的技术如下：例如，由GaN形成沟道层、由AlGaN形成势垒层的、最常规结构的氮化物HEMT元件的情况下，在HEMT元件用基板内部存在的二维电子气的浓度随着形成势垒层的AlGaN的AlN摩尔分数的增加而增加（例如，参照非专利文献2）。可以认为，如果可以大幅度提高二维电子气浓度，便可以大幅度提高HEMT元件的可控制电流密度、即操作的功率密度。

另外，如由GaN形成沟道层、由InAlN形成势垒层的HEMT元件，具有如下结构的HEMT元件也受到关注：对压电极化作用的依赖小、几乎只靠自发极化便能够以高浓度生成二维电子气、且变形少（例如，参照非专利文献3）。

就常闭动作化而言，电子设备，尤其是就承担控制功率的功率半导体器件而言，从安全装置（fail safe）的观点来看，通常优选进行常闭动作，即，在未从外部输入电信号的状态下进行导通阻止状态的动作。一方面，由III族氮化物半导体构成的HEMT元件是如上所述的利用生成在异质界面的二维电子气的设备，因此，本来在常开动作中比在常闭动作中显示更优异的导通特性，即，显示低的通态电阻。作为实现由III族氮化物半导体构成的HEMT元件的常闭动作的方法，有以下公知的方法。

例如，对于由GaN形成沟道层、由AlGaN形成势垒层的肖特基栅结构型的氮化物HEMT元件，以下公知的方法：（1）通过使AlGaN势垒层的厚度变薄，从而使栅极阈值电压（以下，简称为阈值电压）变换为正方向的值，进而完成常闭化的方法（例如参照非专利文献4），（2）只在栅极电极正下方实施凹槽蚀刻（recess etching）的方法（例如参照非专利文献5）等。

或者，还有以下公知的方法：（3）凹槽栅结构型的HEMT元件中代替肖特基接合而采用经由绝缘层的MIS（金属-绝缘体-半导体）结构的方法（例如参照非专利文献6和非专利文献7），（4）制作使用MIS型的栅结构的翻转槽结构的HEMT元件的方法等（例如参照非专利文献8）。

进而，还有如下的方法：（5）由全III族元素的Al摩尔分数为0.3以下的AlGaN形成沟道层，由规定组成范围内的InAlGaN形成势垒层，由此实现了二维电子气浓度在2×10¹³/cm²以上且可进行常闭动作的HEMT元件的方法（例如，参照专利文献1）。

在上述使HEMT元件常闭动作化的方法中，除方法5，均存在制造工艺复杂，无法得到充分低的通态电阻的问题。

例如，就方法（1）而言，二维电子气浓度随着势垒层的薄层化而降低，因此无法得到氮化物HEMT元件的原本就具有的长处--低通态电阻。这是随着势垒层变薄使得势垒层的表面和槽部之间的距离变短的结果，可以考虑成是因为使表面电位有助于电荷生成，或压电极化效应变小。

方法（2）中，由于追加凹槽加工的工艺，因此工序变得复杂。为了确保设备制造工艺的再现性（为了能够稳定地制造出一定品质的设备），需要高精度的凹槽加工。

另外，（1）、（2）的方法作为对象的肖特基栅结构型的HEMT元件中，能够外施加于栅极电极的正电压的上限由肖特基障壁高度所决定。如果栅正电压在大致1.5V以上的范围内，则难以在抑制栅漏电流的同时确保大的漏极电流。一方面具有的特征为，通过以扩大栅极电压施加范围的方式设计，使HEMT元件的漏极电流变大。例如，阈值电压为-3V时的栅极电压范围从-3V到+1.5V左右为止的4.5V左右，与此相比，设计成使势垒层厚变薄，并使阈值电压成为正值（＞0V）的HEMT元件的栅极电压范围，最大也就在1.5V左右。此时，当前者的最大漏极电流（通态电流）为0.8A/mm左右时，后者便为0.4A/mm以下左右。向阈值电压的正侧的变换越大，这种通态电流的降低就越明显。因此，若使具有肖特基栅的氮化物HEMT元件进行常闭动作，由于无法取得大的栅极电压范围，因此存在不流通大的漏极电流（无法降低通态电阻）且无法得到良好的导通特性的问题。

（3）的方法中，追加了凹槽加工和绝缘膜形成的工艺，因此工序变得复杂。为了确保设备制造工艺的再现性（为了能够稳定地制造一定品质的设备），凹槽加工需要高精度。

（4）的方法中，需要形成MIS栅结构的工序。另外，翻转MIS槽结构的电子的移动性低，其在200cm²/Vs以下，即使实现了常闭动作化，但也会导致HEMT元件的性能自身劣化。

现有技术文献

专利文献1：国际公开第2009/119357号

非专利文献1:"Highly Reliable250W High Electron MobilityTransistor Power Amplifier",TOSHIHIDE KIKKAWA,Jpn.J.Appl.Phys.44,(2005),pp.4896-4901.

非专利文献2:"Gallium Nitride Based High PowerHeterojuncion Field Effect Transistors:process Development andPresent Status at USCB",Stacia Keller,Yi-Feng Wu,Giacinta Parish,Naiqian Ziang,Jane J.Xu,Bernd P.Keller,Steven P.DenBaars,andUmesh K.Mishra,IEEE Trans.Electron Devices48,(2001),pp.552-559.

非专利文献3:"Can InAlN/GaN be an alternative to highpower/high temperature AlGaN/GaN devices?",F.Medjdoub,J.-F.Carlin,M.Gonschorek,E.Feltin,M.A.Py,D.Ducatteau,C.Gaquiere,N.Grandjean,and E.Kohn,IEEE IEDM Tech.Digest in IEEE IEDM2006,pp.673-676.

非专利文献4:"Non-Recessed-Gate Enhancement-ModeAlGaN/GaN High Electron Mobility Transistors with High RFPerformance",Akira ENDOH,Yoshimi YAMASHITA,Keiji IKEDA,Masataka HIGASHIWAKI,Kohki HIKOSAKA,Toshiaki MATSUI,Satoshi HIYAMIZU and Takachi MIMURA,Japanese Journal ofApplied Physics Vol.43,No.4B,2004,pp.2255-2258.

非专利文献5:"Recessed-Gate Structure Approach TowardNormally Off High-Voltage AlGaN/GaN HEMT for Power ElectronicsApplications",Wataru Saito,Yoshiharu Takada,Masahiko Kuraguchi,Kunio Tsuda,and Ichiro Omura,IEEE Trans.Electron Devices,53,(2006),pp.356-362.

非专利文献6:"Enhancement-Mode GaN MIS-HEMTs Withn-GaN/i-AlN/n-GaN Triple Cap Layer and High-κGateDielectrics",Masahiro Kanamura,Toshihiro Ohki,Toshihide Kikkawa,KenjiImanishi,Tadahiro Imada,Atsushi Yamada,and Naoki Hara,IEEEElectron Device Lett.,31,(2010),pp.189-191.

非专利文献7:"A Normally-off GaN FET with High ThresholdVoltage Uniformity Using A Novel Piezo Neutralization Technique",K.Ota,K.Endo,Y.Okamoto,Y.Ando,H.Miyamoto,and H.Shimawaki,IEEE IEDM2009Tech.Digest,pp.1-4.

非专利文献8:"Over100A Operation normally-off AlGaN/GaNhybrid MOS-HFET on Si substrate with high-breakdown voltage",Hiroshi Kambayashi,Yoshihiro Satoh,Shinya Oomoto,TakuyaKokawa,Takehiro Nomura,Sadahiro Kato,Tat-sing Pawl Chow,Solid-State Electronics54,(2010),pp.660-664.

发明内容

发明要解决的课题

本发明是鉴于上述课题而提出的，其目的在于提供一种低通态电阻且为常闭动作型的半导体元件、以及不经过复杂工序而制作该半导体元件的方法。

解决课题的方法

为了解决上述课题，本发明的第一方案中，半导体元件用的外延基板包括：基底基板；沟道层，其至少含有Al和Ga，且由In_x1Al_y1Ga_z1N（x1+y1+z1＝1）组成的第一III族氮化物构成；势垒层，其至少含有In和Al，且由In_x2Al_y2Ga_z2N（x2+y2+z2＝1）组成的第二III族氮化物构成，所述第一III族氮化物的组成在由x1＝0，0≦y1≦0.3决定的范围内，所述第二III族氮化物的组成在以InN、AlN、GaN为顶点的三维图上，由根据所述第一III族氮化物的组成决定的、以下各式所表示的直线包围的范围内，所述势垒层的厚度为3nm以下，并且，在所述势垒层之上，进而具备有由氮化硅构成且具有3nm以下的厚度的低结晶性绝缘层。

[式1]

x 2 = \frac{y 2 - (0.27 + 0.5 y 1)}{1.78} = - \frac{z 2 - (0.73 - 0.5 y 1)}{2.78}

[式2]

x 2 = \frac{y 2 - (0.4 + 0.6 y 1)}{1.78} = - \frac{z 2 - (0.6 - 0.6 y 1)}{2.78}

[式3]

z2=0.4

[式4]

z2=0

本发明的第二方案中，在第一方案的半导体元件用外延基板的基础上，在所述势垒层和低结晶性绝缘层之间，进而具备有由绝缘性的III族氮化物构成的、具有2.5nm以下厚度的副绝缘层。

本发明的第三方案中，在第二方案的半导体元件用外延基板的基础上，所述副绝缘层由AlN构成。

本发明的第四方案中，在第一至第三方案中任一方案的半导体元件用外延基板的基础上，在所述沟道层和所述势垒层之间进而具备隔离层，所述隔离层至少含有Al，且由具有大于所述势垒层的宽带隙（band gap）能量的、In_x3Al_y3Ga_z3N（x3+y3+z3＝1）组成的第三III族氮化物构成。所述隔离层和所述势垒层的厚度的总和在5nm以下。

本发明的第五方案中，在第四方案的半导体元件用外延基板的基础上，所述隔离层由AlN构成。

本发明的第六方案中，在半导体元件中，在第一至第五方案中任一方案的半导体元件用外延基板的所述低结晶性绝缘层之上，通过欧姆接合来接合源极电极和漏极电极并且通过肖特基接合来接合栅极电极。

在本发明的第七方案中，半导体元件用外延基板的制作方法包括：沟道层形成工序，在基底基板之上外延形成沟道层，所述沟道层至少含有Al和Ga，且由In_x1Al_y1Ga_z1N（x1+y1+z1＝1）组成的第一III族氮化物构成；势垒层形成工序，在所述沟道层之上外延形成势垒层，所述势垒层至少含有In和Al，且由In_x2Al_y2Ga_z2N（x2+y2+z2＝1）组成的第二III族氮化物构成；主绝缘层形成工序，在所述势垒层之上形成由氮化硅形成的主绝缘层。所述沟道层形成工序中，所述第一III族氮化物的组成选自由x1＝0，0≦y1≦0.3决定的范围内，所述势垒层形成工序中，所述第二III族氮化物的组成选自在在以InN、AlN、GaN为顶点的三维图上，由根据所述第一III族氮化物的组成决定的、以下各式所表示的直线包围的范围内，并且，以3nm以下的厚度形成所述势垒层，所述主绝缘层形成工序中，在750℃以上且850℃以下的形成温度下，以3nm以下的厚度形成所述主绝缘层。

[式5]

x 2 = \frac{y 2 - (0.27 + 0.5 y 1)}{1.78} = - \frac{z 2 - (0.73 - 0.5 y 1)}{2.78}

[式6]

x 2 = \frac{y 2 - (0.4 + 0.6 y 1)}{1.78} = - \frac{z 2 - (0.6 - 0.6 y 1)}{2.78}

[式7]

z2=0.4

[式8]

z2=0

本发明的第八方案中，在第七方案的半导体元件用外延基板的制作方法的基础上，还包括副绝缘层形成工序，其在所述势垒层之上，以2.5nm以下厚度形成由绝缘性的III族氮化物构成的副绝缘层，并在所述副绝缘层之上形成所述主绝缘层。

本发明的第九方案中，在第八方案的半导体元件用外延基板的制作方法的基础上，所述副绝缘层由AlN形成。

本发明的第十方案中，在第七至第九方案中任一方案的半导体元件用外延基板的制造方法的基础上，进一步包括隔离层形成工序，在所述沟道层之上形成隔离层，所述隔离层至少含有Al，且由具有大于所述势垒层的宽带隙能量的、In_x3Al_y3Ga_z3N（x3+y3+z3＝1）组成的第三III族氮化物构成，并在所述隔离层之上形成所述势垒层。

本发明的第十一方案中，在第十方案的半导体元件用外延基板的制作方法的基础上，所述隔离层由AlN形成。

本发明的第十二方案中，在第七至第十一方案中任一方案的半导体元件用外延基板的制作方法的基础上，将形成所述沟道层的温度T1（℃）设定在950℃≦T1≦1250℃范围内，将形成所述势垒层的温度T2（℃）设定在根据所述第二III族氮化物的InN摩尔分数x2决定的、800-667×x2（℃）≦T2≦860-667×x2（℃）且600℃≦T2≦850℃的范围内。

本发明的第十三方案中，半导体元件的制作方法包括：通过第七至第十二方案中任一项所述的半导体元件用外延基板的制作方法来制作外延基板的工序；在所述外延基板的所述低结晶性绝缘层之上，通过欧姆接合来接合源极电极和漏极电极的工序；对形成有所述源极电极和所述漏极电极的所述外延基板进行热处理的工序；在所述低结晶性绝缘层之上，通过肖特基接合来接合栅极电极的工序。

通过本发明的第一至第五、第七至第十二方案，可以得到二次元电子浓度高且薄膜电阻低的外延基板。另外，如果使用该外延基板形成半导体元件，则可以得到栅极阈值电压为正值且栅极电压上限大的、低通态电阻的常闭动作型的半导体元件。

尤其是，通过第二、第三、第八和第九方案，可以得到栅漏电流进一步降低的常闭动作型的半导体元件。

尤其是，通过第四、第五、第十、以及第十一方案，可以得到二维电子气的移动性高的常闭动作型半导体元件。

尤其是，通过第十二方案，根据势垒层的目标组成来设定势垒层形成温度，由此能够切实形成该目标组成的势垒层。

另外，通过第六和第十三方案，可以使用二维电子气浓度高且薄膜电阻低的延基板来制作半导体元件，因此不经过形成凹槽栅结构的繁杂工序，便能够得到栅极阈值电压为正值且栅极电压的上限大的、低通态电阻的常闭动作型的半导体元件。

附图说明

图1是示意性地表示作为本发明实施方案的半导体元件一种形式的HEMT元件20结构的剖面图。

图2是表示沟道层由GaN构成时的势垒层5的组成范围的三维图。

图3是表示沟道层由Al_0.1Ga_0.9N构成时的势垒层5的组成范围的三维图。

图4是表示沟道层由Al_0.2Ga_0.8N构成时的势垒层5的组成范围的三维图。

图5是表示沟道层由Al_0.3Ga_0.7N构成时的势垒层5的组成范围的三维图。

图6是用于说明势垒层形成温度T2温度范围的设定方式的图。

具体实施方式

＜HEMT元件的结构＞

图1是示意性地表示本发明实施方案半导体元件的一个方案的HEMT元件20结构的剖面图。HEMT元件20大体上具有如下结构：在外延基板10之上设置源极电极7、漏极电极8和栅极电极9。具体而言，外延基板10具有如下结构：基底基板1、缓冲层2、沟道层3、隔离层4、势垒层5以使（0001）结晶面与基板面大致平行的方式层叠形成。而且，势垒层5之上形成有绝缘层6。并且，HEMT元件20中，在该外延基板10的绝缘层6上，形成有源极电极7、漏极电极8和栅极电极9。此外，图1的各层的厚度比率并非反映实际情况。缓冲层2、沟道层3、隔离层4、势垒层5和绝缘层6均通过MOCVD法（metal-organic chemical vapor deposition：有机金属化学气相生长法）外延形成（下文中有详细说明）是优选的一个例子。

以下，对使用MOCVD法形成各层的情形进行说明，但是，只要使形成的各层具有良好的结晶性，便可以使用其他的外延生长方法，例如，可以从MBE、HVPE、LPE等各种气相生长法或液相生长法中适当选择实施，也可以组合其他生长法而实施。

就基底基板1而言，只要是能够在其之上形成结晶性良好的氮化物半导体层，便可以无特别限制地使用。优选使用单晶6H-SiC基板，然而也可以使用由蓝宝石、Si、GaAs、尖晶石（spinel）、MgO、ZnO、铁素体（ferrite）等构成的基板。

另外，缓冲层2由AlN以几百nm左右的厚度形成，以使在其之上形成的沟道层3、隔离层4、势垒层5和绝缘层6的晶体质量保持良好的质量。例如，以200nm的厚度形成是优选的一个例子。

沟道层3以几μm左右的厚度由In_x1Al_y1Ga_z1N（x1+y1+z1＝1）组成的III族氮化物形成。本实施方案中，沟道层3满足x1＝0、0≦y1≦0.3的组成范围而形成。在使0.3＜y1≦1时，沟道层3自身的结晶性的劣化变得明显，难以得到电气特性良好的外延基板10，进而难以得到HEMT元件20。

一方面，势垒层5以3nm以下厚度由In_x2Al_y2Ga_z2N（但是，x2+y2+z2＝1）组成的III族氮化物形成。但是，如下所述那样，势垒层5的组成选自以InN、AlN、GaN三个成分为顶点的三维图的规定组成范围内。

而且，在沟道层3和势垒层5之间设有隔离层4。隔离层4具有In_x3Al_y3Ga_z3N（x3+y3+z3＝1）组成，至少含有Al（满足y3＞0），且以0.5nm-1.5nm范围的厚度由具有宽带隙为势垒层5的宽带隙以上的III族氮化物形成。优选地，隔离层4满足x3＝0且0≦z3≦0.05。此时，合金散射效果受到抑制，从而使二维电子气的浓度和移动性提高。更优选地，隔离层4由AlN形成。

通过具有这种层结构，外延基板10中，在沟道层3和隔离层4的界面（更详细地讲，在沟道层3的该界面附近）形成有以高浓度存在的二维电子气的二维电子气区域3e。

但是，外延基板10具备隔离层4并非是必须的，可以在沟道层3之上直接形成势垒层5。此时，沟道层3和势垒层5的界面形成有二维电子气区域3e。

此外，为了在二维电子气区域3e中适当生成二维电子气，沟道层3和、在其正上方的隔离层4的界面或者势垒层5的界面形成为平均粗糙度在0.1nm-3nm的范围。并且，隔离层4或势垒层5的表面形成为均方根粗糙度在0.1nm-3nm的范围。此外，虽然也可以超过该范围而形成平坦的界面，但若考虑到成本和制造成品率等方面则并不现实。另外，优选地，上述平均粗糙度在0.1nm-1nm范围内，均方根粗糙度在0.1nm-1nm范围内。此时，二维电子气的限制效应进而得到提高，生成更高浓度的二维电子气。

绝缘层6是为了提高外延基板10和HEMT元件20的特性而设置的层。绝缘层6的结构包括外延基板10的最上层的主绝缘层6a、和介于势垒层5和主绝缘层6a之间的副绝缘层6b。

主绝缘层6a以3nm以下的厚度由氮化硅（SiN等）形成。主绝缘层6a以比一般绝缘层结晶性更低的层来形成。该形成通过以下方式实现，例如，将主绝缘层6a的形成温度（如果是MOCVD法，则相当于上述MOCVD炉的基座温度）设定为低于以氮化硅层作为绝缘层设置时的一般形成温度（1000℃-1200℃程度）的750℃-850℃。通过该方式形成的主绝缘层6a称为低结晶性绝缘层。由该低结晶性绝缘层形成主绝缘层6a，这对抑制HEMT元件20的接触电阻有效。对此在后文中详细说明。

一方面，副绝缘层6b以2.5nm以下的厚度由绝缘性的III族氮化物形成。副绝缘层6b在势垒层5之上以其（0001）结晶面与基板面大致平行的方式层叠形成。优选地，副绝缘层6b以2nm以下的厚度由AlN形成。但是，在外延基板10中具备副绝缘层6b并非是必须的，也可以在势垒层5之上作为绝缘层6只形成主绝缘层6a。

源极电极7、漏极电极8，是指各金属层具有数十nm-数千nm左右厚度的多层金属电极，并且与绝缘层6之间形成欧姆接触。用于源极电极7和漏极电极8的金属由能够与外延基板10（与绝缘层6）得到良好的欧姆接触的金属材料形成即可。优选将由Ti/Al/Ni/Au构成的多层金属电极作为源极电极7和漏极电极8而形成，但并不限于此，例如可以形成由Ti/Al/Pt/Au或Ti/Al等构成的多层金属电极。源极电极7和漏极电极8的形成能够通过光刻法工艺、真空蒸镀法进行。

一方面，栅极电极9是一个或多个金属层以十几nm-一百几十nm左右的厚度形成的单层或者多层的金属电极，通过绝缘层6与势垒层5形成肖特基接触。栅极电极9优选以Pd、Pt、Ni、Au等功函数高的金属作为材料形成。或者，也可以用上述的各金属的多层金属膜、或各金属和Al等的多层金属膜形成。栅极电极9的形成能够通过光刻法工艺和真空蒸镀法进行。

由于栅极电极9和势垒层5之间具有绝缘层6，因此也可以说HEMT元件20具有MIS型栅结构。

＜沟道层和势垒层的组成、和设备特性的关系＞

本实施方式中，如专利文献1所示，势垒层5的组成选自以InN、AlN、GaN三个成分为顶点的三维图中由以下各式表示的四个直线包围的范围内。由此，外延基板10的二维电子气区域3e的二维电子气浓度成为2×10¹³/cm²以上，且HEMT元件20的阈值电压大于0V。即，通过满足该范围，可以实现保持二维电子气浓度高且可进行常闭动作的HEMT元件20。

[式9]

x 2 = \frac{y 2 - (0.27 + 0.5 y 1)}{1.78} = - \frac{z 2 - (0.73 - 0.5 y 1)}{2.78} - - - (1)

[式10]

[式11]

z2=0.4 （3）

[式12]

z2=0 （4）

在式（1）、（2）中，以变数含有沟道层3的组成（具体而言是x1＝0时的y1的值），这意味着兼顾2×10¹³/cm²以上的高二维电子气浓度、和大于0V的阈值电压的势垒层5的组成根据沟道层3的组成所决定。

图2、图3、图4和图5在以InN、AlN、GaN三个成分为顶点的三维图上示出式（1）-式（4）表示的势垒层5的组成范围。对应各图的沟道层3的组成如下。

图2：GaN（x1＝y1＝0，z＝1）；

图3：Al_0.1Ga_0.9N（x1＝0，y1＝0.1，z1＝0.9）；

图4：Al_0.2Ga_0.8N（x1＝0，y1＝0.2，z1＝0.8）；

图5：Al_0.3Ga_0.7N（x1＝0，y1＝0.3，z1＝0.7）。

此外，如上所述地决定沟道层3和势垒层5的组成范围，不排除沟道层3和势垒层5含有杂质的情形。例如，沟道层3和势垒层5可以在0.0005at％（1×10¹⁷/cm³）以上且0.05at％（1×10¹⁹/cm³）以下的浓度范围含有氧原子，也可以在0.0010at％（2×10¹⁷/cm³）以上且0.05at％（1×10¹⁹/cm³）以下的浓度范围内含有碳原子。此外，氧原子和碳原子的浓度可以小于上述范围的各下限值，但若考虑到成本和制造成品率等方面则并不现实。一方面，如果氧原子和碳原子的浓度大于上述范围的各上限值，则各层的结晶性的劣化达到导致设备特性劣化的程度，因此不优选。

＜隔离层＞

隔离层4是为了提高二维电子气区域3e的二维电子气的限制效应而设置的层。在具备隔离层4的情形下，HEMT元件20的二维电子气的移动性得到提高。例如，不具备隔离层4时的HEMT元件20的移动性约为300-400cm²/Vs左右，与此相比，具备隔离层4时的HEMT元件20的移动性约为1000-1400cm²/Vs。

但是，当将隔离层4以小于0.5nm的厚度形成时，由于层的形成不充分，因此无法充分得到二维电子气的限制效应。一方面，当将隔离层4以大于1.5nm的厚度形成时，伴随内部应力导致隔离层4自身膜质量的劣化，因此无法充分提高移动性。

此外，当沟道层3含有以上述的浓度范围氧原子或氮原子时，隔离层4也可以以同样的浓度范围含有氧原子或氮原子。

＜外延基板和HEMT元件的制作方法＞

其次，说明制作具有上述结构的外延基板10和HEMT元件20的方法。

此外，以下，对从一个基底基板1同时制作多个HEMT元件20的情形（获取多个时）进行说明。

外延基板10的制作可以使用公知的MOCVD炉来进行。具体而言，使用以如下方式构成的MOCVD炉：其可以向反应器内供应In、Al、Ga的有机金属（MO）原料气体（TMI、TMA、TMG），Si的原料气体的硅烷气体、氨气、氢气、氮气。

首先，例如作为基底基板1准备（0001）面取向的直径2英寸的6H-SiC基板等，将该基底基板1设置在设于MOCVD炉的反应器内的基座之上。以使反应器内置换成真空气体后，在以5kPa-50kPa之间的规定值（例如30kPa）保持反应器内的压力的同时，形成氢/氮混合流态的氛围的基础上，通过加热基座来对基板升温。

如果基座温度达到缓冲层形成温度的950℃-1250℃之间的规定温度（例如1050℃），便向反应器内导入Al原料气体和NH₃气体，形成作为缓冲层2的AlN层。

如果形成了AlN层，则将基座温度保持在规定的沟道层形成温度T1（℃），向反应器内导入对应沟道层3的组成的有机金属原料气体和氨气，形成作为沟道层3的In_x1Al_y1Ga_z1N层（但是，x1＝0，0≦y1≦0.3）。在此，沟道层形成温度T1是在950℃≦T1≦1250℃的温度范围，根据沟道层3的AlN摩尔分数y1的值而决定。此外，对形成沟道层3时的反应器压力并无特别限制，可以适当选自10kPa至大气压（100kPa）的范围。

形成In_x1Al_y1Ga_z1N层之后，接着，在保持基座温度的状态下，将反应器内保持为氮气气氛，并使反应器压力为10kPa，之后向反应器内导入有机金属原料气体和氨气，从而以规定厚度形成作为隔离层4的In_x3Al_y3Ga_z3N层。

此外，如下所述，势垒层5是使基座温度处于800℃以下而形成的，因此形成隔离层4之后需要降低基座温度。在不设置隔离层4的情况下，进行该降温时沟道层3的表面处于暴露状态，因此该表面会被气氛气体蚀刻。对此，在与沟道层形成温度T1大致相同的温度形成隔离层4时，形成隔离层4之后降低基座温度，因此隔离层4发挥作为沟道层3表面的保护层的功能。可以认为这也有助于提高二维电子气的移动性。

如果形成了In_x3Al_y3Ga_z3N层，接着，将基座温度保持在规定的势垒层形成温度T2（℃），在反应器内形成氮气气氛。此时，反应器内压力会保持在1kPa-30kPa之间的规定值（例如10kPa）。此外，当反应器内压力为1kPa-20kPa之间的规定值时，可得到欧姆接触电阻低、栅漏电流少的（肖特基接触特性良好的）HEMT元件20。这是起因于通过降低反应器压力来提高势垒层5的表面平坦性的效果。

接着，以使所谓的V/III比为3000以上且20000以下之间的规定值的方式，将氨气、和对应势垒层5的组成的流量比的有机金属原料气体导入反应器内，以规定厚度形成作为势垒层5的In_x2Al_y2Ga_z2N层。In_x2Al_y2Ga_z2N层以具有满足（1）式-（4）式的组成的方式形成。此外，势垒层5的优选生长率范围为0.01-0.1μm/h。

此外，在使V/III比为3000以上且7500以下范围的规定值的情况下，沟道层3和势垒层5的界面以如下方式形成：其平均粗糙度在0.1nm-1nm的范围内，势垒层5表面的5μm×5μm视界的均方根粗糙度在0.1nm-1nm的范围内。

在此，势垒层形成温度T2在650℃以上且800℃以下的范围，并且，选自根据势垒层5的InN摩尔分数x2所决定的800-667×x2（℃）≦T2≦860-667×x2（℃）的温度范围中。

图6是用于说明从如上所述的温度范围决定势垒层形成温度T2的图。即，图6是使In原料气体对于全部有机金属原料气体的流量与流量比（以下称作In流量比）在0.5以上且0.8以下的范围采用不同值、并使形成势垒层5时的基座温度（相当于势垒层形成温度T2）采用不同温度的情形下的、势垒层5中的InN摩尔分数x2和基座温度的曲线图。此外，V/III比为5000。

从图6可知，与In流量比无关，数据点大致位于同一直线上。这意味着势垒层形成温度T2和InN摩尔分数x2之间实质上成立了一次函数的关系。从不存在对In流量比的依存性可以得出的结论是，根据该函数关系，可通过势垒层形成温度T2（基座温度）来控制势垒层的InN摩尔分数。即，能够形成具有目标组成的势垒层5。

具体而言，从图6的数据点的配置状态，可以导出以T2＝830-667×x2式表示的回归直线。因此，以原理来讲，如果可以决定所期望的InN摩尔分数x2，便能够从上述式中决定势垒层形成温度T2。即使考虑了由MOCVD炉或用于加热的加热构件的固体之间差别所产生的偏差，在上述式中，在±30℃的范围内选择适当的温度，由此能够切实形成具有所期望的InN摩尔分数x2的势垒层5。即，通过满足800-667×x2（℃）≦T2≦860-667×x2（℃）的关系，在宽的组成范围中，例如在上述的（1）式-（4）式中决定的组成范围中，能够使控制性良好地形成势垒层5。

另外，本实施方式的势垒层5的制作中，作为有机金属原料的发泡用气体、运载气体均使用氮气。即，原料气体以外的气氛气体仅为氮气。由此，能够将氢终止不饱和键（dangling bond）作为氮终止，可以将势垒层5的电子结构维持理想状态，因此可以实现二维电子气区域3e的、在高浓度下的二维电子气的生成。此外，势垒层5的制作中不优选在气体介质中有意图地混入氢气，因为这将导致二维电子气浓度的降低。

如果形成了In_x2Al_y2Ga_z2N层，接着，在使基座温度为规定的副绝缘层形成温度的基础上，向反应器内导入Al原料气体和NH₃气体，以规定厚度形成作为副绝缘层6b的AlN层。

如果形成了AlN层，接着，在使基座温度在750℃以上且850℃以下（例如800℃）的主绝缘层形成温度的基础上，向反应器内导入硅烷气体和NH₃气体，以规定厚度形成作为主绝缘层6a的氮化硅层。

在此，如上所述，设定主绝缘层形成温度低于将氮化硅层作为绝缘层设置时的一般的形成温度。由于HEMT元件20的接触电阻会增大，因此通过超过850℃的温度形成主绝缘层6a是不优选的。一方面，由于通过MOCVD法来形成主绝缘层6a其本身有难度，因此不优选将主绝缘层形成温度设定成低于750℃的温度。

如果形成了主绝缘层6a，便认为制作了外延基板10。如果得到了外延基板10，便使用该外延基板10来制作HEMT元件20。此外，之后的各工序可通过公知的方法来实现。

首先，使用光刻法工艺和RIE法，进行将成为每个元件的边界的部位蚀刻除去至深度400nm左右为止的元件分离工序。该元件分离工序是为了从一个外延基板10得到多个HEMT元件20而必须的工序，并非是本发明本质上所必须的工序。

进行元件分离工序之后，在外延基板10之上以规定厚度（例如10nm）形成SiO₂膜，通过光刻法工艺只蚀刻除去源极电极7和漏极电极8的形成预定处的SiO₂膜，从而形成SiO₂图案层。

形成SiO₂图案层之后，通过真空蒸镀法和光刻法工艺，在各形成预定处形成由Ti/Al/Ni/Au构成的源极电极7和漏极电极8。其次，650℃-1000℃之间的规定温度（例如800℃）的氮气气氛中，实施数十秒（例如30秒）的热处理。通过该热处理，对构成电极的金属元素进行合金化，并且扩散透射主绝缘层6a。由此可以很好地确保源极电极7、漏极电极8和势垒层5之间的欧姆性。

进行该热处理后，在通过光刻法工艺从SiO₂图案层除去栅极电极9的形成预定处的SiO₂膜的基础上，通过真空蒸镀法和光刻法工艺，在该形成预定处形成由Ni/Au构成的栅极电极9。栅极电极9作为肖特基性金属图案而形成。

接着，通过光刻法工艺除去残余的SiO₂图案层。之后，通过切割（dicing）以规定的尺寸切成片状，由此可以得到多个HEMT元件20。对于得到的HEMT元件20适当进行管芯焊接或引线接合。

此外，在切片之前，为了提高栅极电极9和外延基板10的接合部分的机械强度（防止栅极电极9的剥离），对得到的HEMT元件20进行热处理。在500℃-900℃之间的规定温度的氮气气氛中保持数十秒，是该热处理的一个优选的例子。

＜外延基板和HEMT元件的特征＞

其次，说明具有上述结构的外延基板10和HEMT元件20的特征。

首先，本实施方式的外延基板10中，沟道层3和势垒层5的组成决定在与上述的组成范围内，由此难以受到表面能级的影响，并且，具有自发极化效应大于压电效应的结构。另外，与由GaN形成沟道层3、由AlGaN形成势垒层的结构（AlGaN/GaN结构）相比，本发明的发明者确认即使对势垒层进行薄层化，也能保持高的二维电子气浓度，从而能保持低的薄膜电阻。

而且，外延基板10中，通过以上述方式形成主绝缘层6a，而使表面电平受到控制，其结果，得到了维持高的二维电子气浓度并能够得到进而减小薄膜电阻的效果。例如，外延基板10中，与不具备主绝缘层6a的情况相比，薄膜电阻减小至大致1/2左右。

一般地，二维电子气浓度高且电阻低的基板，不适合用作常闭动作型的HEMT元件。然而，若为本实施方式的外延基板10，即使势垒层5和主绝缘层6a的厚度均为3nm以下，也能够维持高的二维电子气浓度和低的薄膜电阻。因此，使用该外延基板10而制作的HEMT元件20中，仅通过部分栅极电极9的内部电位（built-in potential）来实现常闭状态。此外，该常闭状态的实现中，通过对由In_x2Al_y2Ga_z2N组成的III族氮化物构成的充分薄的势垒层5，接合由氮化硅构成的主绝缘层6a，从而有助于势垒层5的传导带端在整个膜厚范围向高能量侧提升。

此外，存在主绝缘层6a的厚度越大，阈值电压就越低的倾向。如果大于3nm，则阈值电压成为负值，因此无法实现常闭动作。

另外，如上所述，本实施方式中，主绝缘层6a作为低结晶性的层而形成。这种方式在形成源极电极7和漏极电极8的图案后进行热处理时，具有适宜引起主绝缘层6a两个电极的结构金属元素的扩散透射这一效果。由此，HEMT元件20中，即使将源极电极7和漏极电极8形成在主绝缘层6a上，也能够充分确保两个电极的欧姆性，其结果，接触电阻受到抑制。例如，主绝缘层6a的形成温度在900℃以上的外延基板的接触电阻，要比主绝缘层6a的形成温度在750℃-850℃范围内的值的本实施方式的外延基板10的接触电阻大两位数。

通过除了设置主绝缘层6a之外还设置副绝缘层6b，使HEMT元件20具有降低栅漏电流的效果。但是，如果以3nm以上的厚度形成，则阈值电压成变成负值，将使得不能实现常闭动作，另外，导致接触电阻的增大，因此不优选。

另外，本实施方式的HEMT元件20具有MIS型栅结构，因此，与栅正电压的上限由肖特基势垒高度所限制的肖特基型的HEMT元件相比，能够加大栅极电压范围的上限。即，与肖特基型的HEMT元件相比，能够扩大栅极电压范围。其结果，能够使漏极电流增大。而且，栅接合实质上是MIS接合，因此栅极正偏压、负偏压、以及漏电流会变少。

以其他观点来看，可以说在本实施方式中，不经过凹槽栅结构的形成这样的工序，便能够得到特性优异的常闭动作型的HEMT元件。但这并不妨碍使源极电极7和漏极电极8具有凹槽结构。

而且，由氮化硅构成的主绝缘层6a从正下方的层（副绝缘层6b或势垒层5）开始连续形成，由此还可以期待漏极电流崩塌的降低等。

如以上说明，根据本实施方式，使势垒层满足上述的组成范围并以3nm以下的厚度形成，并且，由氮化硅构成的（主）绝缘层在750℃-850℃的形成温度下以3nm以下的厚度形成，由此可以得到二维电子气浓度高，且薄膜电阻低的外延基板。

另外，通过使用该外延基板，在不经过凹槽栅结构的形成这样的繁杂的工序的情况下，也能够得到栅极阈值电压为正值且栅极电压的上限大的、低通态电阻的常闭动作型HEMT元件。

实施例

（实施例1）

本实施例中，作为上述实施方式的外延基板10，制作了如下三十六种外延基板10：固定沟道层3和势垒层5的组成，使势垒层5的厚度、主绝缘层6a的厚度、形成温度（基座温度）、副绝缘层6b的厚度等四个制作条件的组合各不相同。并且，对得到的各种外延基板10，测定了薄膜电阻。进而使用各外延基板10制作HEMT元件20，评价了阈值电压、接触电阻、以及栅漏电流。在表1中示出由GaN形成沟道层3且由In_0.23Al_0.77N形成势垒层5的试料（试料号a-1到a-18）的、各固有的形成条件和测定结果。另外，在表2示出由Al_0.2Ga_0.8N形成沟道层3且由In_0.154Al_0.646Ga_0.2N形成势垒层5的试料（试料编号b-1到b-18）的、各固有的形成条件和测定结果。

首先，制作了外延基板10。此时，到形成势垒层5为止，除了上述条件，对全部的外延基板10均以相同条件进行。

具体而言，首先，作为基底基板1准备了多片（0001）面取向的直径为2英寸的6H-SiC基板。所述基板厚度为300μm。将各基板设置在MOCVD炉反应器内，并且置换成真空气体之后使反应器内压力为30kPa，形成了氢/氮混合流态的气氛。其次，通过加热基座对基底基板1进行升温。

如果基座温度达到1050℃，便向反应器内导入TMA（trimethylaluminum：三甲基铝）鼓泡气体和氨气，作为缓冲层形成了200nm厚度的AlN层。

接着，使基座温度为规定的温度，向反应器内以规定流量比导入作为有机金属原料气体的TMG（trimethylgallium：三甲基镓）鼓泡气体和氨气，以2μm厚度形成了作为沟道层3的GaN层或Al_0.2Ga_0.8N层。

得到沟道层3之后，使反应器压力为10kPa，接着向反应器内导入TMA鼓泡气体和氨气，以1nm厚度形成了作为隔离层4的AlN层。

形成隔离层4后接着形成了势垒层5。此外，根据势垒层组成设定了基座温度。另外，使势垒层5的厚度为2nm、2.5nm、3nm、4nm四种。

形成势垒层5后，只对一部分试料形成了作为副绝缘层6b的AlN层。使副绝缘层6b的厚度为0nm（相当于未设有副绝缘层6b的情况）、1nm、2nm、2.5nm，3nm五种。此外，使基座温度均为1050℃。

接着，除了一部分试料，均形成了作为主绝缘层6a的氮化硅层。使主绝缘层6a的厚度为0nm（相当于未设有主绝缘层6a的情况）、1.5nm、2nm、2.5nm、3nm、4nm六种，并使基座温度为750℃、800℃、850℃、900℃、1000℃五种。

形成了预定形成的全部层之后，使基座温度降温至接近室温，使反应器内恢复成大气压，之后取出已制作的外延基板10。通过以上顺序得到了各外延基板10。

对得到的外延基板10通过四端法（four‐terminal method）测定了薄膜电阻。在表1和表2示出得出的结果。

接着，在主绝缘层6a上面的源极电极7和漏极电极8的目标形成处，使用光刻法工艺和真空蒸镀法，形成了由Ti/Al/Ni/Au（各膜厚为25/75/15/100nm）构成的电极图案。之后，氮气中进行了30秒的800℃热处理。

接着，在主绝缘层6a的上面的栅极电极9的目标形成处，使用光刻法工艺和真空蒸镀法形成了由Ni/Au（膜厚6nm/12nm）构成的栅极电极9的图案。此外，栅极电极9与主绝缘层6a的接合部形成为1mm×1mm尺寸。

最后，通过切割切成片状，由此得到多个HEMT元件20。

对得到的HEMT元件20进行管芯焊接或引线接合的基础上，通过霍尔效应法测定了阈值电压、接触电阻、外加-100V时的栅漏电流。在表1和表2示出得出的结果。

[表1]

[表2]

根据表1和表2所示的结果，设有主绝缘层6a的试料（a-2到a-18、b-2到b-18）的薄膜电阻降低至未设有主绝缘层6a的试料（a-1、b-1）的薄膜电阻的1/2左右。这表示设置主绝缘层6a对降低外延基板10的薄膜电阻有效。

另外，设有主绝缘层6a的试料中，栅漏电流减小至未设有主绝缘层6a的试料的1/10000-1/1000000左右。这表示，使用具备主绝缘层6a的外延基板10制作HEMT元件20对减小HEMT元件20的栅漏电流极其有效。

一方面，从势垒层5的厚度、主绝缘层6a的厚度与HEMT元件20的特性的关系来看，存在各自的厚度越大，阈值电压就越小的倾向。3nm以下的厚度的试料中阈值电压为正值，与此相比，只有4nm厚度的试料（a-7、a-14、b-7、b-14）的阈值电压为负值。该结果表示，要实现常闭动作型的HEMT元件20，需要使势垒层5的厚度和主绝缘层6a的厚度均在3nm以下。此外，阈值电压在正值的范围中，存在主绝缘层6a的厚度越大，栅漏电流就越小的倾向。

另外，从主绝缘层6a的形成温度和HEMT元件20的特性的关系来看，形成温度在900℃以上的试料（a-10、a-11、b-10、b-11）中的接触电阻比形成温度在800℃以下的其他试料的接触电阻大两位数左右。该结果表示，通过降低形成温度而将主绝缘层6a形成为结晶性比一般的绝缘层低的层，这对减小接触电阻有效。

而且，就设有副绝缘层6b的试料（a-15到a-18、b-15到b-18）来看，与势垒层5和主绝缘层6a的制作条件相同、且未设有副绝缘层6b的试料（a-3、a-4、b-3、b-4）相比，栅漏电流变小，但副绝缘层6b的厚度为4nm的试料（a-18、b-18）中阈值电压为负值，并且接触电阻增大。该结果表示，设置3nm以下的厚度的副绝缘层6b对减小HEMT元件20的栅漏电流有效。但是，存在副绝缘层6b的厚度越大阈值电压就越小的倾向，因此判断为，要切实实现常闭动作则优选使副绝缘层6b的厚度在2nm以下。

（实施例2）

本实施例中，作为上述实施方式的外延基板10，使沟道层3的组成分为不同的四种，使势垒层5的组成分为不同的七种，除此之外以与实施例1相同条件制作了二十八种外延基板10。并且，对得到的各种外延基板10测定了薄膜电阻。进而使用各外延基板10制作HEMT元件20，评价了阈值电压、接触电阻、栅漏电流。全部试料（试料号ｃ-1到ｃ-18）的势垒层5的厚度均为2nm。主绝缘层6a的厚度为2nm，其形成温度（基座温度）为800℃。并没有形成副绝缘层6b。在表3示出各试料的固有的形成条件、各测定结果。

此外，图2至图5所示的、以InN、AlN、GaN的三个成为为顶点的三维图中，用圆形记号图示各试料的势垒层5的组成。即，全部试料的沟道层3和势垒层5的组成包括在由以式（1）至式（4）表示的四个直线包围的范围。

[表3]

表3所示的结果表示：从式（1）至式（4）中表示的组成范围内选择沟道层3和势垒层5的组成来制作外延基板，由此得到薄膜电阻低的外延基板；使用该外延基板，如上述实施方案制作HEMT元件，由此能够得到栅极阈值电压为正值且栅极电压的上限大的、低通态电阻的常闭动作型HEMT元件。

Claims

1.一种半导体元件用外延基板，其特征在于，

具备：

基底基板；

沟道层，其至少含有Al和Ga，且由In_x1Al_y1Ga_z1N组成的第一III族氮化物构成，其中x1+y1+z1＝1；

势垒层，其至少含有In和Al，且由In_x2Al_y2Ga_z2N组成的第二III族氮化物构成，其中x2+y2+z2＝1，

所述第一III族氮化物的组成在由x1＝0，0≦y1≦0.3决定的范围内，

所述第二III族氮化物的组成在以InN、AlN、GaN为顶点的三维图上，由根据所述第一III族氮化物的组成决定的、以下各式所表示的直线包围的范围内，

所述势垒层的厚度为3nm以下，

并且，

在所述势垒层之上，进而具备有由氮化硅构成且具有3nm以下的厚度的低结晶性绝缘层，

式1

x 2 = \frac{y 2 - (0.27 + 0.5 y 1)}{1.78} = - \frac{z 2 - (0.73 - 0.5 y 1)}{2.78}

式2

x 2 = \frac{y 2 - (0.4 + 0.6 y 1)}{1.78} = - \frac{z 2 - (0.6 - 0.6 y 1)}{2.78}

式3

z2=0.4

式4

z2=0。

2.权利要求1所述的半导体元件用外延基板，其特征在于，在所述势垒层和低结晶性绝缘层之间，进而具备有由绝缘性的III族氮化物构成的、具有2.5nm以下的厚度的副绝缘层。

3.权利要求2所述的半导体元件用外延基板，其特征在于，所述副绝缘层由AlN构成。

4.权利要求1-3中任一项所述的半导体元件用外延基板，其特征在于，

在所述沟道层和所述势垒层之间进而具备隔离层，所述隔离层至少含有Al，且由具有大于所述势垒层的宽带隙能量的、In_x3Al_y3Ga_z3N组成的第三III族氮化物构成，其中x3+y3+z3＝1，

所述隔离层和所述势垒层的厚度的总和在5nm以下。

5.权利要求4所述的半导体元件用外延基板，其特征在于，所述隔离层由AlN构成。

6.一种半导体元件，其特征在于，

权利要求1-5中任一项所述的半导体元件用外延基板的所述低结晶性绝缘层之上，通过欧姆接合来接合源极电极和漏极电极并且通过肖特基接合来接合栅极电极。

7.一种半导体元件用外延基板的制作方法，其特征在于，

所述方法包括：

沟道层形成工序，基底基板之上外延形成沟道层，所述沟道层至少含有Al和Ga，且由In_x1Al_y1Ga_z1N组成的第一III族氮化物构成，其中x1+y1+z1＝1；

势垒层形成工序，在所述沟道层之上外延形成势垒层，所述势垒层至少含有In和Al，且由In_x2Al_y2Ga_z2N组成的第二III族氮化物构成，其中x2+y2+z2＝1；

主绝缘层形成工序，在所述势垒层之上形成由氮化硅形成的主绝缘层，

所述沟道层形成工序中，所述第一III族氮化物的组成选自由x1＝0，0≦y1≦0.3决定的范围内，

所述势垒层形成工序中，所述第二III族氮化物的组成选自在以InN、AlN、GaN为顶点的三维图上，由根据所述第一III族氮化物的组成决定的、以下各式所表示的直线包围的范围内，并且，以3nm以下的厚度形成所述势垒层，

所述主绝缘层形成工序中，在750℃以上且850℃以下的形成温度下，以3nm以下的厚度形成所述主绝缘层，

式5

x 2 = \frac{y 2 - (0.27 + 0.5 y 1)}{1.78} = - \frac{z 2 - (0.73 - 0.5 y 1)}{2.78}

式6

x 2 = \frac{y 2 - (0.4 + 0.6 y 1)}{1.78} = - \frac{z 2 - (0.6 - 0.6 y 1)}{2.78}

式7

z2=0.4

式8

z2=0。

8.权利要求7所述的半导体元件用外延基板的制作方法，进一步包括副绝缘层形成工序，其在所述势垒层之上，以2.5nm以下厚度形成由绝缘性的III族氮化物构成的副绝缘层，

并在所述副绝缘层之上形成所述主绝缘层。

9.权利要求8所述的半导体元件用外延基板的制作方法，其特征在于，所述副绝缘层由AlN形成。

10.权利要求7-9中任一项所述的半导体元件用外延基板的制作方法，其特征在于，

进一步包括隔离层形成工序，在所述沟道层之上形成隔离层，所述隔离层至少含有Al，且由具有大于所述势垒层的宽带隙能量的，In_x3Al_y3Ga_z3N组成的第三III族氮化物构成，其中x3+y3+z3＝1，

并在所述隔离层之上形成所述势垒层。

11.权利要求10所述的半导体元件用外延基板的制作方法，其特征在于，所述隔离层由AlN形成。

12.权利要求7-11中任一项所述的半导体元件用外延基板的制作方法，其特征在于，

将形成所述沟道层的温度T1（℃）设定在950℃≦T1≦1250℃范围内，

将形成所述势垒层的温度T2（℃）设定在根据所述第二III族氮化物的InN的摩尔分数x2决定的、

800-667×x2（℃）≦T2≦860-667×x2（℃）且600℃≦T2≦850℃的范围内。

13.一种半导体元件的制作方法，其特征在于，

该方法包括：

通过权利要求7至12中任一项所述的半导体元件用外延基板的制作方法来制作外延基板的工序；

在所述外延基板的所述低结晶性绝缘层之上，通过欧姆接合来接合源极电极和漏极电极的工序；

对形成有所述源极电极和所述漏极电极的所述外延基板进行热处理的工序；

所述低结晶性绝缘层之上，通过肖特基接合来接合栅极电极的工序。