JPS62114265A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62114265A JPS62114265A JP60257093A JP25709385A JPS62114265A JP S62114265 A JPS62114265 A JP S62114265A JP 60257093 A JP60257093 A JP 60257093A JP 25709385 A JP25709385 A JP 25709385A JP S62114265 A JPS62114265 A JP S62114265A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体記憶装置に関し、特にＭＯＳダイナミ
ックＲＡＭにおけるα粒子によるソフトエラーを改善し
た半導体記憶装置に関するものである。
ックＲＡＭにおけるα粒子によるソフトエラーを改善し
た半導体記憶装置に関するものである。
［従来の技術］
Ｍ ＯＳダイナミックＲＡ Ｍでは、パッケージ材料な
どに含まれているトリウムやウランなどから放出される
α粒子によるソフトエラーが信頼性上大きな問題となる
。メモリの大容量化が進むに従ってメモリセルが微細化
されこれに蓄積できる電荷層が少なくなる結果、α粒子
による外来ノイズによってメモリセルの記憶情報が反転
しソフトエラーを生じる。このようなソフトエラーを防
止するために、大きく分けて２つの方法がとられてきた
。１つは、チップに当たるα粒子の数そのものを減らす
という方法で、チップをα粒子を通さない敢ｔ）１１１
ｊＩ含有量の少ない膜で保護することや、パッケージ材
′Ｆ４などを高Ｖ＠度化することなどが行なわれている
。しかし完全にチップへのα粒子の入射を押えることは
できない。他の１つは、α粒子に対するチップそのもの
の強さを強くするという方法で、メモリセル容量を大き
くすることが行なわれている。このように、蓄積信号量
を外来ノイズに対して大きくすることにより、チップが
ソフトエラーに対して強くなり、これまでもメモリサイ
ズの微細化の制限の中でメモリセル容量を大きくする工
夫がなされてきた。
どに含まれているトリウムやウランなどから放出される
α粒子によるソフトエラーが信頼性上大きな問題となる
。メモリの大容量化が進むに従ってメモリセルが微細化
されこれに蓄積できる電荷層が少なくなる結果、α粒子
による外来ノイズによってメモリセルの記憶情報が反転
しソフトエラーを生じる。このようなソフトエラーを防
止するために、大きく分けて２つの方法がとられてきた
。１つは、チップに当たるα粒子の数そのものを減らす
という方法で、チップをα粒子を通さない敢ｔ）１１１
ｊＩ含有量の少ない膜で保護することや、パッケージ材
′Ｆ４などを高Ｖ＠度化することなどが行なわれている
。しかし完全にチップへのα粒子の入射を押えることは
できない。他の１つは、α粒子に対するチップそのもの
の強さを強くするという方法で、メモリセル容量を大き
くすることが行なわれている。このように、蓄積信号量
を外来ノイズに対して大きくすることにより、チップが
ソフトエラーに対して強くなり、これまでもメモリサイ
ズの微細化の制限の中でメモリセル容量を大きくする工
夫がなされてきた。
ところで、ソフトエラーは、α粒子の入射する箇所によ
って２つのモードに分けられる。１つはメモリセルモー
ドで、メモリセルにα粒子による生成電荷が入射して起
こるエラーであり、このエラーはメモリサイクル時間に
依存しない。他の１つはビット線モードで、メモリセル
から情報をビット線に転送後、ビット線にα粒子による
生成電荷が入射して起こるエラーである。このエラーは
、読出動作でビット線が７０−ティングになっている時
間に比例する。以上のことを模式的に示したのが第３図
である。
って２つのモードに分けられる。１つはメモリセルモー
ドで、メモリセルにα粒子による生成電荷が入射して起
こるエラーであり、このエラーはメモリサイクル時間に
依存しない。他の１つはビット線モードで、メモリセル
から情報をビット線に転送後、ビット線にα粒子による
生成電荷が入射して起こるエラーである。このエラーは
、読出動作でビット線が７０−ティングになっている時
間に比例する。以上のことを模式的に示したのが第３図
である。
ソフトエラーモードは以上）ホべたとおりであるが、こ
れら２つのモードのソフトエラーに対してチップを強く
するには２つの方法が考えられる。
れら２つのモードのソフトエラーに対してチップを強く
するには２つの方法が考えられる。
１つは、前述しようにメモリセルの蓄積電荷吊を大きく
してα粒子による生成電荷の影響を受けにくくでるとい
う方法であり、他の１つは、入射α粒子による生成電荷
の収集効率の低減を図るという方法である。メモリセル
の蓄積ＩＩ向ｌを大きくする方法（Ｊ１メモリセルモー
ド、ビット線モードの両方のソフト１ラーに対して効果
がある。
してα粒子による生成電荷の影響を受けにくくでるとい
う方法であり、他の１つは、入射α粒子による生成電荷
の収集効率の低減を図るという方法である。メモリセル
の蓄積ＩＩ向ｌを大きくする方法（Ｊ１メモリセルモー
ド、ビット線モードの両方のソフト１ラーに対して効果
がある。
第４図は、従来の、メモリセルの電荷層８％層を大ぎく
するように構成したＭＯＳダイナミックＲＡＭの構造を
示す断面図である。初めにこの装置の構成についで説明
する。図において、ｐ形シリコン轄板１土にｎ形ドレイ
ン拡散領域９ａが形成されている。また、ｐ形シリコン
基板１上にこの基鈑の不ＩｉＩ！物瀞度より高不純物濃
度のｐ＋形拡散領域３が形成されており、ｎ形トレイン
拡散領域９ａと間隔を隔ててＯ形シリコン基板１上にｎ
形ソース拡散領ｗｔ９ｂが、ｐ＋形拡散領域３上にｎ膨
拡数頭Ｆａ４が形成されている。２は分離用の厚い酸化
膜領域である。また、ｎ形ドレイン拡散領域９ａとｎ形
ソース拡散領域９ｂ間のｐ形シリコン基板１上にゲート
酸化膜７が形成されており、このゲート酸化謹上にポリ
シリコン層からなるゲート電極８が形成されている。ゲ
ート電極８はワード線ＷＬに接続されている。ｐ形シリ
コン基板１とゲート酸化１１７とゲート電極８とｎ形ド
レイン拡散領域９ａとｎ形ソース拡散領域９ｂとはトラ
ンスファゲートトランジスタであるＮチャンネルＭＯＳ
トランジスタ１８を構成している。また、ｎ膨拡散領域
４上にＭＯＳキャパシタ用ゲート酸化膜５が形成されて
おり、ＭＯＳキャパシタ用ゲート酸化膜５．厚い酸化膜
領域２上にポリシリコン層からなるＭＯＳキャパシタ用
電極６が形成されている。ｎ膨拡散領域４とＭＯＳキャ
パシタ用ゲート酸化膜５とＭＯＳキャパシタ用電極６と
は容Ｎ ＣｏのＭＯＳキャパシタを構成し、ｎ膨拡散領
域４はこのキャパシタの一方の電極となる。また、ｐ＋
形拡散領域３とｎ膨拡散領域４との接合は容ωＣＪの接
合容量キャパシタを構成している。
するように構成したＭＯＳダイナミックＲＡＭの構造を
示す断面図である。初めにこの装置の構成についで説明
する。図において、ｐ形シリコン轄板１土にｎ形ドレイ
ン拡散領域９ａが形成されている。また、ｐ形シリコン
基板１上にこの基鈑の不ＩｉＩ！物瀞度より高不純物濃
度のｐ＋形拡散領域３が形成されており、ｎ形トレイン
拡散領域９ａと間隔を隔ててＯ形シリコン基板１上にｎ
形ソース拡散領ｗｔ９ｂが、ｐ＋形拡散領域３上にｎ膨
拡数頭Ｆａ４が形成されている。２は分離用の厚い酸化
膜領域である。また、ｎ形ドレイン拡散領域９ａとｎ形
ソース拡散領域９ｂ間のｐ形シリコン基板１上にゲート
酸化膜７が形成されており、このゲート酸化謹上にポリ
シリコン層からなるゲート電極８が形成されている。ゲ
ート電極８はワード線ＷＬに接続されている。ｐ形シリ
コン基板１とゲート酸化１１７とゲート電極８とｎ形ド
レイン拡散領域９ａとｎ形ソース拡散領域９ｂとはトラ
ンスファゲートトランジスタであるＮチャンネルＭＯＳ
トランジスタ１８を構成している。また、ｎ膨拡散領域
４上にＭＯＳキャパシタ用ゲート酸化膜５が形成されて
おり、ＭＯＳキャパシタ用ゲート酸化膜５．厚い酸化膜
領域２上にポリシリコン層からなるＭＯＳキャパシタ用
電極６が形成されている。ｎ膨拡散領域４とＭＯＳキャ
パシタ用ゲート酸化膜５とＭＯＳキャパシタ用電極６と
は容Ｎ ＣｏのＭＯＳキャパシタを構成し、ｎ膨拡散領
域４はこのキャパシタの一方の電極となる。また、ｐ＋
形拡散領域３とｎ膨拡散領域４との接合は容ωＣＪの接
合容量キャパシタを構成している。
そして、ＭＯＳキャパシタと接合容量キャパシタとはメ
モリセルを構成している。また、ゲート電極８．ＭＯＳ
キャパシタ用電極６を覆うようにシリコン酸化膜１０が
形成されており、このシリコン鋏化護上にビット線であ
るＡＱの金属配線１２が形成されてる。シリコン酸化膜
１０に開孔部１１が設けられており、ｎ形ドレイン拡散
領域９ａはこの開孔部１１でＡｌの金属配線１２に接続
されている。
モリセルを構成している。また、ゲート電極８．ＭＯＳ
キャパシタ用電極６を覆うようにシリコン酸化膜１０が
形成されており、このシリコン鋏化護上にビット線であ
るＡＱの金属配線１２が形成されてる。シリコン酸化膜
１０に開孔部１１が設けられており、ｎ形ドレイン拡散
領域９ａはこの開孔部１１でＡｌの金属配線１２に接続
されている。
第５図は、第４図の等価回路図である。図において、Ｎ
チャンネルＭＯＳトランジスタ１８のゲートはワード線
ＷＬに、そのドレインはビット線ＢＬに、そのソースは
容Ｉ ＣｏのＭＯＳキャパシタ１９の一方の電極と容量
ＣＪの接合容量キャパシタ２０の一方の電極とに接続さ
れており、メモリセルの容量は容量Ｃｏと容量ＣＪとの
並列容量から構成されている。そして、ワード線ＷＬと
ビットｌ１ＢＬとの選択により、メモリセル容量への情
報の書込みおよびメモリセルからの情報の読出しを行な
う。
チャンネルＭＯＳトランジスタ１８のゲートはワード線
ＷＬに、そのドレインはビット線ＢＬに、そのソースは
容Ｉ ＣｏのＭＯＳキャパシタ１９の一方の電極と容量
ＣＪの接合容量キャパシタ２０の一方の電極とに接続さ
れており、メモリセルの容量は容量Ｃｏと容量ＣＪとの
並列容量から構成されている。そして、ワード線ＷＬと
ビットｌ１ＢＬとの選択により、メモリセル容量への情
報の書込みおよびメモリセルからの情報の読出しを行な
う。
第６図（ａ）〜（ｅ）は、第４図に示したＭＯＳダイナ
ミックＲＡＭの製造工程を示す図である。
ミックＲＡＭの製造工程を示す図である。
次に、このＭＯＳダイナミックＲＡ Ｍの製造方法を第
６図（ａ）〜（ｅ ）を参照しで説明する。
６図（ａ）〜（ｅ ）を参照しで説明する。
まず、第６図（ａ ）に示すように、ｐ形シリコン基板
１上に分離用の厚い酸化膜領域２を形成する。
１上に分離用の厚い酸化膜領域２を形成する。
次に、第６因（ｂ ）に示すように、ＭＯＳキャパシタ
の下部に相当する部分にｐ＋形膨拡数頭ａ３゜ｎ膨拡散
領域４をイオン注入などにより順次形成する。次に、第
６図（Ｃ）に示すように、ＭＯＳキャパシタ用ゲート酸
化ｍ５を形成した後、第１のポリシリコン層によってＭ
ＯＳキャパシタ用電極６を形成する。次に、第６図（ｄ
）に示すように、ＮチャンネルＭＯＳトランジスタ１
８のゲート酸化膜７を形成した後、第２のポリシリコン
層によってＮチャンネルＭＯＳトランジスタ１８のゲー
ト電極８を形成し、さらにｎ形ドレイン拡散領域９ａお
よびｎ形ソース拡散領域９ｂを形成する。次に、第６１
ｇ （ｅ ）に示すように、シリコン酸化膜１０を形成
した優、このシリコ〉・酸化膜に開口部１１を形成する
。次に、ＡｆＬの金属配線１２を施すと第４図に示した
ＭＯＳダイナミックＲＡＭが得られる。
の下部に相当する部分にｐ＋形膨拡数頭ａ３゜ｎ膨拡散
領域４をイオン注入などにより順次形成する。次に、第
６図（Ｃ）に示すように、ＭＯＳキャパシタ用ゲート酸
化ｍ５を形成した後、第１のポリシリコン層によってＭ
ＯＳキャパシタ用電極６を形成する。次に、第６図（ｄ
）に示すように、ＮチャンネルＭＯＳトランジスタ１
８のゲート酸化膜７を形成した後、第２のポリシリコン
層によってＮチャンネルＭＯＳトランジスタ１８のゲー
ト電極８を形成し、さらにｎ形ドレイン拡散領域９ａお
よびｎ形ソース拡散領域９ｂを形成する。次に、第６１
ｇ （ｅ ）に示すように、シリコン酸化膜１０を形成
した優、このシリコ〉・酸化膜に開口部１１を形成する
。次に、ＡｆＬの金属配線１２を施すと第４図に示した
ＭＯＳダイナミックＲＡＭが得られる。
このようにして従来のＭＯＳダイナミックＲＡＭでは、
ｎ膨拡散＃４域４下に形成したｐ＋形膨拡領域３によっ
て増加された接合容量キャパシタ２０の容量 ＣＪをＭ
ＯＳキャパシタ１９の容量Ｃ。
ｎ膨拡散＃４域４下に形成したｐ＋形膨拡領域３によっ
て増加された接合容量キャパシタ２０の容量 ＣＪをＭ
ＯＳキャパシタ１９の容量Ｃ。
に付加することで、メモリセルの蓄積電荷量を増加させ
ているほか、このｐ“膨拡散領域３によってｐ形シリコ
ン基板１とｎ形ソース拡散領域９ｂ間の空乏層領域の広
がりを抑えることができ、このため、α粒子による生成
電荷が空乏層領域より０形ンース拡散領域９ｂに収集さ
れることにより発生するメモリセルモードのソフトエラ
ーの低減が図られている。
ているほか、このｐ“膨拡散領域３によってｐ形シリコ
ン基板１とｎ形ソース拡散領域９ｂ間の空乏層領域の広
がりを抑えることができ、このため、α粒子による生成
電荷が空乏層領域より０形ンース拡散領域９ｂに収集さ
れることにより発生するメモリセルモードのソフトエラ
ーの低減が図られている。
またこの他に、メモリセルの蓄積電荷５がメモリセルの
記憶ノードの電位（第４図においてはｎ形ソース拡散順
城９ｂの電位）とメモリセル容量の積で表わされること
を用いて、記憶ノードの電位を高くしてメモリセルの蓄
積電荷量を増力口させることも行なわれている。
記憶ノードの電位（第４図においてはｎ形ソース拡散順
城９ｂの電位）とメモリセル容量の積で表わされること
を用いて、記憶ノードの電位を高くしてメモリセルの蓄
積電荷量を増力口させることも行なわれている。
［発明が解決しようとする問題点］
上記のような従来のＭＯＳダイナミックＲＡＭでは、微
細化の中でさらにメモリセルの蓄積電荷層を増加させる
ためにキャパシタ用ゲート酸化膜５を薄膜化するには信
頼性上限界がある。また、上記のような構成ではメモリ
セルモードのソフトエラーの低減を図ることができるが
、ビット線モードのソフトエラーの低減については十分
でなく、ｐ形シリコン基板１とｎ形ドレイン拡散領域９
８闇に空乏層領域が広がりやすく、α粒子による生成電
荷がこの空乏層領域よりｎ形ドレイン拡散領域９ａに収
集されてビット線モードのソフトエラーが発生するとい
う問題点があった。
細化の中でさらにメモリセルの蓄積電荷層を増加させる
ためにキャパシタ用ゲート酸化膜５を薄膜化するには信
頼性上限界がある。また、上記のような構成ではメモリ
セルモードのソフトエラーの低減を図ることができるが
、ビット線モードのソフトエラーの低減については十分
でなく、ｐ形シリコン基板１とｎ形ドレイン拡散領域９
８闇に空乏層領域が広がりやすく、α粒子による生成電
荷がこの空乏層領域よりｎ形ドレイン拡散領域９ａに収
集されてビット線モードのソフトエラーが発生するとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット線モードのソフトエラーを低減するこ
とができる半導体記憶装置を得ることを目的とする。
たもので、ビット線モードのソフトエラーを低減するこ
とができる半導体記憶装置を得ることを目的とする。
Ｌ問題点を解決するための手段］
この発明に係る半導体記憶装置は、ビット線に接続され
る第２導電形第１半導体領域に接しかつトランジスタの
チャンネル領域内に入らないように、第１導電形半導体
基板の不純物濃度より高不純物濃度の第１導電形第１半
導体領域を第１導電形半導体基板上に形成し、その一部
に情報を記憶するための電荷蓄積領域を含む第２導電形
第２半導体領域に接しかつトランジスタのチャンネル領
域内に入らないように、第１導電形半導体基板の不純物
濃度より高不純物濃度の第１導電形第２半導体領域を第
１導電形半導体基板上に形成したものである。
る第２導電形第１半導体領域に接しかつトランジスタの
チャンネル領域内に入らないように、第１導電形半導体
基板の不純物濃度より高不純物濃度の第１導電形第１半
導体領域を第１導電形半導体基板上に形成し、その一部
に情報を記憶するための電荷蓄積領域を含む第２導電形
第２半導体領域に接しかつトランジスタのチャンネル領
域内に入らないように、第１導電形半導体基板の不純物
濃度より高不純物濃度の第１導電形第２半導体領域を第
１導電形半導体基板上に形成したものである。
［作用］
この発明においては、高不純物濃度の第１導電形第１半
導体ｍＦａおよび第１導電形第２半導体領域によって、
第２導電形第１半導体領域および第２導電形第２半導体
領域と第１導電形半導体基板間の空乏層頭載の広がりが
抑Ｉ１１される。
導体ｍＦａおよび第１導電形第２半導体領域によって、
第２導電形第１半導体領域および第２導電形第２半導体
領域と第１導電形半導体基板間の空乏層頭載の広がりが
抑Ｉ１１される。
［実施例コ
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明ど
重複する部分については適宜その説明を省略υ“る。
重複する部分については適宜その説明を省略υ“る。
第１図は、この発明の実施例である半導体記憶装置のＨ
Ａ造を示す断面図である。この実施例の構成が第４図の
構成と異なる点は以下の点である。
Ａ造を示す断面図である。この実施例の構成が第４図の
構成と異なる点は以下の点である。
すなわち、ｐ形シリコン基板１の不純物濃度より高不純
物１１濃度のｐ＋形膨拡ｌｌ領賊１６ａが、ｎ形ドレイ
ン拡散領域９ａに接しかつトランスファゲート１〜ラン
ジスタであるｎチャンネル領域内 ｉ−ランジスタ１８
のチャンネル領域内に入らないようにｐ形シリコン基板
１上に形成されている。また、ｐ形シリコン基板１の不
純物１濃度より高不純物濃度のｐ１形拡散領域１６ｂが
、ｎ膨拡散領域４゜ｎ形ソース拡数頭ｗｔｃ＋ｂに接し
かつトランスファゲートトランジスタであるｎチャンネ
ルＭＯＳトランジスタ１８のチャンネル領域内に入らな
いようにｐ形シリコン基板１上に形成されている。ｐ＋
形膨拡ＰＪ１城１６ｂとｎ膨拡散領域４．ｎ形ソース拡
ｒｌｌ領し！９ ｂとの接合は容色ＣＪ’の接合容認キ
ャパシタをイＭ成し、この接合′８間キャパシタとＭＯ
Ｓキャパシタとはメモリセルを構成している。
物１１濃度のｐ＋形膨拡ｌｌ領賊１６ａが、ｎ形ドレイ
ン拡散領域９ａに接しかつトランスファゲート１〜ラン
ジスタであるｎチャンネル領域内 ｉ−ランジスタ１８
のチャンネル領域内に入らないようにｐ形シリコン基板
１上に形成されている。また、ｐ形シリコン基板１の不
純物１濃度より高不純物濃度のｐ１形拡散領域１６ｂが
、ｎ膨拡散領域４゜ｎ形ソース拡数頭ｗｔｃ＋ｂに接し
かつトランスファゲートトランジスタであるｎチャンネ
ルＭＯＳトランジスタ１８のチャンネル領域内に入らな
いようにｐ形シリコン基板１上に形成されている。ｐ＋
形膨拡ＰＪ１城１６ｂとｎ膨拡散領域４．ｎ形ソース拡
ｒｌｌ領し！９ ｂとの接合は容色ＣＪ’の接合容認キ
ャパシタをイＭ成し、この接合′８間キャパシタとＭＯ
Ｓキャパシタとはメモリセルを構成している。
さらに、ｐ形シリコン基板１上にこの基板の不純物濃度
より高不純物濃度のｐ＋形膨拡鋼域１６Ｃが形成されて
おり、このｐ＋形膨拡領域１６Ｃ上にｎ形ドレイン拡散
領域１４ａが形成されている。
より高不純物濃度のｐ＋形膨拡鋼域１６Ｃが形成されて
おり、このｐ＋形膨拡領域１６Ｃ上にｎ形ドレイン拡散
領域１４ａが形成されている。
また、ｐ形シリコン基板１上にｎ形ドレイン拡散領域１
４ａと間隔を隔ててｎ形ソース拡数頭ｗ１．１４ｂが形
成されている。０形ドレイン拡散ｆｌ！域１４ａとｎ形
ソース拡散領１ｉｉ！１４ｂ間のｐ形シリコン基板１上
にゲート酸化膜２１が形成されており、このゲート駿化
摸上にポリシリコン層からなるゲート７４極１３が形成
されている。ｐ形シリコン基板１とゲート酸化膜２１と
ゲート電極１３とｎ形ドレイン拡散領域１４ａとｎ形ソ
ース拡散領域１４ｂとはセンスアンプ部分のｎチャンネ
ルＭＯＳトランジスタ２２を構成している。また、０＋
形拡散領域１６ＣはｎチャンネルＭＯＳトランジスタ２
２のチャンネル領域内に入らないように形成されている
。ｐ＋形拡散領域１６ａ、１６ｂ、１６Ｃの不純物濃度
は、好ましくは１ＱＩＧ〜１０１８個／’Ｑｎｌ’であ
るとよい。また、ゲート電極１３を覆うようにシリコン
酸化膜１０が形成されており、このシリコン酸化１１０
上にビット線であるＡｕの金属配線１２が形成されてい
る。シリコン酸化膜１０に開孔部１５が設けられており
、ｎ形ドレイン拡散領域１４ａはこの開孔部１５でＡｕ
の金属配線１２に接続されている。
４ａと間隔を隔ててｎ形ソース拡数頭ｗ１．１４ｂが形
成されている。０形ドレイン拡散ｆｌ！域１４ａとｎ形
ソース拡散領１ｉｉ！１４ｂ間のｐ形シリコン基板１上
にゲート酸化膜２１が形成されており、このゲート駿化
摸上にポリシリコン層からなるゲート７４極１３が形成
されている。ｐ形シリコン基板１とゲート酸化膜２１と
ゲート電極１３とｎ形ドレイン拡散領域１４ａとｎ形ソ
ース拡散領域１４ｂとはセンスアンプ部分のｎチャンネ
ルＭＯＳトランジスタ２２を構成している。また、０＋
形拡散領域１６ＣはｎチャンネルＭＯＳトランジスタ２
２のチャンネル領域内に入らないように形成されている
。ｐ＋形拡散領域１６ａ、１６ｂ、１６Ｃの不純物濃度
は、好ましくは１ＱＩＧ〜１０１８個／’Ｑｎｌ’であ
るとよい。また、ゲート電極１３を覆うようにシリコン
酸化膜１０が形成されており、このシリコン酸化１１０
上にビット線であるＡｕの金属配線１２が形成されてい
る。シリコン酸化膜１０に開孔部１５が設けられており
、ｎ形ドレイン拡散領域１４ａはこの開孔部１５でＡｕ
の金属配線１２に接続されている。
第２図は、第１図の等価回路図である。図において、ｎ
チャンネルＭＯＳトランジスタ１８のゲー１−はワード
Ｐ！ＷＬに、そのドレインはヒツト線ＢＬに、そのソー
スは容ＩＩ ＣｏのＭＯＳキャパシタ１９の一方の４慟
と容量ｃｙ’の接合容量キャパシタ２４の一方の電極と
に接続されてＪ５す、メモリセルの容量は容ａｉ Ｇ
ｏと容ＨＩＣＪ’との並列容量から１！成されている。
チャンネルＭＯＳトランジスタ１８のゲー１−はワード
Ｐ！ＷＬに、そのドレインはヒツト線ＢＬに、そのソー
スは容ＩＩ ＣｏのＭＯＳキャパシタ１９の一方の４慟
と容量ｃｙ’の接合容量キャパシタ２４の一方の電極と
に接続されてＪ５す、メモリセルの容量は容ａｉ Ｇ
ｏと容ＨＩＣＪ’との並列容量から１！成されている。
また、センスアンプ部分のｎチャンネルＭＯＳトランジ
スタ２２の１−レインはピッ［−線ＢＬに、そのソース
はセンスアンプ部分のｎチャンネルＭ’０３ｔ−ランジ
スタ２３（第１図では図示せず）のソースに接続されて
いる。
スタ２２の１−レインはピッ［−線ＢＬに、そのソース
はセンスアンプ部分のｎチャンネルＭ’０３ｔ−ランジ
スタ２３（第１図では図示せず）のソースに接続されて
いる。
次に、この半導体記憶装置の製造方法について第６図（
ａ）〜（ｅ）を参照して説明する。第６図（ｂ ）にお
いて厚い酸化映領戚２を形成した後、マスクを用いて同
時にｐ＋形膨拡＃ｌ領Ｑ１１５ａ、１６ｂ、１６Ｃを拡
散またはイオン注入により形成し、この後ｎ膨拡数頭Ｆ
ｉＩｔ４を形成する。次に、Ｍ○Ｓキャパシタ用ゲート
酸化膜５を形成し、この侵第１のポリシリコン層によっ
てＭＯＳキャパシタ用１！極６を形成する。次に、ゲー
ト酸化１１７゜２１を形成し、この後筒２のポリシリコ
ン層によってゲート電極８，１３を形成する。次に、ｎ
形ドレイン拡散領域９ａ 、ｎ形ソース拡散領域９ｂ。
ａ）〜（ｅ）を参照して説明する。第６図（ｂ ）にお
いて厚い酸化映領戚２を形成した後、マスクを用いて同
時にｐ＋形膨拡＃ｌ領Ｑ１１５ａ、１６ｂ、１６Ｃを拡
散またはイオン注入により形成し、この後ｎ膨拡数頭Ｆ
ｉＩｔ４を形成する。次に、Ｍ○Ｓキャパシタ用ゲート
酸化膜５を形成し、この侵第１のポリシリコン層によっ
てＭＯＳキャパシタ用１！極６を形成する。次に、ゲー
ト酸化１１７゜２１を形成し、この後筒２のポリシリコ
ン層によってゲート電極８，１３を形成する。次に、ｎ
形ドレイン拡散領域９ａ 、ｎ形ソース拡散領域９ｂ。
ｎ形ドレイン拡散領域１４ａ、ｎ形ソース拡散領１４１
４ｂを形成し、この模シリコン酸化横１０を形成する。
４ｂを形成し、この模シリコン酸化横１０を形成する。
次に、シリコン酸化膜１０に開孔部１１．１５を形成し
、この後ＡＱのｔＬＩｉｉ配線１２を形成する。
、この後ＡＱのｔＬＩｉｉ配線１２を形成する。
このように、ｎ形ドレイン拡＠領域９ａ 、ｎ形ソース
拡散ｆＩ４域９ｂ、ｎ形ドレイン拡散領域１４ａのそれ
ぞれの下にｐ＋形拡散領域１６ａ、１６ｂ、１６Ｃを形
成したので、ｎ形ドレイン拡散領域９ａ 、ｎ形ソース
拡散領域９１＋、ｎ形ドレイン拡散（餌域１４ａとｐ形
シリコン基板１間の空乏層はこのｐ形シリコン基板１側
に広がりにくくなる。
拡散ｆＩ４域９ｂ、ｎ形ドレイン拡散領域１４ａのそれ
ぞれの下にｐ＋形拡散領域１６ａ、１６ｂ、１６Ｃを形
成したので、ｎ形ドレイン拡散領域９ａ 、ｎ形ソース
拡散領域９１＋、ｎ形ドレイン拡散（餌域１４ａとｐ形
シリコン基板１間の空乏層はこのｐ形シリコン基板１側
に広がりにくくなる。
上述したよ）に、α粒子による生成電荷のうち、空乏層
領域内にあるものはそのままビット線領域（ここではｎ
形トレイン拡散領域９ａ、１４ａ）に収集されてビット
線モードのソフトエラーを引き起こし、空乏ｍ＊域外に
あるものは拡散にＪ：つて空乏層領域に到達したものだ
けがビット線領域に収集されてビット線モードのラフ１
〜エラーを引き起こす。したがって、この実施例によう
に、ｐ１形拡散領域１６ａ、１６Ｃによって空乏Ｓ領域
の広がりを抑えることにより、ビット・ａ領域となるｎ
形ドレイン拡散領域９８．１４ａに収集されるα粒子に
よる生成電荷の数が少なくなり、ビット線モードのソフ
トエラーを引き起こしにくくなる。また、不純物濃度の
差によって、ｐ形シリコン基板１とｐ４形拡散領域１６
ａ、１６ｂ、１６Ｃ＠に電子に対するポテンシャルバリ
ヤが生じるため、ビット線領域やメモリセルにα粒子に
よる生成電荷が収集されにくくなる。しかも、マスクを
用いてｐ＋形拡散＋１１１ｊ１１６ａ 、 １６ｂ 、
１６ｃがトランスファゲートトランジスタやセンスア
ンプ部分のトランジスタのチャンネル領域内に入らない
ように形成されているので、これらトランジスタのしき
い値電圧には影響を与えない。
領域内にあるものはそのままビット線領域（ここではｎ
形トレイン拡散領域９ａ、１４ａ）に収集されてビット
線モードのソフトエラーを引き起こし、空乏ｍ＊域外に
あるものは拡散にＪ：つて空乏層領域に到達したものだ
けがビット線領域に収集されてビット線モードのラフ１
〜エラーを引き起こす。したがって、この実施例によう
に、ｐ１形拡散領域１６ａ、１６Ｃによって空乏Ｓ領域
の広がりを抑えることにより、ビット・ａ領域となるｎ
形ドレイン拡散領域９８．１４ａに収集されるα粒子に
よる生成電荷の数が少なくなり、ビット線モードのソフ
トエラーを引き起こしにくくなる。また、不純物濃度の
差によって、ｐ形シリコン基板１とｐ４形拡散領域１６
ａ、１６ｂ、１６Ｃ＠に電子に対するポテンシャルバリ
ヤが生じるため、ビット線領域やメモリセルにα粒子に
よる生成電荷が収集されにくくなる。しかも、マスクを
用いてｐ＋形拡散＋１１１ｊ１１６ａ 、 １６ｂ 、
１６ｃがトランスファゲートトランジスタやセンスア
ンプ部分のトランジスタのチャンネル領域内に入らない
ように形成されているので、これらトランジスタのしき
い値電圧には影響を与えない。
［発明の効果］
以上のようにこの発明によれば、ビット線に接続される
第２導電形第１半導体領域に接しかつトランジスタのチ
ャンネルｆＩ４ｋｌ内に入らないように、第１導電形半
導体基板の不純物濃度より高い高不純物濃度の第１導電
形第１半導体領域を第１導電形半導体基板上に形成し、
その一部に情報を記憶するための電荷蓄積領域を含む第
２導電形第２半導体領域に接しかつトランジスタのチャ
ンネル領域に入らないように、第１導電形半導体基板の
不純物濃度より高不純物濃度の第１導電形第２半導体領
域を第１導電形半導体基板上に形成したので、トランス
ファゲート［・ランジスタのしきい値電圧を変化させる
ことなく空乏ｅｆｌ域よりビット線領域に収集されるα
粒子による生成電荷を減少でき、ビット線モードのソフ
トエラーを低減することができる。
第２導電形第１半導体領域に接しかつトランジスタのチ
ャンネルｆＩ４ｋｌ内に入らないように、第１導電形半
導体基板の不純物濃度より高い高不純物濃度の第１導電
形第１半導体領域を第１導電形半導体基板上に形成し、
その一部に情報を記憶するための電荷蓄積領域を含む第
２導電形第２半導体領域に接しかつトランジスタのチャ
ンネル領域に入らないように、第１導電形半導体基板の
不純物濃度より高不純物濃度の第１導電形第２半導体領
域を第１導電形半導体基板上に形成したので、トランス
ファゲート［・ランジスタのしきい値電圧を変化させる
ことなく空乏ｅｆｌ域よりビット線領域に収集されるα
粒子による生成電荷を減少でき、ビット線モードのソフ
トエラーを低減することができる。
第１図は、この発明の実施例である半導体記憶装置の構
造を示す断面図である。 第２図は、第１図の等価回路図である。 第３図は、半導体記憶装置におけるメモリサイクル時間
とソフトエラー率との関係を示す図である。 第４図は、従来のＭＯＳダイナミックＲＡＭの構造を示
す断面図である。 第５図は、第４図の等価回路図である。 第６図（ａ）〜（ｅ）は、第４図のＭＯＳダイナミック
ＲＡＭの製造工程を示す図である。 図において、１はｐ形シリコン基板、２は厚い酸化膜領
域、４はｎ膨拡散ｌ１１ｉｉ！、５はＭＯＳキャパシタ
用ゲーゲー化酸化６はＭＯＳキャパシタ用電極、７．２
１はゲート酸化膜、８．１３はゲート電極、９ａ、１４
ａはｎ形ドレイン拡散領域、９ｂ、１４ｂはｎ形ソース
拡散領域、１０はシリコン酸化膜、１１．１５は開孔部
、１２はＡＱの金属配線、１６ａ 、１６ｂ、１６ｃは
ｐ４形拡散領域、１８はｎチャンネル〜１０Ｓトランジ
スタ、１９はＭＯＳキャパシタ、２４は接合容藻キャパ
シタ、２２．２３はセンスアンプ部分のｎチャンネルＭ
ＯＳトランジスタである。 なお、各図中同一符号は同一または相当部分を示ず。 代 理 人 大 岩 増 雄鳥３
図 第４図 晃６図 手続補正書（自発）
造を示す断面図である。 第２図は、第１図の等価回路図である。 第３図は、半導体記憶装置におけるメモリサイクル時間
とソフトエラー率との関係を示す図である。 第４図は、従来のＭＯＳダイナミックＲＡＭの構造を示
す断面図である。 第５図は、第４図の等価回路図である。 第６図（ａ）〜（ｅ）は、第４図のＭＯＳダイナミック
ＲＡＭの製造工程を示す図である。 図において、１はｐ形シリコン基板、２は厚い酸化膜領
域、４はｎ膨拡散ｌ１１ｉｉ！、５はＭＯＳキャパシタ
用ゲーゲー化酸化６はＭＯＳキャパシタ用電極、７．２
１はゲート酸化膜、８．１３はゲート電極、９ａ、１４
ａはｎ形ドレイン拡散領域、９ｂ、１４ｂはｎ形ソース
拡散領域、１０はシリコン酸化膜、１１．１５は開孔部
、１２はＡＱの金属配線、１６ａ 、１６ｂ、１６ｃは
ｐ４形拡散領域、１８はｎチャンネル〜１０Ｓトランジ
スタ、１９はＭＯＳキャパシタ、２４は接合容藻キャパ
シタ、２２．２３はセンスアンプ部分のｎチャンネルＭ
ＯＳトランジスタである。 なお、各図中同一符号は同一または相当部分を示ず。 代 理 人 大 岩 増 雄鳥３
図 第４図 晃６図 手続補正書（自発）
Claims (4)
- （１）１トランジスタ・１キャパシタ型のＭＯＳダイナ
ミックＲＡＭであつて、 第１導電形半導体基板と、 前記半導体基板上に形成され、ビット線に接続される第
２導電形第１半導体領域と、 前記半導体基板上に前記第２導電形第１半導体領域と間
隔を隔てて形成され、その一部に情報を記憶するための
電荷蓄積領域を含む第２導電形第２半導体領域と、 前記第２導電形第１半導体領域に接しかつトランジスタ
のチャンネル領域内に入らないように前記半導体基板上
に形成され、該半導体基板の不純物濃度より高不純物濃
度の第１導電形第１半導体領域と、 前記第２導電形第２半導体領域に接しかつトランジスタ
のチャンネル領域内に入らないように前記半導体基板上
に形成され、該半導体基板の不純物濃度より高不純物濃
度の第１導電形第２半導体領域とを備えた半導体記憶装
置。 - （２）前記第１導電形第１半導体領域および前記第１導
電形第２半導体領域の不純物濃度は１０＾１＾５〜１０
＾１＾８個／ｃｍ＾３である特許請求の範囲第１項記載
の半導体記憶装置。 - （３）さらに、前記半導体基板上に形成され、前記ビッ
ト線に接続される、センスアンプ部分の第２導電形第３
半導体領域と、 前記第２導電形第３半導体領域に接しかつトランジスタ
のチャンネル領域内に入らないように前記半導体基板上
に形成され、該半導体基板の不純物濃度より高不純物濃
度の第１導電形第３半導体領域とを備える特許請求の範
囲第１項または第２項記載の半導体記憶装置。 - （４）前記第１導電形第３半導体領域の不純物濃度は１
０＾１＾６〜１０＾１＾８個／ｃｍ＾３である特許請求
の範囲第３項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257093A JPS62114265A (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置 |
| GB08626659A GB2183091B (en) | 1985-11-13 | 1986-11-07 | Semiconductor memory device |
| DE19863638017 DE3638017A1 (de) | 1985-11-13 | 1986-11-07 | Halbleiterspeichereinrichtung |
| US06/929,367 US4833645A (en) | 1985-11-13 | 1986-11-12 | Semiconductor memory device having improved resistance to alpha particle induced soft errors |
| US07/282,803 US5030586A (en) | 1985-11-13 | 1988-12-12 | Method for manufacturing semiconductor memory device having improved resistance to α particle induced soft errors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257093A JPS62114265A (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62114265A true JPS62114265A (ja) | 1987-05-26 |
Family
ID=17301638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257093A Pending JPS62114265A (ja) | 1985-11-13 | 1985-11-13 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4833645A (ja) |
| JP (1) | JPS62114265A (ja) |
| DE (1) | DE3638017A1 (ja) |
| GB (1) | GB2183091B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727123B2 (en) | 2000-01-07 | 2004-04-27 | Seiko Epson Corporation | Method for manufacturing a thin-film transistor comprising a recombination center |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141757A (ja) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
| JPS62141756A (ja) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63302535A (ja) * | 1987-06-03 | 1988-12-09 | Mitsubishi Electric Corp | ガリウム砒素集積回路 |
| KR930009127B1 (ko) * | 1991-02-25 | 1993-09-23 | 삼성전자 주식회사 | 스택형캐패시터를구비하는반도체메모리장치 |
| KR100243741B1 (ko) * | 1996-12-27 | 2000-02-01 | 김영환 | 반도체 소자의 제조방법 |
| DE19848357A1 (de) | 1998-10-21 | 2000-04-27 | Edf Polymer Applikation Maschi | Vorrichtung zum Herstellen und/oder Verarbeiten von Mehrkomponentengemischen |
| DE10059398A1 (de) * | 2000-11-30 | 2002-06-13 | Basf Ag | Verfahren zur Herstellung von Alkylarylsulfonaten |
| JP4928675B2 (ja) * | 2001-03-01 | 2012-05-09 | エルピーダメモリ株式会社 | 半導体装置 |
| US7612390B2 (en) * | 2004-02-05 | 2009-11-03 | Cree, Inc. | Heterojunction transistors including energy barriers |
| US7709269B2 (en) | 2006-01-17 | 2010-05-04 | Cree, Inc. | Methods of fabricating transistors including dielectrically-supported gate electrodes |
| US7592211B2 (en) | 2006-01-17 | 2009-09-22 | Cree, Inc. | Methods of fabricating transistors including supported gate electrodes |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL191683C (nl) * | 1977-02-21 | 1996-02-05 | Zaidan Hojin Handotai Kenkyu | Halfgeleidergeheugenschakeling. |
| JPS54606A (en) * | 1977-09-09 | 1979-01-06 | Sanyo Electric Co Ltd | Reel carriage device |
| US4163243A (en) * | 1977-09-30 | 1979-07-31 | Hewlett-Packard Company | One-transistor memory cell with enhanced capacitance |
| JPS55146956A (en) * | 1979-05-02 | 1980-11-15 | Fujitsu Ltd | Semiconductor element having function for avoiding generation of soft error due to alpha ray |
| JPS55160463A (en) * | 1979-06-01 | 1980-12-13 | Fujitsu Ltd | Semiconductor memory device |
| DE3069973D1 (en) * | 1979-08-25 | 1985-02-28 | Zaidan Hojin Handotai Kenkyu | Insulated-gate field-effect transistor |
| JPS5696854A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Semiconductor memory device |
| US4507159A (en) * | 1981-10-07 | 1985-03-26 | Advanced Micro Devices, Inc. | Method of manufacturing high capacity semiconductor capacitance devices |
| US4506436A (en) * | 1981-12-21 | 1985-03-26 | International Business Machines Corporation | Method for increasing the radiation resistance of charge storage semiconductor devices |
| JPS6260256A (ja) * | 1985-09-10 | 1987-03-16 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1985
- 1985-11-13 JP JP60257093A patent/JPS62114265A/ja active Pending
-
1986
- 1986-11-07 GB GB08626659A patent/GB2183091B/en not_active Expired
- 1986-11-07 DE DE19863638017 patent/DE3638017A1/de active Granted
- 1986-11-12 US US06/929,367 patent/US4833645A/en not_active Expired - Fee Related
-
1988
- 1988-12-12 US US07/282,803 patent/US5030586A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727123B2 (en) | 2000-01-07 | 2004-04-27 | Seiko Epson Corporation | Method for manufacturing a thin-film transistor comprising a recombination center |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3638017C2 (ja) | 1993-05-27 |
| US4833645A (en) | 1989-05-23 |
| GB2183091B (en) | 1989-02-01 |
| DE3638017A1 (de) | 1987-05-14 |
| US5030586A (en) | 1991-07-09 |
| GB8626659D0 (en) | 1986-12-10 |
| GB2183091A (en) | 1987-05-28 |
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