JPS62141756A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS62141756A
JPS62141756A JP60284627A JP28462785A JPS62141756A JP S62141756 A JPS62141756 A JP S62141756A JP 60284627 A JP60284627 A JP 60284627A JP 28462785 A JP28462785 A JP 28462785A JP S62141756 A JPS62141756 A JP S62141756A
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JP
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concentration
regions
type
region
conductivity
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JP60284627A
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English (en)
Inventor
Koji Ozaki
浩司 小崎
Shinichi Sato
真一 佐藤
Akira Tokui
徳井　晶
Akira Kawai
河合　晃
Masayuki Nakajima
真之 中島
Masao Nagatomo
長友　正男
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H10B—ELECTRONIC MEMORY DEVICES
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷の有無を記憶情報とする半導体記憶装置に
関するものである。
〔従来の技術〕
従来のこの種の半導体装置の例として、２５６にダイナ
ミックＲＡＭのメモリセルの構成を第２図に示す。第２
図において、１は第１導電形としてのＰ−形の導電性を
もつ半導体基板、２および３は第１．第２のゲート電極
、４はゲート絶縁膜、５は電荷蓄積領域としての第２導
電形の領域であるＮ″領域、６はビット線としての第２
導電形の領域であるＮ″領域、７は空乏層、８はメモリ
セル容量を増加させるためにその濃度を基板１の濃度よ
り１桁以上高くしたＰ゛形領領域９は素子分離（チャネ
ル・ストップ）用のＰ″領域１０は素子分離用絶縁膜で
ある。なお、第２図においては、配線部分および保護膜
を省略した。
従来のメモリセルは、電荷蓄積領域としてのＮ″領域５
の周辺にＰ″領域８を形成してメモリセル容量を増加さ
せ、α線などの放射線で生成される電子がこの電荷蓄積
領域５に収集されても誤動作しないように、臨界電荷量
を太き（してソフトエラーを防止していた。
しかし、ビット線としてのＮ°領域６は電子の吸収に対
して保護されておらず、また従来通り、イオン注入時に
ウェハを数度（７〜８度）傾けて付加的にこのＮ″″域
６の周辺にＰ影領域を注入すると、Ｓｉの格子との衝突
により横への不純物の拡散が増え、寄生ＰＮＰ）ランジ
スタが動作し、パストランジスタを安定に動作させるこ
とが困難であった。
〔発明が解決しようとする問題点〕
従来の半導体記憶装置では、Ｎ″″域６にα線による電
子を収集するバリヤがな（、このためソフトエラーが生
じ易かった。またウェハを傾けてイオン注入していたた
め、セルフ・アラインなどによってイオン注入層（たと
えばソース、ドレイン）を形成する場合にマスクの陰に
なってイオン注入が設計通り行なわれないこともあり、
高集積化されるＩＣにとって問題となっていた。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、微細化構造にあっても、トラン
ジスタ特性を損なわずに単純な構造でα線などの放射線
によるソフトエラーを除去できる半導体記憶装置を得る
ことにある。
〔問題点を解決するための手段〕
このような目的を達成するために本発明は、深い接合を
第２導電形の各領域を取り囲むようにして形成された高
濃度の第１導電形の高濃度領域を半導体記憶装置に設け
、この高濃度領域の濃度を第１導電形の半導体基板の濃
度よりも１桁以上高くしたものである。
〔作用〕
本発明においては、α線などの放射線の入射によって生
じる誤動作が防止される。
〔実施例〕
本発明に係わる半導体記憶装置の一実施例を第１図に示
す。第１図において、１１はＮ゛領域６の下に形成され
た高濃度部域としてのＰ″領域である。第１図において
第２図と同一部分又は相当部分には同一符号が付しであ
る。
Ｐ“領域８．１１は、Ｎ″″域５，６の下に低エネルギ
ーのＢまたはＢＦ、を０℃でイオン注入して形成したも
のである。このイオン注入は、注入イオンの方向とウェ
ハ面を垂直にして注入するものであり、低エネルギーで
深い接合を形成できるものである。Ｐ″領域８，１１の
濃度は基板１の濃度と比べて１桁以上の高濃度である。
たとえば基板１の濃度範囲１０１３〜１ｏＩ６／ｃＩｎ
３に対し、Ｐ″領域８．１１＋７）濃度範囲を１ｏ１４
〜１ｏｌｌＩ／ｃｍ’に設定する。Ｐ″領域８．１１を
このように形成することにより、空乏層７の広がりを抑
え、Ｎ＋領域５のメモリセル容量をかせぎ、容量のマー
ジンをとり、α線によって生成された電子からのバリア
を形成するようになっている。すなわち、Ｐ−領域とし
ての基板１から拡散してきた電子は、ど領域８．１１内
で再結合され、各Ｎ３領域５．６には達せず、Ｐ″領域
８，１１とＮ′″領域５．６との界面に電子に対するポ
テンシャルバリアが形成される。これによってソフトエ
ラーの発生を除去しうる。
なお前記実施例は、電荷蓄積領域およびビット線をそれ
ぞれＮ″″域５，６で形成する例を示したが、センスア
ンプのＮ″領領域９近 領域ついても同様に適用できる。また前記実施例はダイ
ナミック形を適用した場合であるが、スタティック形に
ついても同様に適用可能な他、ＮチャネルがＰチャネル
の場合にもイオンを変えるだけで適用でき、またＭＯＳ
デバイスだけでなくバイポーラデバイスにも通用できる
ものである。
本発明を適用することにより、チップ自体にソフトエラ
ーに対する耐性を持たせることができるので、α粒子防
止膜および特別なパッケージ材料を用いる必要がなくな
る。
本発明を適用したメモリセルをパッケージに収納した例
を第３図〜第５図に示す。各々の図におけるパッケージ
構成材料は従来がら知られているものであり、α粒子の
放出率が低い材料である必要はなく、チップ表面のα粒
子防止膜も不要となる。
第３図はセラミ・７クパソケージに収納した場合、第４
図は樹脂モールドパッケージに収納した場合、第５図は
フリップチップ方式で収納した場合である。第３図〜第
５図において、２１はメモリチップ、２２はポンディン
グワイヤ、２３は外部リード、２４はセラミック基体、
２５は蓋、２６はフレーム、２７は樹脂である。ここに
は図示していないが、本発明を適用することにより、Ｓ
ＯＪ。
ＺＩＰ、モジュール型のパッケージに収納した場合にも
、チップ表面のα粒子防止膜および特別なパンケージ材
料を用いる必要もなくなり、同様に製造工程の減少およ
び製造工程コストの低減をはかることが可能となる。
〔発明の効果〕
以上説明したように本発明は、第１導電形の半導体基板
上に電荷蓄積領域およびビット線としての第２導電形の
各領域を形成した半導体記憶装置において、第２導電形
の各領域をそれぞれ取り囲むようにして半導体基板の濃
度よりも１桁以上高温度の第１導電形の高濃度領域を形
成することにより、高濃度領域と電荷蓄積領域、ビット
線との界面に電子に対するポテンシャルバリアを形成す
ることができ、α線などの放射線の入射によって生じる
誤動作を防止できる効果がある。
【図面の簡単な説明】
第１図は本発明に係わる半導体記憶装置の一実施例を示
す断面図、第２図は従来の半導体記憶装置を示す断面図
、第３図〜第５図は本発明に係わる半導体記憶装置とし
てのメモリセルをパッケージに収納した例を示す構成図
である。 １・・・・半導体基板、２．３・・・・ゲート電極、４
・・・・ゲート酸化膜、５，６・・・・Ｎ″領域、７・
・・・空乏層、８，１１・・・・Ｐ″領域９・・・・素
子分離用Ｐ″領域１０・・・・素子分離用絶縁膜。

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電形の半導体基板上に電荷蓄積領域、ビッ
    ト線としての第２導電形の各領域と第１、第２のゲート
    電極とを形成した半導体装置において、深い接合を前記
    第２導電形の各領域を取り囲むようにして形成された高
    濃度の第１導電形の高濃度領域を備え、この高濃度領域
    の濃度を前記第１導電形の半導体基板の濃度よりも１桁
    以上高くしたことを特徴とする半導体記憶装置。
  2. （２）高濃度領域の濃度は１０＾１＾４〜１０＾１＾８
    ／ｃｍ＾３の範囲であり、半導体基板の濃度は１０＾１
    ＾３〜１０＾１＾６／ｃｍ＾３であることを特徴とする
    特許請求の範囲第１項記載の半導体記憶装置。
JP60284627A 1985-12-16 1985-12-16 半導体記憶装置 Pending JPS62141756A (ja)

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US06/941,216 US4763182A (en) 1985-12-16 1986-12-12 Semiconductor memory device with deep bit-line channel stopper
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