JPS59191385A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は半導体装置特にオン抵抗の小さい半導体装置に
関する。

（従来技術の説明） 従来より半導体装置を用い論理回路を集積回路として構
成した半導体論理集積回路が多数提案されている。これ
ら半導体論理集積回路の一つとしてシヨ・ットキグート
形電界効果トランジスタ又ハｐ−ｎ接合ケ゛−ト形電界
効果トランジスタを用いた化合物半導体論理集積回路が
ある。

第１図はこの化合物半導体論理集積回路に用いる従来の
プーアルゲート形電界効果トランジスタの断面を示す線
図である。第１図に示すように、この電界効果トランジ
スタは半導体基板ｌとして半絶縁性ＧａＡｓ基板を使用
し、この基板１にシリコンＳｔを選択的にイオン注入す
ることによシｎ形の能動層２を形成する。さらにこの能
動層２を一部分として含む基板１の領域中にシリコンＳ
ｌヲ再び選択的にイオン注入して高不純物添加濃度の領
域３すなわち計形ＧａＡｓ領域を形成し、これらを低抵
抗のソース及びドレイン領域として夫々使用する。

これら能動層２及び高不純物添加濃度の領域３を有する
基板１０表面上特に各領域３上に例えばＡｕＧｅ／Ｎ　
ｉ／Ａｕから成るソース電極４およびドレイン領域５を
夫々形成し、その後の工程で例えばＴ　ｉ／Ｐ　ｔ／Ａ
ｕから成る第一ゲート電極６及び第二ケ゛−ト電極７を
基板ｌの表面上の特にソース及びドレイン領域３間の能
動層２上に形成する。

コノような構造の電界効果トランジスタによれば、第−
及び第二ケ゛−ト電極６及び７の、夫々それ自体のケ゛
−ト長すなわち第１図に示す断面上を基板１の表面に沿
う方向のケ゛−ト長は各々通常約１μｍ程度であり、さ
らに同様に測ったソース電極４と第一ブート電極６との
対向端間距離、両ゲート６と７との対向端間距離及び第
二ゲート電極７とドレイン電極５との対向端間距離は夫
々約１μｍ程度であるので、ソース電極４とドレイン電
極５との間の対向端間距離は５μｍ程度にも達し、これ
がためプーアルゲート形電界効果トラノソスタのオン抵
抗が高くなるという欠点があった。これがため化合半導
体論理集積回路においてＡＮＤ回路の構成が困難となり
論理集積回路の設計自由度も低く、論理構成も複雑化し
しかもチップ面積が大きくなってしまうという欠点があ
った。

（発明の目的） 本発明の目的は上述した従来の半導体装置の欠点に鑑み
、オン抵抗の小さい半導体装置を提供することにある。

本発明の他の目的は化合物半導体論理集積回路においで
ＡＮＤ回路の構成が可能となり、論理集積回路の設計自
由度が増すと共に論理構成の簡単化及びチップ面積の縮
小化が可能となる半導体装置を提供することＫある。

（発明の構成） この目的の達成を図るため、本発明による半導体装置に
よれば、半導体基板の表面領域に形成した能動層と、こ
の能動層の表面に形成した第一制御電極、第−主電極及
び第二主電極と、この半導体基板中の能動層の下側に前
述の第−制御電°極と対向して埋込み形成した第二制御
電極とを具えることを特徴とする。

（実施例の説明） 、以下図面によυ本発明の詳細な説明する。

尚、図中各構成成分の大きさ、形状及び配置関係は正確
なものではなく説明の便宜のため概略的に示しであるに
すぎない。

第２図Ａ　−Ｃは本発明による半導体装置の一実施例で
ある、デュアルｒ−ト形電界効果トランジスタの主要な
製造段階を示す工程図で、第３図は第２図Ｃのｌ［Ｉ　
−ＩＩＩ線に沿って取って示した断面図である。

先ず第２図ＡＫ示すように、半導体基板例えば半絶縁性
ＧａＡｓ基板１を用い、この半導体基板１に対し第−導
電形の不純物例えばベリＩＪウムＢｅ或いは亜鉛Ｚｎ等
のｐ形不純物を選択的にイオン注入し半導体装置の第二
制御電極として供すべきｐ影領域１０を形成する。この
ｐ形不純物の選択イオン注入は高加速エネルギーで行っ
て基板１０表面から所定の深い位置に不純物添加濃度が
ピークとなるｐ影領域１０を形成するようにする。従っ
て、このｐ影領域１０と基板１の表面と間の領域すなわ
ち基板表面近傍のｐ形不純物の添加濃度は極めて低くな
っている。

次に第２図Ｂに示すように、基板１の、先に打ち込んだ
ｐ影領域１０に対するよりも広い表面領域に亘って、第
二導電形の不純物例えばシリコン′Ｓｌのようなｎ形不
純物を選択的にイオン注入し半導体装置の能動層として
作用すべきｎ影領域１２を形成する。このｎ形不純物の
選択イオン注入は先のｐ影領域１０の形成の場合よりも
低い加速エネルギーで行って、ｎ影領域１２を、ｐ影領
域１０よシも浅い位置にすなわち基板１の表面１３から
ｐ影領域１０の深さ方向の一部分に至るところまでに、
形成する。この場合、先に打ち込んだｐ形不純物の基板
表面近傍の濃度は極めて低いため後から打ち込まれたｎ
形不純物により補償され、′この表面近傍には図示の如
くｎ影領域１２が形成され、他方表面１３よシ深いｎ形
不純物のピーク濃度の領域１１はそのままｐ影領域の埋
込層１）として残る。そしてこれらｐ形及びｎ影領域の
実効キャリア濃度分布は前述した２回のイオン注入にお
ける打ち込みエネルギー及びドーズ量を制御することに
よシ正確に決定、できる。

次に第２図Ｃに示すように、通常の半導体装置の製造技
術を用いて基板１の、ｎ影領域１２に相当する表面１３
に第一制御電極として供するケ゛−ト電極１４と、第−
及び第二主電極として夫々供するソース電極１５及びド
レイン電極１６ｆｃ形成する。

本発明によればこのようにして得られた半導体装置のｐ
形埋込層１１を第二制御電極すなわちこの実施例ではデ
ュアルケ゛−トにおけるもう他方のダート電極として用
いる。

そのため、第３図に示すように、例えば、一方のケ゛−
ト電極１４の配線数シ出しを行う側とは反対側の基板ｌ
の表面１３からｐ形埋込層１１に至る窓又は穴１７を例
えばスルーホール加工等によシ形成し、この穴ノアを介
してこのｐ形埋込層１１に対し通常の材料を用いて配線
１８を行う。このようにして本発明による半導体装置の
一実施例である電界効果トランジスタすなわち能動層１
２の」二側からシヨ、トキダート（第一ケ゛−１・）及
び下側からｐ−ｎ接合ケ゛−ト（第二ケ゛−ト）で制御
出来るデーアルケゝ−ト形電界効果トランジスタが完成
する。

このような半導体装置の構造によれば、二つの制御電極
（ケ゛−ト電極）間の実効キャリア濃度分布と厚みは２
回のイオン注入の条件を調整することによって制御出来
るので、半導体表面に形成した能動層の電気伝導を二つ
の制御電極で制御出来る。従って、 （イ）二つのケ８−ト共にバイアスすることによジオン
状態となるＡＮＤ構成の半導体装置及び（ロ）　一方の
ダートのみを・バイアスすることによジオン状態となる
ＯＲ構成の半導体装置第２図Ｃからも明らかなようにソ
ース電極１５及びドレイン電極１６の各対向端間の距離
は、第一ダート１４のケ８−ト長（約１μｍ）、第一ダ
ートとソース電極との対向端間距離（約１μｍ）及び第
一ダートとドレイン電極との対向端間距離（約１μｍ）
の合計距離そ約３μｍ程度となり、従来の約５μ品に比
べて著しく短縮している。

（発明の効果） 上述した処よシ明らかなように、本発明によれば能動層
の上下両側にほぼ対向させて第−及び第二制御電極を配
置させた構造となっているので、第−及び第二主電極の
対向端間距離を従来装置に比べ著しく短縮出来、従って
オン抵抗を極めて小さく出来る利点を得る。このオン抵
抗の低下により、本発明による半導体装置を用いてＡＮ
Ｄ回路を容易に構成出来、従って論理集積回路の設計自
由度が増大すると共に、論理構成が簡単化ししかもチッ
プ面積を著しく小さくし得、よって本発明半導体装置は
半導体論理集積回路に適用して極めて好適である。

（変形例の説明） 上述した実施例においては２人力ＡＮＤ回路用のデュア
ルゲート形電界効果トランソスタにつき説明したが、本
発明は上述した実施例にのみ限定されるものではないこ
とは明らかである。例えば、第−及び第二制御電極の組
を複数組設けて、本発明を３人力以上の入力を有するＡ
ＮＤ又はＯＲ，（７の他の論理回路を構成し得る。さら
に本発明によれば化合物半導体以外の半導体を用いて構
成することはもとより、上述した実施例で使用した材料
や導電形以外の拐料及び導電形を使用し得ることは勿論
である。

さらに、上述した実施例では第二制御電極としてｐ形イ
オン注入層の埋込層を用いたが、ＭＢＥ法、ＭＯＣＶＤ
法等の高精度のエピタキシャル技術を用いてｐ形ＧａＡ
ｓ層或いはｐ形ＧａＡｔＡｓ層その他の層を埋込層″と
して形成して第二制御電極としてもよい。

或いは又例えばアルミニウムＡｔ又はタングステンＷと
いったいわゆる７ヨツトキメタルを埋込みにこれを第二
制御電極として利用してもよい。

さらに第一制御ダートをｐ−ｎ接合ケ゛−トとして形成
してもよいことは勿論である。

さらに本発明は他のタイプの半導体装置にも適用出来る
。

【図面の簡単な説明】

第１図は従来のプーアルゲート形電界効果トランジスタ
を示す拡大断面図、 第２図Ａ・〜Ｃは本発明による半導体装置の一実施例の
主要製造段階における装置の構造状態を拡大断面図とし
て示す工程図、 第３図は第２図Ｃの■−■線に沿って取って示した本発
明の半導体装置の部分的断面図である。 ノ・・・半導体基板（例えば半絶縁性ＧａＡｓ基板）、
２・・・能動層、３・・・高不純物添加濃度の領域、４
・・・ノース電極、５・・・ドレイン電極、６・・・第
一ダート電極、７・・・第二ケ゛−ト電極、１０・・ｐ
影領域、１１・・・第二制御電極（例えば第二ゲート電
極又はｐ形埋込層）、１２・・・能動層（又はｎ影領域
）、１３・・・（基板の）表面、１４・・・第一制御電
極（例えば第一ケ゛−ト電極）、１５・・・第一主電極
（例えばソース電極）、１６・・・第二主電極（例えば
ドレイン電極）、１７・・・穴（又は窓）、１８・・・
配線。 特許出願人　　沖電気工業株式会社 第１図 ！ Ｉ 第３図 昭和　　年　　月　　日 特許庁長官　殿 ■　事件の表示 昭和５８年　　特　許　願第ＯＧ”；３０ｑ号２発明の
名称 午導体装置 ３　補正をする者 事件との関係　　　　　　　時祐　　出　願　人任　所
（〒１０５）　　東京都港区虎ノ門１丁目７番１２号名
称（０２９）　　　沖電気工業林式会社代表者　　　　
　　　取締役社長橋本南海男４代理人 住　所（〒１０５）　　東京都港区虎ノ門１丁目７香１
２号ζ　補正の８象　　Ｂｐ絹書中「発明の詳細な説明
」の槌皮υ゛因冒「第３圓ヨ Ｇ　　補正ノ内容５３ｑ紙のとあり （１）　　明細書第５頁第１２行目に「表面と間の領域
」とあるのを「表面との間の領域」と補正する。 （２）　　同書第６頁第５行目に「形成する。」とある
のを「形成される。」と補正する。 （３）　　同書第６頁第９行目に「ｎ形不純物の」とあ
るのを「ｐ形不純物の」と補正する０（４）図面「第３
図」を別紙のとおり補正する。

Claims (1)

【特許請求の範囲】
1. 半導体基板の表面領域に形成した能動層と、該能動層の
   表面に形成した第一制御電極、第−主電極及び第二主電
   極と、前記半導体基板中の前記能動層の下側に前記第一
   制御電極と対向して埋込み形成した第二制御電極とを具
   えることを特徴とする半導体装置。