JPS6354772A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6354772A JPS6354772A JP61197181A JP19718186A JPS6354772A JP S6354772 A JPS6354772 A JP S6354772A JP 61197181 A JP61197181 A JP 61197181A JP 19718186 A JP19718186 A JP 19718186A JP S6354772 A JPS6354772 A JP S6354772A
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Classifications
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、ＭＩＳＦＥＴを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
に、ＭＩＳＦＥＴを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
ＮチャネルＭ Ｔ Ｓ Ｆ Ｅ Ｔのソース、ドレイン
領域をＬ Ｄ Ｄ （Ｌｊ４ｈｊｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造に構成したものが、例えばサイエンスフ
ォーラム社発行、［超ＬＳＩデバイスハンドブックＪ、
ｐ４１３．昭５８年１１月２８日発行、に記載されてい
る。
領域をＬ Ｄ Ｄ （Ｌｊ４ｈｊｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造に構成したものが、例えばサイエンスフ
ォーラム社発行、［超ＬＳＩデバイスハンドブックＪ、
ｐ４１３．昭５８年１１月２８日発行、に記載されてい
る。
本発明者は、前記ＬＤＤ？ｉ！ｉｉ告のＭ Ｉ Ｓ Ｆ
Ｅ Ｔについて検討した。以下は、公知とされた技術
ではないが１本発明者によって検討された技術であり。
Ｅ Ｔについて検討した。以下は、公知とされた技術
ではないが１本発明者によって検討された技術であり。
その概要は次のとおりである。
すなわち、ソース、ドレインの低濃度層の表面部に、半
導体基板と同−導１２型の半導体領域を形成すると、チ
ャネルを流れてきたキャリア電子は前記低濃度層の深い
部分を流れるようになる。これにより、ホットキャリア
の発生をさらに低減することができる。
導体基板と同−導１２型の半導体領域を形成すると、チ
ャネルを流れてきたキャリア電子は前記低濃度層の深い
部分を流れるようになる。これにより、ホットキャリア
の発生をさらに低減することができる。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
前記低濃度層からチャネル領域に向けて空乏領域が大き
く延びる。このため、ショートチャネル効果が発生する
。
く延びる。このため、ショートチャネル効果が発生する
。
本発明の目的は、ＭＩＳＦＥＴの電気的特性の向上を図
ることにある。
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ソース及びドレイン領域のチャネル領域から
、ｌＩｉ隔した部分を構成する第１半導体領域と、半導
体基板の表面の前記それぞれの第１半導体領域とチャネ
ル領域の間に設けられかつ前記ソース及びドレイン領域
と反対導電型の第２半導体領域と、前記ソース及びドレ
イン領域のチャネル領域側を構成し前記第２半導体領域
の周囲に設けられた一対の第３半導体領域と、該それぞ
れの第３半導体領域の周囲に設けられソース及びドレイ
ン領域と反対導電型の一対の第４半導体を設ける。
、ｌＩｉ隔した部分を構成する第１半導体領域と、半導
体基板の表面の前記それぞれの第１半導体領域とチャネ
ル領域の間に設けられかつ前記ソース及びドレイン領域
と反対導電型の第２半導体領域と、前記ソース及びドレ
イン領域のチャネル領域側を構成し前記第２半導体領域
の周囲に設けられた一対の第３半導体領域と、該それぞ
れの第３半導体領域の周囲に設けられソース及びドレイ
ン領域と反対導電型の一対の第４半導体を設ける。
上記した手段によれば、空乏領域の延びが低減されるの
で、ショートチャネル効果が低減され、電気的特性が向
上する。
で、ショートチャネル効果が低減され、電気的特性が向
上する。
以下、本発明の一実施例を説明する。
第１図は、Ｍ Ｔ Ｓ Ｆ Ｅ Ｔの断面図である。
第１図において、１はｐ−一型単結晶シリコンからなる
半導体基板である。２は半導体基板１の表面を選択的に
酸化した酸化シリコン膜からなるフィールド絶ｇ膜であ
り、ＭＩＳＦＥＴ等の半導体素子を規定し得るようなパ
ターンで設けである。
半導体基板である。２は半導体基板１の表面を選択的に
酸化した酸化シリコン膜からなるフィールド絶ｇ膜であ
り、ＭＩＳＦＥＴ等の半導体素子を規定し得るようなパ
ターンで設けである。
３はＰ型チャネルストッパ領域であり、半導体基板１の
図示していないｎウェル領域を除いたフィールド絶縁膜
２の下部に形成しである。
図示していないｎウェル領域を除いたフィールド絶縁膜
２の下部に形成しである。
Ｍ Ｉ Ｓ ＦＥＴは、半導体基板１の表面の酸化によ
る酸化シリコン膜からなるゲート絶縁膜４、例えばＣＶ
Ｄによる多結晶シリコン膜５ａの上にＭｏ、Ｗ、Ｔａ、
Ｔ ｉ等の高融点金属のシリサイド膜５ｂを積層して構
成したゲート電極５およびグートｆ１１極５の両側部に
それぞれ形成したＰ゛型半導体領域６、に型半導体領域
７．ｎ゛型半導体領域８゜Ｐ−型半導体領域９、ｐ型半
導体領域１０からなっている。ソース、ドレイン領域は
、半導体基板１のゲート電極５の両便部に形成したｎ゛
型半導体領域８とｎ−型半導体領域７とからなっている
。ｎ−型半導体領域７は、に型半導体領域８の底部から
、ぎ型半導体領域８とチャネル領域であるＰ型半導体領
域１０の間にかけて設けられている。イ型半導体領域７
において、ｎ゛型半導体領域８とｐ型半導体領域１０の
間の部分の表面にはｐ゛型半導体領域６が設けられてい
る。なお、ｎ−型半導体領域７は、Ｐ゛型半導体領域６
とｐ型半導体領域１０の間にも介在している。Ｐ゛型半
導体領域６は、ｐ型半導体領域（チャネル領域）１０を
流れてきたキャリア電子が、ｎ−型半導体領域７の深い
部分を流れるようにするため設けている。
る酸化シリコン膜からなるゲート絶縁膜４、例えばＣＶ
Ｄによる多結晶シリコン膜５ａの上にＭｏ、Ｗ、Ｔａ、
Ｔ ｉ等の高融点金属のシリサイド膜５ｂを積層して構
成したゲート電極５およびグートｆ１１極５の両側部に
それぞれ形成したＰ゛型半導体領域６、に型半導体領域
７．ｎ゛型半導体領域８゜Ｐ−型半導体領域９、ｐ型半
導体領域１０からなっている。ソース、ドレイン領域は
、半導体基板１のゲート電極５の両便部に形成したｎ゛
型半導体領域８とｎ−型半導体領域７とからなっている
。ｎ−型半導体領域７は、に型半導体領域８の底部から
、ぎ型半導体領域８とチャネル領域であるＰ型半導体領
域１０の間にかけて設けられている。イ型半導体領域７
において、ｎ゛型半導体領域８とｐ型半導体領域１０の
間の部分の表面にはｐ゛型半導体領域６が設けられてい
る。なお、ｎ−型半導体領域７は、Ｐ゛型半導体領域６
とｐ型半導体領域１０の間にも介在している。Ｐ゛型半
導体領域６は、ｐ型半導体領域（チャネル領域）１０を
流れてきたキャリア電子が、ｎ−型半導体領域７の深い
部分を流れるようにするため設けている。
ｐ−型半導体領域９は、ｎ−型半導体領域７の周囲すな
ちｎ−半導体領域７の底部及び側部の周囲に設けである
。ｐ−型半導体領域９の不純物、ａ度は、半導体基板ｌ
のそれより高くなっている。な、お、 ｐ−型半導体領
域９は、ｐ型あるいはｐ゛型としてもよい。Ｐ−型半導
体領域９によって、ｎ−型半導体領域７から半導体基板
１に向って延びる空乏Ｚ（域が縮小され、ショートチャ
ネル効果が低減されている。
ちｎ−半導体領域７の底部及び側部の周囲に設けである
。ｐ−型半導体領域９の不純物、ａ度は、半導体基板ｌ
のそれより高くなっている。な、お、 ｐ−型半導体領
域９は、ｐ型あるいはｐ゛型としてもよい。Ｐ−型半導
体領域９によって、ｎ−型半導体領域７から半導体基板
１に向って延びる空乏Ｚ（域が縮小され、ショートチャ
ネル効果が低減されている。
なお、ｐ型半導体領域（チャネル領域）１０は、Ｍ Ｉ
Ｓ ＦＥＴのしきい電圧がＰ−型半導体領域９によっ
て高くなりすぎるようであれば、ｎ−型としてもよい。
Ｓ ＦＥＴのしきい電圧がＰ−型半導体領域９によっ
て高くなりすぎるようであれば、ｎ−型としてもよい。
１１はサイドウオールスペーサであり、例えばＣＶＤに
よる酸化シリコン暎を用いて形成してある、サイドウオ
ールスペーサ１１は、ｎ゛型半導体領域８を規定してい
る。１２は半導体基Ｆｉ、１上を覆っている絶縁膜であ
り、例えばＣＶＤによる酸化シリコン膜の上に例えばプ
ラズマＣＶＤによるリンシリケートガラス（ＰＳＧ）膜
をｌｆｆ１して構成しである。１３は接続孔であり、こ
れし通して例えばスパッタによるアルミニウム膜からな
る導電層１４がｎ°型半導体領域８に接続している。
よる酸化シリコン暎を用いて形成してある、サイドウオ
ールスペーサ１１は、ｎ゛型半導体領域８を規定してい
る。１２は半導体基Ｆｉ、１上を覆っている絶縁膜であ
り、例えばＣＶＤによる酸化シリコン膜の上に例えばプ
ラズマＣＶＤによるリンシリケートガラス（ＰＳＧ）膜
をｌｆｆ１して構成しである。１３は接続孔であり、こ
れし通して例えばスパッタによるアルミニウム膜からな
る導電層１４がｎ°型半導体領域８に接続している。
前記ｐ゛型半導体領域６、イ型半導体領域７．ｒ＋’型
半導体領域８、ｐ−型半導体領域９の各々は、ゲート電
極５に対して対称に形成されている。したがって、例え
ばレジスト膜からなるマスクを用いずに形成できる。
半導体領域８、ｐ−型半導体領域９の各々は、ゲート電
極５に対して対称に形成されている。したがって、例え
ばレジスト膜からなるマスクを用いずに形成できる。
すなわち、半導体領域７及び９は、ゲート電極５をマス
クとして用いた深いイオン打込み（大きな打込みエネル
ギーのイオン打込み）によって形成できる。領域７のた
めの不純物（例えばリン）は、領域９のための不純物（
例えばボロン）よりも小さいイオン打込みエネギーで導
入される。また、半導体領域６は、ゲート電極５をマス
クとして用いた浅いイオン打込み、（小さな打込みエネ
ルギーでのイオン打込み）によって、例えばボロンを高
濃度に導入することで形成できる。一方、半導体領域８
は、ゲート電極５とサイドウオールスペーサ１１をマス
クとして用いたヒ素のイオン打込みによって形成できる
。領域８のためのイオン打込みのエネルギーは、領域７
のためのそれと同等か小さくされる。
クとして用いた深いイオン打込み（大きな打込みエネル
ギーのイオン打込み）によって形成できる。領域７のた
めの不純物（例えばリン）は、領域９のための不純物（
例えばボロン）よりも小さいイオン打込みエネギーで導
入される。また、半導体領域６は、ゲート電極５をマス
クとして用いた浅いイオン打込み、（小さな打込みエネ
ルギーでのイオン打込み）によって、例えばボロンを高
濃度に導入することで形成できる。一方、半導体領域８
は、ゲート電極５とサイドウオールスペーサ１１をマス
クとして用いたヒ素のイオン打込みによって形成できる
。領域８のためのイオン打込みのエネルギーは、領域７
のためのそれと同等か小さくされる。
以上のような構成のＭＩＳＦＥＴは１例えばスタティク
ＲＡＭのメモリセルを構成するための駆動ＭＩＳＦＥＴ
に適用した場合に、ｐ−型半導体領域９によってメモリ
セルの入出力ノードの容量を増加することができるとい
う付随的効果がある。
ＲＡＭのメモリセルを構成するための駆動ＭＩＳＦＥＴ
に適用した場合に、ｐ−型半導体領域９によってメモリ
セルの入出力ノードの容量を増加することができるとい
う付随的効果がある。
一方、ダイナミックＲＡＭにおいては、センスアンプを
構成しているＭ Ｉ Ｓ ＦＥＴのソース又はドレイン
にデータ線が接続されるが、このデータ線が接続される
ソース又はドレイン領域の下部にはＰ−型半導体領域９
が設けられるため、半導体Ｊ１（板１中の少数キャリア
がデータ線中に入込むのを低減できるという付随的効果
がある。
構成しているＭ Ｉ Ｓ ＦＥＴのソース又はドレイン
にデータ線が接続されるが、このデータ線が接続される
ソース又はドレイン領域の下部にはＰ−型半導体領域９
が設けられるため、半導体Ｊ１（板１中の少数キャリア
がデータ線中に入込むのを低減できるという付随的効果
がある。
一方、ポンディングパッド（図示していない）に接続す
る入力保護回路の抵抗素子を半導体領域によって構成し
ようとすると、一般的にＮチャネルＭ Ｉ Ｓ ＦＥＴ
のソース、ドレインと同一工程によって形成する。した
がって、ＬＤＤ構造のＭＩＳＦＥＴと同一工程で形成す
ると、ｎ゛型半導体領域８の周囲にｎ−型半導体領域７
が形成されることになる。このため、ｎ゛型半導体領域
８と半導体基板１の間の接合耐圧が高くなってしまう。
る入力保護回路の抵抗素子を半導体領域によって構成し
ようとすると、一般的にＮチャネルＭ Ｉ Ｓ ＦＥＴ
のソース、ドレインと同一工程によって形成する。した
がって、ＬＤＤ構造のＭＩＳＦＥＴと同一工程で形成す
ると、ｎ゛型半導体領域８の周囲にｎ−型半導体領域７
が形成されることになる。このため、ｎ゛型半導体領域
８と半導体基板１の間の接合耐圧が高くなってしまう。
しかし、本実施例のＭＩＳＦＥＴのソース、ドレインと
同一工程で形成することによってｎ−型半導体領域７の
周囲にＰ−型半導体領域９を形成することができる。こ
れにより、接合耐圧を低下することができる。これは、
入力保護回路の静電破壊耐圧が向上することを意味して
いる。
同一工程で形成することによってｎ−型半導体領域７の
周囲にＰ−型半導体領域９を形成することができる。こ
れにより、接合耐圧を低下することができる。これは、
入力保護回路の静電破壊耐圧が向上することを意味して
いる。
以上、本実施例によれば１次の効果を得ることができる
。
。
（１）ソース、ドレインの一部を構成しているｎ−型半
導体領域７の周囲にＰ−型半導体領域９を形成している
ことにより、ｎ−型半導体領域７から半導体基板１内に
延びる空乏領域が縮小されるので、Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔのショートチャネル効果を低減することができる。
導体領域７の周囲にＰ−型半導体領域９を形成している
ことにより、ｎ−型半導体領域７から半導体基板１内に
延びる空乏領域が縮小されるので、Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔのショートチャネル効果を低減することができる。
（２）ｐ−型半導体領域９がソース、ドレイン間のパン
チスルーのバリアとなるので、パンチスルーを防止する
ことができる。
チスルーのバリアとなるので、パンチスルーを防止する
ことができる。
（３）ｐ’型半導体領＄６により、チャネル領域１０を
流九できたキャリア電子がｎ−型半導体領域７の深い部
分を流れるので、ホットキャリアの発生を低減できる。
流九できたキャリア電子がｎ−型半導体領域７の深い部
分を流れるので、ホットキャリアの発生を低減できる。
（４）これらにより、ゲート長を短くできる。
（５）ゲート電極５両側部の半導体領域７，８のいずれ
もソース、ドレイン領域とすることができるので、回路
設計の自由度が向上する。
もソース、ドレイン領域とすることができるので、回路
設計の自由度が向上する。
（６）ｐ’型半導体領域６、ｎ−型半導体領域７、ｎ゛
型半導体領域８及びｐ−型半導体領域９の各々がゲート
電極５に対して対称に形成されるため、レジストからな
るマスクを形成する工程をなくすことができる。すなわ
ち、工程数を低減することができる。
型半導体領域８及びｐ−型半導体領域９の各々がゲート
電極５に対して対称に形成されるため、レジストからな
るマスクを形成する工程をなくすことができる。すなわ
ち、工程数を低減することができる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
例えば、ｎ−型半導体領域７は、浅い接合深さにしてｎ
゛型半導体領域８の下部に形成しないようにしてもよい
。この場合、Ｐ−型半導体領域９は、ｎ−型半導体領域
７の底部及び側部のみに設け、ｎ゛型半導体領域８の底
部に設けないようにしてもよい。
゛型半導体領域８の下部に形成しないようにしてもよい
。この場合、Ｐ−型半導体領域９は、ｎ−型半導体領域
７の底部及び側部のみに設け、ｎ゛型半導体領域８の底
部に設けないようにしてもよい。
本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。
て得られる効果を簡単に説明すれば、次のとおりである
。
すなわち、ソース、ドレイン領域から半導体基板内に延
びる空乏領域が縮小されるので、ショートチャネル効果
を低減することができる。これにより、ＭＩＳＦＥＴの
電気的特性が向上する。
びる空乏領域が縮小されるので、ショートチャネル効果
を低減することができる。これにより、ＭＩＳＦＥＴの
電気的特性が向上する。
第１図はＭＩＳＦＥＴの断面図である。
１・・・半導体基板、２・・・フィールド絶＃Ｃ膜、３
・・・チャネルストッパ領域、４・・・ゲート絶縁膜、
５，５ａ、５ ｂ−・・ゲート電極、６．７．８．９．
１０−・・半導体領域、１１・・・サイドウオールスペ
ーサ、１２・・・絶縁膜、１３・・・接続孔、１４・・
・導電層。 −・、
・・・チャネルストッパ領域、４・・・ゲート絶縁膜、
５，５ａ、５ ｂ−・・ゲート電極、６．７．８．９．
１０−・・半導体領域、１１・・・サイドウオールスペ
ーサ、１２・・・絶縁膜、１３・・・接続孔、１４・・
・導電層。 −・、
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴを有し、ゲート電極両側部のソース及
びドレイン領域のチャネル領域から離隔した部分を構成
する第１半導体領域と、半導体基板の表面の前記それぞ
れの第１半導体領域とチャネル領域の間に設けられかつ
前記ソース及びドレイン領域と反対導電型の第２半導体
領域と、前記ソース及びドレイン領域のチャネル領域側
を構成し前記第２半導体領域の周囲に設けられた一対の
第３半導体領域と、該それぞれの第３半導体領域の周囲
に設けられソース及びドレイン領域と反対導電型の一対
の第４半導体領域とを有するＭＩＳＦＥＴを備えたこと
を特徴とする半導体集積回路装置。 ２、前記ソース及びドレイン領域のチャネル領域側を構
成する一対の第３半導体領域は、前記ソース及びドレイ
ン領域のチャネル領域側から離隔した部分を構成する第
１半導体領域より低い不純物濃度であることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197181A JPS6354772A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197181A JPS6354772A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354772A true JPS6354772A (ja) | 1988-03-09 |
Family
ID=16370150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61197181A Pending JPS6354772A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354772A (ja) |
-
1986
- 1986-08-25 JP JP61197181A patent/JPS6354772A/ja active Pending
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