JPS59141263A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59141263A JPS59141263A JP58015709A JP1570983A JPS59141263A JP S59141263 A JPS59141263 A JP S59141263A JP 58015709 A JP58015709 A JP 58015709A JP 1570983 A JP1570983 A JP 1570983A JP S59141263 A JPS59141263 A JP S59141263A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- section
- substrate
- band gap
- carrier mobility
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 4
- 230000015654 memory Effects 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 9
- 238000005530 etching Methods 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 239000002245 particle Substances 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract 2
- 238000002955 isolation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- LBDSXVIYZYSRII-IGMARMGPSA-N alpha-particle Chemical compound [4He+2] LBDSXVIYZYSRII-IGMARMGPSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置、特にＭＯ８Ｌ８Ｉ メモリにお
けるソフトエラ一対策に関するものである。
けるソフトエラ一対策に関するものである。
従来例によるこの種のＭＯ８ＬＳＩメモリ、なかでもダ
イナミックＲＡＭのメモリセルは、第１図（ａ３に示さ
れているように、厚いシリコン酸化膜（２）によって素
子間分離されたシリコン基板（１）上に、薄いシリコン
酸化膜（３）を容量としたキャパシタ電極（４）と、ト
ランスファゲート用のゲート電極（５）。
イナミックＲＡＭのメモリセルは、第１図（ａ３に示さ
れているように、厚いシリコン酸化膜（２）によって素
子間分離されたシリコン基板（１）上に、薄いシリコン
酸化膜（３）を容量としたキャパシタ電極（４）と、ト
ランスファゲート用のゲート電極（５）。
およびビットラインとなるＮ＋拡散層（６）などを設け
て構成される。
て構成される。
しかしてこの構成のメモリセルに１第１図（ｂ）にみら
れるように、α粒子が矢印のように入射されると、約２
５μｍの深さに沿い、多量のエレクトロン、ホールが発
生する。そしてこのうち、キャパシタ下部の空乏層領域
（７）で発生したエレクトロンと、基板（１）内で発生
して拡散によ如空乏層領域（７）に達したエレクトロン
との総和が一定以上の量になると、メモリ内容のハイレ
ベルがロウレベルになって誤動作、すなわちソフトエラ
ーをひきおこすことになる。
れるように、α粒子が矢印のように入射されると、約２
５μｍの深さに沿い、多量のエレクトロン、ホールが発
生する。そしてこのうち、キャパシタ下部の空乏層領域
（７）で発生したエレクトロンと、基板（１）内で発生
して拡散によ如空乏層領域（７）に達したエレクトロン
との総和が一定以上の量になると、メモリ内容のハイレ
ベルがロウレベルになって誤動作、すなわちソフトエラ
ーをひきおこすことになる。
このソフトエラー防止対策としては、例えばシリコン酸
化膜（３）を薄くしてキャパシタ容量を増加させる手段
とか、あるいはエレクトロン収集層として、第１図（ｃ
＞に示すように、メモリセルの下方基板中に高濃度Ｐ＋
＋層（８）を埋め込む手段があるが、前者の場合にはゲ
ート耐圧低下の問題があ漫、また後者の場合には製造工
程が複雑化するほかに、空乏層（７）中に発生するエレ
クトロンは防ぎようがなく、かつ下方からの拡散エレク
トロンに対しても充分なストッパとならないｔｌどの不
都合があった。
化膜（３）を薄くしてキャパシタ容量を増加させる手段
とか、あるいはエレクトロン収集層として、第１図（ｃ
＞に示すように、メモリセルの下方基板中に高濃度Ｐ＋
＋層（８）を埋め込む手段があるが、前者の場合にはゲ
ート耐圧低下の問題があ漫、また後者の場合には製造工
程が複雑化するほかに、空乏層（７）中に発生するエレ
クトロンは防ぎようがなく、かつ下方からの拡散エレク
トロンに対しても充分なストッパとならないｔｌどの不
都合があった。
この発明は従来のこのような欠点に鑑み、半導体基板上
に分離部を介してキャリヤ移動度およびバンドギャップ
の高い物質を埋め込むと共に、この埋め込まれた物質上
にキャパシタ部およびトランジスタのゲート部を形成さ
せ、かつ分離部にトランジスタのソース、ドレイン部を
形成させることによって、ソフトエラー防止を行なうよ
うにしたものである。
に分離部を介してキャリヤ移動度およびバンドギャップ
の高い物質を埋め込むと共に、この埋め込まれた物質上
にキャパシタ部およびトランジスタのゲート部を形成さ
せ、かつ分離部にトランジスタのソース、ドレイン部を
形成させることによって、ソフトエラー防止を行なうよ
うにしたものである。
゛ 〔発明の実施例〕
以下、この発明装置の一実施例につき、第２図（ａ）な
いしくａ）を参照して詳細に説明する。
いしくａ）を参照して詳細に説明する。
第２図（ａ）ないしくｄ）はこの実施例装置を製造工程
順に示す断面図である。この実施例においては、まず基
板上にバターニングされた例えばシリコン窒化膜（９）
をマスクにして、このシリコン基板（１）のキャパシタ
、およびトランジスタのゲート領域対応部を、お＼よそ
５〜１０μｍの深さで選択的にエツチング除去する（第
２図（ａ））。ついで前工程で除去された部分に対して
、キャリヤ移動度、およびバンドギャップの高い物質と
してＳｔＣ，あるいはＧａＡｓのエピタキシャル層ａ＠
を成長させて、これを基板（１）面と平坦になるように
させ（第２図（ｂ））、続いて従来と同様の手段により
、素子間分離のだめの厚いシリコン酸化膜（２）、容量
となる薄いシリコン酸化膜（３）を形成させると共に、
前記エピタキシャル層ａＱ上にあってキャパシタ電極（
４）と、トランスファトランジスタのゲート電極（５）
とを形成し、かつその左右にＡｓ、 Ｓｅなどの不純物
を拡散させてソース、およびドレイン領域（６）を形成
させるのである（第２図（Ｃ））。
順に示す断面図である。この実施例においては、まず基
板上にバターニングされた例えばシリコン窒化膜（９）
をマスクにして、このシリコン基板（１）のキャパシタ
、およびトランジスタのゲート領域対応部を、お＼よそ
５〜１０μｍの深さで選択的にエツチング除去する（第
２図（ａ））。ついで前工程で除去された部分に対して
、キャリヤ移動度、およびバンドギャップの高い物質と
してＳｔＣ，あるいはＧａＡｓのエピタキシャル層ａ＠
を成長させて、これを基板（１）面と平坦になるように
させ（第２図（ｂ））、続いて従来と同様の手段により
、素子間分離のだめの厚いシリコン酸化膜（２）、容量
となる薄いシリコン酸化膜（３）を形成させると共に、
前記エピタキシャル層ａＱ上にあってキャパシタ電極（
４）と、トランスファトランジスタのゲート電極（５）
とを形成し、かつその左右にＡｓ、 Ｓｅなどの不純物
を拡散させてソース、およびドレイン領域（６）を形成
させるのである（第２図（Ｃ））。
しかしてこの実施例構成のメモリセルに、第２図（ｄ）
にみられるように、α粒子が矢印のように進入した場合
、キャパシタ部のＳｉＣ，ＧａＡｍなどによるエピタキ
シャル層は、そのバンドギャップがＳｉＣで２．５．
ＧａＡｇで１．４を示し、基板の８１の１．１よシも高
いために、エレクトロン、ホールのベアが非常に発生し
難くなシ、またトランジスタ部においては、そのチャネ
ル領域が同様にＳｔＣ。
にみられるように、α粒子が矢印のように進入した場合
、キャパシタ部のＳｉＣ，ＧａＡｍなどによるエピタキ
シャル層は、そのバンドギャップがＳｉＣで２．５．
ＧａＡｇで１．４を示し、基板の８１の１．１よシも高
いために、エレクトロン、ホールのベアが非常に発生し
難くなシ、またトランジスタ部においては、そのチャネ
ル領域が同様にＳｔＣ。
ＧａＡ−などによるエピタキシャル層から形成されてい
て、このＳｉＣ，ＧａＡｓ中のエレクトロンの移動度が
、基板のＳｌのそれに較べて大きいために、装置の高速
化が可能となるものである。
て、このＳｉＣ，ＧａＡｓ中のエレクトロンの移動度が
、基板のＳｌのそれに較べて大きいために、装置の高速
化が可能となるものである。
なおこの実施例構成はＮチャネルＭＯ８だけでなく、Ｐ
チャネルＭＯ８にも応用できることは勿論である。
チャネルＭＯ８にも応用できることは勿論である。
以上詳述したようにこの発明によれば、キャパシタ部と
トランスファトランジスタ部とを備えるＭＯ８Ｌｌメモ
リにおいて、シリコン半導体基板上に、選択的にキャリ
ヤ移動度、およびノ（ンドギャップの高い物質による埋
め込み層を設け、との埋め込み層上に薄い絶縁膜を介し
て、キャパシタ電極、およびトランジスタゲート部を形
成させるようにしたから、高移動度による装置の高速性
。
トランスファトランジスタ部とを備えるＭＯ８Ｌｌメモ
リにおいて、シリコン半導体基板上に、選択的にキャリ
ヤ移動度、およびノ（ンドギャップの高い物質による埋
め込み層を設け、との埋め込み層上に薄い絶縁膜を介し
て、キャパシタ電極、およびトランジスタゲート部を形
成させるようにしたから、高移動度による装置の高速性
。
ならびに高いバンドギャップによる耐ソフトエラー性を
得られる特長がある。
得られる特長がある。
第１図（、）ないしくＣ）は従来装置での概要構成、ソ
フトエラーならびにその対策構造をそれぞれに示す断面
説明図、第２図（、）ないしくｄ）はこの発明の一実施
例を適用した装置の製造工程、ならびにソフトエラーを
それぞれに示す断面説明図である。 （１）・・・・シリコン基板、（２）・・・・素子間分
離用の厚いシリコン酸化膜、（３）・・・・薄いシリコ
ン酸化Ｌ （４）・・・・キャパシタ電極、（５）・・
・・ゲート電極、（６）・・・・ソース、ドレイン領域
、Ｑｌ・・・・ＳｉＣ，ＧａＡｍなどのエピタキシャル
層。 代 理 人 葛 野 信 −機株式会社エ
ル・ニス・アイ研 突所内 ２９６一
フトエラーならびにその対策構造をそれぞれに示す断面
説明図、第２図（、）ないしくｄ）はこの発明の一実施
例を適用した装置の製造工程、ならびにソフトエラーを
それぞれに示す断面説明図である。 （１）・・・・シリコン基板、（２）・・・・素子間分
離用の厚いシリコン酸化膜、（３）・・・・薄いシリコ
ン酸化Ｌ （４）・・・・キャパシタ電極、（５）・・
・・ゲート電極、（６）・・・・ソース、ドレイン領域
、Ｑｌ・・・・ＳｉＣ，ＧａＡｍなどのエピタキシャル
層。 代 理 人 葛 野 信 −機株式会社エ
ル・ニス・アイ研 突所内 ２９６一
Claims (2)
- （１）キャパシタ部とトランスファトランジスタ部とを
備えるＭＯ８ＬＳＩメモリにおいて、シリコン半導体基
板上に、それぞれ選択的にキャリヤ移動度、およびバン
ドギャップの高い物質による埋め込み層を設けると共に
、この埋め込み層上にあって、薄い絶縁膜を介し前記キ
ャパシタ部のキャノ（シタ電極、および前記トランジス
タ部のゲート部を各別に形成させたことを特徴とする半
導体装置。 - （２）キャリヤ移動度、およびバンドギャップの高い物
質として、ｓｉｃ、もしくはＧａＡｓを用いることを特
徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58015709A JPS59141263A (ja) | 1983-02-01 | 1983-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58015709A JPS59141263A (ja) | 1983-02-01 | 1983-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59141263A true JPS59141263A (ja) | 1984-08-13 |
Family
ID=11896291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58015709A Pending JPS59141263A (ja) | 1983-02-01 | 1983-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59141263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864464A (en) * | 1989-01-09 | 1989-09-05 | Micron Technology, Inc. | Low-profile, folded-plate dram-cell capacitor fabricated with two mask steps |
-
1983
- 1983-02-01 JP JP58015709A patent/JPS59141263A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864464A (en) * | 1989-01-09 | 1989-09-05 | Micron Technology, Inc. | Low-profile, folded-plate dram-cell capacitor fabricated with two mask steps |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60182171A (ja) | 半導体装置の製造方法 | |
| JPS63102264A (ja) | 薄膜半導体装置 | |
| JPH03288471A (ja) | 半導体装置およびその製造方法 | |
| JPS59208851A (ja) | 半導体装置とその製造法 | |
| JP3463593B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPS59141263A (ja) | 半導体装置 | |
| JPS6050063B2 (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JPH05299437A (ja) | Ｓｏｉ型ｍｏｓｆｅｔとその製造方法 | |
| JPS61271854A (ja) | 半導体素子分離構造及びその製造方法 | |
| JPS6043863A (ja) | 半導体装置 | |
| JPS62123736A (ja) | 半導体装置 | |
| JPS59191385A (ja) | 半導体装置 | |
| JP2970376B2 (ja) | 相補型半導体装置の製造方法 | |
| JPH065754B2 (ja) | 半導体装置 | |
| JPS61156830A (ja) | 半導体装置およびその製造方法 | |
| JPS6058674A (ja) | Ｍｏｓ型トランジスタ | |
| JPH08340108A (ja) | Ｍｏｓ電界効果トランジスタとその製造方法 | |
| JPS59114858A (ja) | 絶縁ゲ−ト型電界効果半導体集積回路装置の製造方法 | |
| JPH0223669A (ja) | 半導体装置 | |
| JPH0350743A (ja) | 半導体装置 | |
| JPH03283574A (ja) | 半導体装置およびその製造方法 | |
| JPH0661501A (ja) | 電界効果型半導体装置 | |
| JPH05129600A (ja) | 半導体装置 | |
| JPH04365380A (ja) | 半導体装置 | |
| JPS6395672A (ja) | Ｍｏｓ型半導体装置 |