JPS61267369A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は電界効果トランジスタに係り、特に化合物半導
体電界効果トランジスタに関する。

〔発明の背景〕

ＧａＡｓ　ＭＥ８ＦＥＴにおいては、第１図に示すよう
に半絶縁性ＧａＡｓ基板１とｎ型能動１１ｉ２の間ｋｐ
型の導電性を有する層（ｐ型埋込み層３）を設ける型の
ものが提案されている（公開技報ＶＯｔ。

６−１６．分枝番号８１−４３５２１゜ｐ型埋込み層３
の主たる役割は、短チャンネル効果の抑制（短チャンネ
ル効果とは、ゲート長りを短縮するに伴いしきい電圧が
負の方向に大きくシフトする現象を言う。）にある。短
チャンネル効果は、ソース側ｎ０層５から半絶縁性Ｑａ
Ａｓ基板１に注入された電子がドレイン側ｎ＋層６に流
入するために現出する現象であり、言わばｎ型能動層２
を流れる電流径路以外に半絶縁性ＧａＡｓ基板１中を流
れる副次の電流径路が存在するためであると考えてよい
。それゆえ、ｐ型埋込み層３の領域で高くなった基板側
の障壁は、電子の注入を抑制し、副次的な電流径路を消
失せしめる。

ｐ型埋込み層３は、それを完全に空乏化させるために低
濃度に、しかもその電位を制御する制御電圧を設けない
よう設計するのが通例である。こｊ　　　　　　れは％
ｎ型能動層１やｎ９層５，６とｐ型埋込み１−３との間
の寄生容量を低減し、素子の高速化を図るためである。

ところが、このように設計した素子はα線に弱いことを
本発明者らは見い出した。すなわち、このような素子を
用いて構成したＳＲＡＭ（ＳｔａｔｉｃＢａｎｄｏｍ　
Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）は、α線が入射するた
びに保持された記憶情報が破壊される（ソフト・エラー
）。このようなソフト・エラーは、チー・シー・メイ［
Ｔ、　Ｃ，ＭａＹ　〕とエム・エイチ・ウツズ［Ｍ、　
Ｈ，Ｗｏｏｄｓ　］により１９７９年にＳＩデバイスに
おいて初めて見い出されたものである。

（チー・シー・メイ・アンド・エム・エイチ・ウツズ、
アイイーイーイー・トランザクション、エレクトロン・
デバイス、ＥＤ−２６巻第２頁１９７９年［Ｔ、　Ｃ，
Ｍａｙ　ａｎｄ　Ｍ、　Ｈ，Ｗｏｏｄｓ、　Ｉ　ＥＥＥ
　Ｔｒａｎｓ。

Ｅｌｅｃｔｒｏｎ　［）ｅｖｉｃｅ、　ＥＤ−２６，ｐ
２．１９７９　］参照） Ｓｉデバイスにおけるソフトエラーの発生機構は通常底
のように考えられている。記憶情報は、の場合、メモリ
セルに配された容量に蓄積される電荷の有無の形で、ま
た、ＳＲＡＭの場合、メモリセル中のノード（節）の電
位の高低の形で保持される。そこに、α線が入射すると
Ｓｉ基板中の飛跡に沿って、１０６の電子と正孔の対が
発生し、これらのキャリアが基板内を拡散あるいはドリ
フトして、容量やノードに流入する。そのために、容量
に蓄積される電荷量やノードの電位が大きく変動し、保
持されていた記憶情報が破壊される。

上述したｐ型埋込み層を配したＧａＡｓ　ＭＥＳＦＥＴ
を用いて構成したＳＲＡＭにおいても、同様の機構でソ
フト・エラーが発生するものと考えられる。

ここで銘記すべきことは、Ｓｉデバイスにおいては、α
線の飛跡に沿って発生したキャリアの総量が１０６ケで
あるとすれば、容量あるいはノードに流入する電荷の総
量は高々１６０ｆＣ（発生したすべてのキャリアが流入
した場合に相当する。）であり、１６０ｆＣを越えるこ
とがないということである。

ところが、本発明者らはｐ型埋込み層を配したＧａＡｓ
　ＭＥＳＦＥＴのトランジスタ動作状態における測定を
重ねた結果次のような事実を見い出した。

すなわち、８４デバイスと事情を異にして、１６０ｆＣ
の数倍の電荷量がα線により発生し電極に流入した如く
みえるという事実である。これは、ｐ型埋込み層を配し
たＧａＡｓ　ＭＥＳＦＥＴは、８ｉデバイスに比べてα
線耐性が小さいことを示すものであり、何らかのキャリ
ア増倍機構が存在することを示唆するものである。

〔発明の目的〕

本発明の目的は、α線耐性の大きい電界効果トランジス
タを提供することにある。

〔発明の概要〕 本発明は、前記目的を達成するため、ソース。

ドレイン領域および能動層を形成する半導体層に１該半
導体層と逆の導電型であり、かつ導電性を有する（完全
には空乏化しない）半導体層を接して設け、該導電性を
有する半導体層に電極を設けたことを特徴とする。

すなわち、上述のキャリア増倍機構のひとつとして、本
発明者らは次のような機構があることを見い出した。α
線の入射に伴い基板中に発生する正の電荷（正孔による
）と負の電荷（電子による）の総量は、いずれも１６０
ｆＣで等量である。また、ｐ型埋込み層は完全に空乏化
しているために１ドレインに電圧を印加した状態では、
ドレインに始まりソースに終わる電気力線が走っており
、これが発生した、キャリアのドリフトを促す。さらに
％　ＧａＡ３中のドリフト速度を決める移動度は、電子
の方が正孔に比べて１０倍以上大きい。したがって、電
子がドレイン側に完全に吸収された後も、基板中に正孔
が残留するという状態が実現する。このため基板側のポ
テンシャル障壁が下がり、ソース側からの電子の注入が
促進され、副次的な電流径路が形成されドレイン側に新
らたな電流が流入するという短チャンネル効果にみられ
た機構と同様な機構が働く。このようにして流入した電
荷が１６０ｆＣＯ数倍あり、キャリアの増倍として観測
される。

本発明による素子構造では、このキャリアの増倍を抑制
するために、例えば第２図に示すようにｎ型能動層１２
あるいはｎ９層１５．１６の下部に完全には空乏化しな
いｐ型埋込み層１３を配し、その層の電位を制御する制
御電極１７を設けている。

このような素子構造によれば、上述のように正孔のみが
基板中に残留し、基板側のポテンシャル障壁が低下する
という現象を避けることができる。

なぜなら、正孔はｐ型埋込み層１３の中性領域（空乏化
していない領域）を介して制御電極１７に流出するから
である。

したがって、ソース側からの電子の基板中への注入が抑
制され、キャリアの増倍が抑えられる。

尚、集積回路中でα線入射時のキャリア増倍効果の問題
となる素子は限られており、回路中の不要な寄生容重を
生じせしめず、回路の高速性を維持するためには問題と
なる素子に限って、第２図の如き素子構造を採用するの
がよい。その観点から第２図の如＜、ｐ型埋込み層１３
を選択的に形成した素子構造の方が、全面にわたって形
成する素子構造よりも望ましい。

また、第１図では、２．　５．　６をｎ型とし、３をｐ
型としたために、正孔が基板中に残留しキャリアの増倍
がおこる。ところが逆に、第１図において、２，５．６
をｐ型とし、３をｎ型とした場合には、キャリアの増倍
効果はおこらない。なぜなら、正孔が基板中に残留する
ためにソース側からの正孔の注入を抑止するからである
。ところが、電極に流入する総電荷量は、最大１４０　
ｆＣ程度あり（α線により発生する総電荷量にほぼ等し
い）、ソフトエラーを回避するには依然大きい。

しかし、第２図に示す本発明の素子構造によれば、１２
，１５．１６をｐ型とし、１３をｎ型とし、制御電極１
７を設けた場合、電極に流入する総電荷を低減すること
が可能である。なぜなら、電子は１層１３を介して制御
電極へ流出し、また、正孔は１層１３の静電ポテンシャ
ルによって９層１２．１５．１６に流入するのを妨げら
れるからである。

以上をまとめると、本発明による素子構造によれば、能
動層がｎ型であり埋込み層がｐ型である場合には、キャ
リアの増倍が抑えられしかも、さく９） らに、流入する総電荷量をα線による発生電荷量よりも
抑えることができる。逆に、能動層がｐ型であり、埋込
み層がｎ型である場合にも流入するＭ３電荷量をα線に
よる発生電荷量よりも抑えることができる。即ち、本発
明による素子構造によれば、α線耐性を大きくすること
ができる。

〔発明の実施例〕

以下、本発明の実施例を第３図〜第７図により説明する
。

第３図に第２図と同様の電界効果トランジスタを示す。

半絶縁性Ｑ　ａ　Ａ　８基板３１上にイオン打込みとそ
の後の高温熱処理工程によりｐ型埋込み層３３、ｎ型能
動層３２、ｎ＋層３５，３６を形成する。ｐ型埋込み層
３３のイオン打込みは、Ｂｅ。

Ｍｇ、Ｃ，Ｚｎのいずれを用いてもよく、打込みエネル
ギーは、ｎ型能動層３２やｎ＋層３５゜３６の形成条件
に依存するが、通常７０に８Ｖ〜ａｏｏＫｅｖの範囲の
中で選択し、ドーズ量は完全には空乏化しない条件を満
足するために、打込みエネルギーに依存するが通常１　
ｏ”ｃｒｎ−”以上の（ｌＯ） 範囲の中ので選択する。高温熱処理は、通常７００Ｃ〜
８５０Ｃの温度で行なう。ソース電極３９、ドレイン電
極４０、ゲート電極３８は通常のリフトオフ法で形成す
る。ｐ型埋へみ層３３の制御電極３７け、ｐ型ＱａＡｓ
層にオーミック接触をなす金属であればよ（、Ｏｒ、Ａ
ｕＺｎ等のいずれを用いてもよい。

本実施例によれば、前述の如くα線により発生するキャ
リアの増倍を抑制することができる。

第４図に第２の実施例を示す。本実施例は第３図の実施
例の改良である。制御電極３７の下部にｐ型埋へみ層３
３より高濃度のｐ＋層４１を設ける。ｐ＋層４１は、Ｍ
ｇ、Ｂｅ、ｃ、Ｚｎのうちいずれかの高ドーズイオン打
込みと高温熱処理工・程あるいは、Ｚｎの絶縁膜をマス
クとする選択拡散工程により形成する。イオン打込みの
場合、打込みエネルギーは、通常１０ＫｅＶ　〜３００
ＫｅＶの間で選択し、ドーズ量け、通常１０１３閤−冨
以上の範囲で選択する。また、Ｚｎの選択拡散の場合に
は、表面濃度を１０１８□ｌ　とするために８００Ｃ以
上の高温で拡散する。

本実施例によれば、制御電極３７とｐ型埋へみ層３３の
接触低抗をひとけた下げることができ、キャリアの増倍
効果を第３図に比べさらに低減することができる。また
、第３図ではｐ型の層３３にオーミック接触をとるため
に制御電極３７は、ソース電極３９やドレイン電極４０
に珀いる金属（例えば％　ＡｕＧｅ等ｎ型の層にオーミ
ック接触をとる金属）とけ別種の金属（例えば、Ｃｒや
ＡｕＺｎ）を用いる必要があるが、本実施例によれば、
ｐ”１４４１が高濃度のためソース′醒極３９やドレイ
ン電極４０の金属と同種、あるいは、ゲート電極３８の
金属と同種の金属を用いてもオーミック接触を実現でき
、制御電極３７を形成するための工程を省くことができ
、工程を簡略化できる。

第５図に第３の実施例を示す。本実施例は第４図の実施
例の改良である。ソース側のｎ＋層３５に隣接して高濃
度の１０層４１を設け、ソース゛電極３９をｎ　”　１
６３５上とｐ”１ｄ４１上に同時に配置する。

本実施例によれば、第３図、第４図の実施例と同様にキ
ャリアの増倍を抑制できる上に、さらにそれらに比べ素
子面積を減少でき高集積化を可能とする。

前述のように集積回路中でα線入射時のキャリア増倍効
果の問題となる素子は限られており、回路中の不要な寄
生容ｔ’に生じせしめず、回路の高速性を維持するため
には、問題となる素子に限って第３図〜第５図の如き素
子構造を採用するのがよｈｏその観点から、第３図〜第
５図の実施例のように、ｐ型埋へみ層３３を選択的に形
成した素子構造は望ましい。

第６図に第４の実施例を示す。本実施例は第３図の実施
例の改良である。前述のように集積回路の高速性を維持
するためには寄生容量は可能な限り排除する仁とが望ま
しい。第６図は、ドレイン側のｎ９層３６とｐ型埋へみ
層３３との間の寄生容量を低減するために、ｎ＋層下部
にｐ型埋へみ層を設けなｈ構造を示している。α線入射
時のキャリア増倍効果抑制のためには、ｎ＋層３５ある
いけｎ３層３６あるいはｎ型能動層３２のいずれかひと
つの下部の全体あるいは、部分にｐ型埋へみ層３３が設
けられていることが最低条件であり、ｐ型埋へみ１−３
３をどのように配するかけ、集積回路の速度をどのよう
に設計するかで決まる。

第７図に第５の実施例を示す。ｐ型ＱａＡｓ基板５３上
にイオン打込みとその後の熱処理工程虻よりｎ型能動層
５２、ｎ＋層５５，５６を形成する。

ｐ型基板５３の濃度は、基板が完全には空乏化しないた
めに１０”ｃｍ−３以上の範囲から選択する。

ソース電極５９、ドレイン電極６０、グー）［５８は通
常のリフ、トオフ法で形成する。ｐ型基板５３の制御電
極５７は、ｐ型Ｑａ４ｓにオーミック接触をなす金属で
あればよ＜、Ｃｒ、ＡｕＺｎ等のいずれを用いてもよい
。

本実施例によれば、第３図と同様にα線により発生する
キャリアの増倍を抑制することができる。

また、第３図のｐ型埋へみ層３３を形成する工程を省略
でき、工程を簡略化できる。

第３図〜第７図では、埋込み層や基板をｐ型として、ま
ノこ、能動層をｎ型として説明したが、それぞ′れが逆
の導１！Ｌゼ１奮壱している場ｒｒにｔま、α線入射時
のギヤＩＪ　７の流入を発生１１１荷−１上りも抑１０
１１できる。

１だ、（］ａＡｓにだけ１仮定して１況明【７だが、［
ｎｐや（）ａＡ／、Ａｓ、　Ｉｎ（ｊａＡｓ、　１ｎ（
ｉａＡｓＰ等曲の化合物半導体でも本究明の素子構造に
よりキャリアの増倍効果を抑制できること）：ｔ　、−
ｆう土でもなしム。〃ぜｌら、化合物半導体は一般に電
トの１多動川は１１云孔の移動度に比べて約１ケタ大き
いため、重化がいつも梳板内に残留するからである。

Ｓｉ、（Ｊｅの基４反についてＶｌ、キャリア増倍効果
そのものが小さいが、同様にそ−れを抑制できることは
円うまでもない。

〔発明の効果〕

以Ｉ−説明した如く、本発明によればα線入射時のキャ
リアの増倍幼果を抑制でき、従来に比べα＃Ｉ！耐性を
大きくすることができる。

【図面の簡単な説明】

第１１Ｆｌｉｔ従来の１１、Ｗ効果トランジスタの断面
構造図、第２図は本発明による電界効果トランジスタの
断面構造図、第３図〜第７図Ｖ１本発明の実施例の断面
構造図である。 １１・・・半絶縁性（ｌａＡｓ基板、１２・・・ｎ型能
動層、１３−−−　ｐ　Ａ９埋込み１−１１５．　１６
−・−ｎ”層、１７・・・制御′１Ｖ極、１８・・・グ
ー）′に極、１９・・・ソース電第　３　図 冨　、ｉ　図 声−１ １Ｚｒ　　　　　ｙ　　　　　ｃコ 第　Ｚ　　図 ′ｆＪ７　　図 ｆ７　０　　　凹

Claims (1)

1. 【特許請求の範囲】 １、ソース、ドレイン領域および能動層を形成する一方
   の導電型の少なくとも１つの第１の半導体層と、該第１
   の半導体層に接して形成された他方の導電型の半導体層
   であつて導電性を有する少なくとも１つ第２の半導体層
   と、該第２の半導体層に接続された電極を有することを
   特徴とする電界効果トランジスタ。 ２、特許請求の範囲第１項において、前記第２の半導体
   層を前記第１の半導体層の一部に接するように形成した
   ことを特徴とする電界効果トランジスタ。 ３、特許請求の範囲第１項又は第２項において、前記第
   ２の半導体層は基板に形成されてなることを特徴とする
   電界効果トランジスタ。 ４、特許請求の範囲第３項において、前記ソース、ドレ
   イン領域および能動層が複数個形成され、前記第２の半
   導体層を第１の半導体層に選択的に形成したことを特徴
   とする電界効果トランジスタ。 ５、特許請求の範囲第１項又は第２項において、前記第
   ２の半導体層は基板であることを特徴とする電界効果ト
   ランジスタ。 ６、特許請求の範囲第４項又は第５項において、前記第
   １および第２の半導体層は化合物半導体よりなることを
   特徴とする電界効果トランジスタ。 ７、特許請求の範囲第６項において、前記化合物半導体
   はＧａＡｓであることを特徴とする電界効果トランジス
   タ。