JPS63122277A - 縦型ｍｏｓｆｅｔ - Google Patents
縦型ｍｏｓｆｅｔInfo
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- JPS63122277A JPS63122277A JP61269000A JP26900086A JPS63122277A JP S63122277 A JPS63122277 A JP S63122277A JP 61269000 A JP61269000 A JP 61269000A JP 26900086 A JP26900086 A JP 26900086A JP S63122277 A JPS63122277 A JP S63122277A
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- JP
- Japan
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- region
- layers
- impurity concentration
- layer
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- Pending
Links
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- 238000005468 ion implantation Methods 0.000 claims description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の一面にソース電極およびゲート
電極、他面にドレイン電極を有する縦型ＭＯ３ＦＥＴに
関する。
電極、他面にドレイン電極を有する縦型ＭＯ３ＦＥＴに
関する。
（従来の技術〕
縦型ＭＯ３ＦＥＴの基本構成を第２図に示す。
すなわち、ドレイン領域となるｎ０基板１の上に低不純
物濃度のｎ”エピタキシャル層２が形成され、このｎ−
層２０表面部に選択的にベース領域としての９層３およ
び高不純物濃度の２４層３１を、さらにこの９層３及び
９０層３１の表面部に選択的にソース領域となるｎ０層
４が形成され、９層３のｎ−層２とｎ４層４で挟まれた
表面領域をチャネル領域として、この上にゲート絶縁膜
５を介してゲート電極６が形成されている。ソース電極
７は、９層３とｎ４層４にまたがって設けられ、ドレイ
ン電極８はドレイン領域１に設けられている。
物濃度のｎ”エピタキシャル層２が形成され、このｎ−
層２０表面部に選択的にベース領域としての９層３およ
び高不純物濃度の２４層３１を、さらにこの９層３及び
９０層３１の表面部に選択的にソース領域となるｎ０層
４が形成され、９層３のｎ−層２とｎ４層４で挟まれた
表面領域をチャネル領域として、この上にゲート絶縁膜
５を介してゲート電極６が形成されている。ソース電極
７は、９層３とｎ４層４にまたがって設けられ、ドレイ
ン電極８はドレイン領域１に設けられている。
この素子の動作は次の通りである。ソース電極７を接地
し、ゲート電極６およびドレイン電極８に正の電圧を加
えると、ゲート直下の９層３の表面が反転してれチャネ
ルが形成され、電子がドレイン領域に供給されるため素
子はオン状態となる。
し、ゲート電極６およびドレイン電極８に正の電圧を加
えると、ゲート直下の９層３の表面が反転してれチャネ
ルが形成され、電子がドレイン領域に供給されるため素
子はオン状態となる。
ゲート電極にゼロ又は負の電圧を印加すると、ｎチャネ
ルが消滅するため素子はオフ状態になる。
ルが消滅するため素子はオフ状態になる。
このような縦型ＭＯ３ＦＥＴのソース・ドレイン間にＬ
−負荷回路が接続されていると逆バイアスされたｐ層と
ｎ−層間の接合がアバランシェを起こし、素子が破壊す
る場合がある。破壊の機構としては次の様なことが考え
られる。すなわち、強く逆バイアスされた接合では電子
・正孔対が発生し、各々ドレイン・ソース方向に加速さ
れる。
−負荷回路が接続されていると逆バイアスされたｐ層と
ｎ−層間の接合がアバランシェを起こし、素子が破壊す
る場合がある。破壊の機構としては次の様なことが考え
られる。すなわち、強く逆バイアスされた接合では電子
・正孔対が発生し、各々ドレイン・ソース方向に加速さ
れる。
こ・の際発生した正孔は２層３を通ってソース電極７に
流れ込む、従ってｐ層には横方向に電位降下が生じ、こ
れがソース領域４と２層３の間の接合の拡散電位以上に
達すると接合は順バイアスされて、ソース領域４から電
子が２層３に注入される。
流れ込む、従ってｐ層には横方向に電位降下が生じ、こ
れがソース領域４と２層３の間の接合の拡散電位以上に
達すると接合は順バイアスされて、ソース領域４から電
子が２層３に注入される。
注入された電子はさらにアバランシェを促進するから素
子はついには破壊に至る。
子はついには破壊に至る。
本発明の目的は、上記の欠点を除去してＬ−負荷耐量の
向上した縦型ＭＯ３ＦＥＴを提供することにある。
向上した縦型ＭＯ３ＦＥＴを提供することにある。
本発明は、積層されたそれぞれ第一導電型の高不純物濃
度の第一領域および低不純物濃度の第二領域、第二領域
の表面部に選択的に設けられた第二導電型の第三領域な
らびに第三領域の表面部に選択的に設けられた高不純物
濃度の第一導電型の第四領域を有し、第一領域にドレイ
ン電極、第三。
度の第一領域および低不純物濃度の第二領域、第二領域
の表面部に選択的に設けられた第二導電型の第三領域な
らびに第三領域の表面部に選択的に設けられた高不純物
濃度の第一導電型の第四領域を有し、第一領域にドレイ
ン電極、第三。
第四領域にソース電極が接触し、第二、第四領域にはさ
まれた第三領域の表面に絶縁膜を介してゲート電極を備
える縦型ＭＯ３ＦＥＴにおいて、第四領域直下の第三領
域内にイオン打込み量ｌＸｌ０１３／−ないし７Ｘ１Ｇ
”／−の第二導電型の高不純物濃度層が形成されたもの
とする。
まれた第三領域の表面に絶縁膜を介してゲート電極を備
える縦型ＭＯ３ＦＥＴにおいて、第四領域直下の第三領
域内にイオン打込み量ｌＸｌ０１３／−ないし７Ｘ１Ｇ
”／−の第二導電型の高不純物濃度層が形成されたもの
とする。
第三領域の第四領域の直下に形成される同導電形の高不
純物濃度層は、チャネルが形成される表面の不純物濃度
を高めることなく第三領域のシート抵抗を低めるので、
第三、第四領域間の接合のアバランシェ時に発生する電
子・正孔対に基づく電流による第三領域の電圧降が低く
おさえられ、しかもゲートしきい値電圧およびオン抵抗
を増大させることなく素子の破壊を阻止することができ
る。
純物濃度層は、チャネルが形成される表面の不純物濃度
を高めることなく第三領域のシート抵抗を低めるので、
第三、第四領域間の接合のアバランシェ時に発生する電
子・正孔対に基づく電流による第三領域の電圧降が低く
おさえられ、しかもゲートしきい値電圧およびオン抵抗
を増大させることなく素子の破壊を阻止することができ
る。
第１図は本発明の一実施例を示し、第２図と共通の部分
には同一の符号が付されている。このＭＯ３Ｉ’ＥＴは
、高不純物濃度のｎ０基板１の上にｎ−エピタキシャル
ｒＭ２を成長させ、図の上面からの選択拡散により９０
層３１． ２層３．ｎ０層４を公知の方法で順次形成し
たのち、さらにｎ°層４の間の表面に形成した絶縁膜５
をマスクとして、例えば高エネルギーのほう素イオンを
打込む等の方法によりｎ°層４の直下にｐ” Ｎ９を形
成する。
には同一の符号が付されている。このＭＯ３Ｉ’ＥＴは
、高不純物濃度のｎ０基板１の上にｎ−エピタキシャル
ｒＭ２を成長させ、図の上面からの選択拡散により９０
層３１． ２層３．ｎ０層４を公知の方法で順次形成し
たのち、さらにｎ°層４の間の表面に形成した絶縁膜５
をマスクとして、例えば高エネルギーのほう素イオンを
打込む等の方法によりｎ°層４の直下にｐ” Ｎ９を形
成する。
このｐ層 １１９のイオン打込み量を１×１０′４〜７
×１０” ／−とすることによりｐ層３全体のシート抵
抗が従来の半分以下になり、従って横方向の電位低下を
約半分以下にすることができる。
×１０” ／−とすることによりｐ層３全体のシート抵
抗が従来の半分以下になり、従って横方向の電位低下を
約半分以下にすることができる。
本発明によれば、表面にチャネルが形成されるベース領
域のソース領域の直下の部分に打込み量ｌＸｌ０１４〜
７×１０１５／ｃｍ■のイオン打込みにより同導電型の
高不純物濃度層を形成することにより、横方向の電位降
下を小さくすることができ、Ｌ−負荷回路が接続された
場合にソース領域とベース領域の間の接合がアバランシ
ェを起こしても、接合の拡散電位以上に達することがな
いので、接合が順バイアスされず、素子の破壊を防ぐこ
とができる。しかも、この高不純物濃度層はソース領域
形成と同じマスクを使用して形成でき、フォトエツチン
グの精度の影響を受けることがない、また、ソース領域
の直下に形成されるため、チャネルが形成される表面層
の不純物濃度を高めることがな（、従ってゲートしきい
値電圧およびオン抵抗の
域のソース領域の直下の部分に打込み量ｌＸｌ０１４〜
７×１０１５／ｃｍ■のイオン打込みにより同導電型の
高不純物濃度層を形成することにより、横方向の電位降
下を小さくすることができ、Ｌ−負荷回路が接続された
場合にソース領域とベース領域の間の接合がアバランシ
ェを起こしても、接合の拡散電位以上に達することがな
いので、接合が順バイアスされず、素子の破壊を防ぐこ
とができる。しかも、この高不純物濃度層はソース領域
形成と同じマスクを使用して形成でき、フォトエツチン
グの精度の影響を受けることがない、また、ソース領域
の直下に形成されるため、チャネルが形成される表面層
の不純物濃度を高めることがな（、従ってゲートしきい
値電圧およびオン抵抗の
第１図は本発明の一実施例の断面図、第２図は従来構造
の断面図である。 １：ｎ０基板 （ドレイン領域）２：ｎ−エピタキシャ
ル層、３：ｐベース領域、４：ｎ０ソース領域、５：絶
縁膜、６：ゲート電極、７：ソース電極、８ニドレイン
電極。
の断面図である。 １：ｎ０基板 （ドレイン領域）２：ｎ−エピタキシャ
ル層、３：ｐベース領域、４：ｎ０ソース領域、５：絶
縁膜、６：ゲート電極、７：ソース電極、８ニドレイン
電極。
Claims (1)
- １）積層されたそれぞれ第一導電型の高不純物濃度の第
一領域および低不純物濃度の第二領域、第二領域の表面
部に選択的に設けられた第二導電型の第三領域ならびに
第三領域の表面部に選択的に設けられた高不純物濃度の
第一導電型の第四領域を有し、第一領域にドレイン電極
、第三、第四領域にソース電極が接触し、第二、第四領
域にはさまれた第三領域の表面に絶縁膜を介してゲート
電極を備えるものにおいて、第四領域直下の第三領域内
にイオン打込み量１×１０＾１＾３／ｃｍ＾■ないし７
×１０＾１＾５／ｃｍ＾■の第二導電型の高不純物濃度
層が形成されたことを特徴とする縦型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269000A JPS63122277A (ja) | 1986-11-12 | 1986-11-12 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61269000A JPS63122277A (ja) | 1986-11-12 | 1986-11-12 | 縦型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122277A true JPS63122277A (ja) | 1988-05-26 |
Family
ID=17466277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61269000A Pending JPS63122277A (ja) | 1986-11-12 | 1986-11-12 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122277A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995024055A1 (de) * | 1994-03-04 | 1995-09-08 | Siemens Aktiengesellschaft | Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit |
| US5726469A (en) * | 1994-07-20 | 1998-03-10 | University Of Elec. Sci. & Tech. Of China | Surface voltage sustaining structure for semiconductor devices |
| JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS60202967A (ja) * | 1984-02-22 | 1985-10-14 | ゼネラル・エレクトリック・カンパニイ | 縦型ｍｏｓｆｅｔ装置の製造方法 |
-
1986
- 1986-11-12 JP JP61269000A patent/JPS63122277A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60202967A (ja) * | 1984-02-22 | 1985-10-14 | ゼネラル・エレクトリック・カンパニイ | 縦型ｍｏｓｆｅｔ装置の製造方法 |
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995024055A1 (de) * | 1994-03-04 | 1995-09-08 | Siemens Aktiengesellschaft | Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit |
| US5726469A (en) * | 1994-07-20 | 1998-03-10 | University Of Elec. Sci. & Tech. Of China | Surface voltage sustaining structure for semiconductor devices |
| JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
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