JPS61159767A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体素子の構造に係シ、特に高速性に好適
な絶縁ゲート型電界効果トランジスタに関するものであ
る。
な絶縁ゲート型電界効果トランジスタに関するものであ
る。
従来、ＭＯ８型電界効果トランジスタにおいて電流容量
が大きくとれる素子構造として第２図に示すような断面
構造を有するいわゆる縦型構造が用いられている。第２
図の構造によればドレイン電極８につらなるドレイン領
域２の表面に対向して全体にゲート電極５がある。この
ためゲート電極５下のドレイン接合の電界集中を緩和で
きると共に、ゲート電極に正極性の電圧を印加して、チ
ャネル領域３を導通状態にした場合、ドレイン領域の表
面は電子の蓄積層となって導電率が高くなり、電流はド
レイン領域表面全面に広がるようＫなる。この結果、実
効的なノース・ドレイン間抵抗、いわゆるオン抵抗を低
減することができる。
が大きくとれる素子構造として第２図に示すような断面
構造を有するいわゆる縦型構造が用いられている。第２
図の構造によればドレイン電極８につらなるドレイン領
域２の表面に対向して全体にゲート電極５がある。この
ためゲート電極５下のドレイン接合の電界集中を緩和で
きると共に、ゲート電極に正極性の電圧を印加して、チ
ャネル領域３を導通状態にした場合、ドレイン領域の表
面は電子の蓄積層となって導電率が高くなり、電流はド
レイン領域表面全面に広がるようＫなる。この結果、実
効的なノース・ドレイン間抵抗、いわゆるオン抵抗を低
減することができる。
一般に、ＭＯ８型電界効果トランジスタの動作を決定す
る時定数は、ＭＯ８型電界効果トランジスタのソース・
ドレイン間抵抗と、素子に寄生する静電容量によシ決ま
る。第２図に示す素子構造ではソース・ドレイン間抵抗
を低減することができるが、素子に寄生する静電容量が
太きくなってしまう。即ち、第２図の構造ではゲート電
極５とドレイン電極８との対向長が長くなるためゲート
・ドレイン間容蓋が犬きくなる。この結果、素子の駆動
入力が犬きくなり、且つスイッチング速度も遅くなるな
どの欠点があった。
る時定数は、ＭＯ８型電界効果トランジスタのソース・
ドレイン間抵抗と、素子に寄生する静電容量によシ決ま
る。第２図に示す素子構造ではソース・ドレイン間抵抗
を低減することができるが、素子に寄生する静電容量が
太きくなってしまう。即ち、第２図の構造ではゲート電
極５とドレイン電極８との対向長が長くなるためゲート
・ドレイン間容蓋が犬きくなる。この結果、素子の駆動
入力が犬きくなり、且つスイッチング速度も遅くなるな
どの欠点があった。
この問題を解決するため第３図のような構造が昭和５６
年度電子通信学会総合全国大会において、“Ｖ−ＭＯＳ
ＦＥＴの整流素子の動作特性”という文献で論じられて
いる。この構造の特徴は図に示すようにゲート電極の一
部を除去した構造とする′ことでゲート・ソース間容量
及びゲート・ドレイ、ン間容量を小さくすることにより
入力容量の低減を図ったものである。しかし、この構造
では入力容量を低減できるが、ゲート電極の一部が除去
された領域のドレイン領域表面は、ゲート電圧印加によ
る電子の蓄積効果が無い九め、電流がドレイン領域表面
全体に広がらずオン抵抗の増大につながるという欠点を
もつ。
年度電子通信学会総合全国大会において、“Ｖ−ＭＯＳ
ＦＥＴの整流素子の動作特性”という文献で論じられて
いる。この構造の特徴は図に示すようにゲート電極の一
部を除去した構造とする′ことでゲート・ソース間容量
及びゲート・ドレイ、ン間容量を小さくすることにより
入力容量の低減を図ったものである。しかし、この構造
では入力容量を低減できるが、ゲート電極の一部が除去
された領域のドレイン領域表面は、ゲート電圧印加によ
る電子の蓄積効果が無い九め、電流がドレイン領域表面
全体に広がらずオン抵抗の増大につながるという欠点を
もつ。
オン抵抗の増大を防止する方法として、例えば第４図に
見られるような構造が、特開昭５２−９９７８８で提案
されている。この構造の特徴は、チャネル基板間表面に
は高濃度ドナ一層１０があるためこの領域の導電率は高
く、この部分にゲート電極が無いにもかかわらず、チャ
ネル基板３からの電子の流れは、チャネル基板間全体に
拡がる。
見られるような構造が、特開昭５２−９９７８８で提案
されている。この構造の特徴は、チャネル基板間表面に
は高濃度ドナ一層１０があるためこの領域の導電率は高
く、この部分にゲート電極が無いにもかかわらず、チャ
ネル基板３からの電子の流れは、チャネル基板間全体に
拡がる。
このためオン抵抗が低減できる。電力用絶縁ゲート型電
界効果素子は、例えば、第４図に示す構造を１ユニツト
として、これを１チツプ上で多数個形成しこれらを電標
配線により連結して１つの素子として動作している。チ
ャネル基板３の直下のる次めには第４図の寸法比ｗ ／
Ｌを太きくとる、すなわちＷを犬きくとる必要がある
。
界効果素子は、例えば、第４図に示す構造を１ユニツト
として、これを１チツプ上で多数個形成しこれらを電標
配線により連結して１つの素子として動作している。チ
ャネル基板３の直下のる次めには第４図の寸法比ｗ ／
Ｌを太きくとる、すなわちＷを犬きくとる必要がある
。
第４図に示す素子構造においては、ドレイン表面に高濃
度層を設はオン抵抗の増大を防止しているが、Ｗが大き
くなると高濃度層の横方向の拡がシ抵抗が無視できない
ため電流がチャネル間のドレインの幅Ｗ全域に拡がらず
オン抵抗低減、チャネルの有効利用という点で問題があ
る。またこれらの素子は対向するチャネル基板から延び
た空乏層がドレイン領域で重なるピンチオフ効果を利用
して耐圧を維持しており前記の点と併せてＷは数１０μ
ｍ程度に限定されている。
度層を設はオン抵抗の増大を防止しているが、Ｗが大き
くなると高濃度層の横方向の拡がシ抵抗が無視できない
ため電流がチャネル間のドレインの幅Ｗ全域に拡がらず
オン抵抗低減、チャネルの有効利用という点で問題があ
る。またこれらの素子は対向するチャネル基板から延び
た空乏層がドレイン領域で重なるピンチオフ効果を利用
して耐圧を維持しており前記の点と併せてＷは数１０μ
ｍ程度に限定されている。
本発明の目的は入力容量、オン抵抗が小さく、チップの
有効利用効率の高いＭＯ８型電界効果トランジスタを提
供することにある。
有効利用効率の高いＭＯ８型電界効果トランジスタを提
供することにある。
ＭＯ８型電界効果素子において、チャネル基板−間のド
レイ／領域表面に高濃度層を設けここに電、−源）と接
続されていない浮遊電極を形成することにン′ よシトレイン領域表面の横方内拡がり抵抗を大幅に低減
させることを可能にし、チャネル基板間のドレイン幅Ｗ
を１００μｍ以上と大きくしても電流がチャネル基板間
のドレイン全域に拡がシ、結果としてオン抵抗、入力容
量が小さく、チップの有効利用効率の高いＭＯ８型電界
効果素子を得ることができろう 〔発明の実施例〕 上記目的を達成するため、第１図に示すようなＭＯＳＦ
ＥＴを提案する。チップサイズ５Ｘ５ｍｍ。
レイ／領域表面に高濃度層を設けここに電、−源）と接
続されていない浮遊電極を形成することにン′ よシトレイン領域表面の横方内拡がり抵抗を大幅に低減
させることを可能にし、チャネル基板間のドレイン幅Ｗ
を１００μｍ以上と大きくしても電流がチャネル基板間
のドレイン全域に拡がシ、結果としてオン抵抗、入力容
量が小さく、チップの有効利用効率の高いＭＯ８型電界
効果素子を得ることができろう 〔発明の実施例〕 上記目的を達成するため、第１図に示すようなＭＯＳＦ
ＥＴを提案する。チップサイズ５Ｘ５ｍｍ。
頭方向電流ｉ０Ａ、素子耐圧５００ｖの定格の素子を例
にとった。以下、第１図を用いて本発明の詳細な説明す
る。高濃度ドレイン基板１は、例えばＮ型でドナー型不
純物濃度Ｎｏが５Ｘ１０”ｃｒｒｌ−”であり、この上
に低濃度のドナー型基板で形成したドレイン領域２があ
る。ドナー不純物濃度は５Ｘ １０”ｃｍ−”であ）、
この領域は通常エピタキシャル成長により形成される。
にとった。以下、第１図を用いて本発明の詳細な説明す
る。高濃度ドレイン基板１は、例えばＮ型でドナー型不
純物濃度Ｎｏが５Ｘ１０”ｃｒｒｌ−”であり、この上
に低濃度のドナー型基板で形成したドレイン領域２があ
る。ドナー不純物濃度は５Ｘ １０”ｃｍ−”であ）、
この領域は通常エピタキシャル成長により形成される。
チャネルを形成するス領域４は、Ｎ型で表面濃度がＩ
Ｘ １０”ｃｍ−”以上で深さは１〜２μｍである。チ
ャネル基板３の間の距離Ｗはチップサイズ５■×５閣、
順方向電流１０Ａ定格で数１００μｍ〜１０００μｍで
あり、このドレイン領域２にはソース領域４と同じ高濃
度のドナ一層ｌＯが形成されている。ドレイン表面にお
いて、この高濃度ドナ一層１０は定格５００Ｖの耐圧を
維持する次め各々のＰ型のチャネル基板から３０μｍ程
度離されている。ゲート電極５はＰ型のチャネル基板と
高濃度ドナ一層の無いドレイン領域を覆っている。ソー
ス電極７はドレイン電極８に対向している。また高濃度
ドナ一層表面には、例えばＡｔによって電源と接続され
ない浮遊電極１１が形成されておフ、これが特徴的な構
造となっている。
Ｘ １０”ｃｍ−”以上で深さは１〜２μｍである。チ
ャネル基板３の間の距離Ｗはチップサイズ５■×５閣、
順方向電流１０Ａ定格で数１００μｍ〜１０００μｍで
あり、このドレイン領域２にはソース領域４と同じ高濃
度のドナ一層ｌＯが形成されている。ドレイン表面にお
いて、この高濃度ドナ一層１０は定格５００Ｖの耐圧を
維持する次め各々のＰ型のチャネル基板から３０μｍ程
度離されている。ゲート電極５はＰ型のチャネル基板と
高濃度ドナ一層の無いドレイン領域を覆っている。ソー
ス電極７はドレイン電極８に対向している。また高濃度
ドナ一層表面には、例えばＡｔによって電源と接続され
ない浮遊電極１１が形成されておフ、これが特徴的な構
造となっている。
この構造のＭ０８ＦＥ’ｒの動作を以下に述べる。
本構造では、ゲート電極はＰ型チャネル部分と低濃度の
ドレイン領域上にしかない。またチャネル間の距離Ｗが
従来のＭＯＳＦＥＴの数１０μｍ程度に比べて１０倍以
上大きいため１チツプあたりのユニット数が少なく、１
チツプあた列のゲート表面積が著しく小さく、そのため
にソース・ゲート間容址、ゲート・ドレイン間容盆が低
減できる。
ドレイン領域上にしかない。またチャネル間の距離Ｗが
従来のＭＯＳＦＥＴの数１０μｍ程度に比べて１０倍以
上大きいため１チツプあたりのユニット数が少なく、１
チツプあた列のゲート表面積が著しく小さく、そのため
にソース・ゲート間容址、ゲート・ドレイン間容盆が低
減できる。
ドレインゲート間容量低減により、入力容量が低減され
るため素子の駆動入力が少なくて済む。また、ドレイン
・ゲート間容量が低減される九め素子の帰還容量が低減
され、入力容量の減少と相俟って素子のスイッチング速
度が速くなシ、周波数特性が向上する。Ｐ型チャネル反
転層から低濃度のドレイン領域表面の電子の蓄積層へ流
れる電子電流は高濃度ドナ一層表面の抵抗率の非常に低
い浮遊電極１１に流れるため、電流はチャネル基板間の
幅Ｗを持つドレイン領域全体に拡がる。前記同様本浮遊
電極構造によクチャネル間のドレイン幅Ｗを非常に大き
くできるため、電子電流の回シこみにくいＰ型チャネル
基板とドナー基板１に挾まれたトンイン領域をチップ全
体で小さくできるため、オン抵抗低減、チップの利用効
率向上が達成できる。
るため素子の駆動入力が少なくて済む。また、ドレイン
・ゲート間容量が低減される九め素子の帰還容量が低減
され、入力容量の減少と相俟って素子のスイッチング速
度が速くなシ、周波数特性が向上する。Ｐ型チャネル反
転層から低濃度のドレイン領域表面の電子の蓄積層へ流
れる電子電流は高濃度ドナ一層表面の抵抗率の非常に低
い浮遊電極１１に流れるため、電流はチャネル基板間の
幅Ｗを持つドレイン領域全体に拡がる。前記同様本浮遊
電極構造によクチャネル間のドレイン幅Ｗを非常に大き
くできるため、電子電流の回シこみにくいＰ型チャネル
基板とドナー基板１に挾まれたトンイン領域をチップ全
体で小さくできるため、オン抵抗低減、チップの利用効
率向上が達成できる。
次に、この発明の実施例によるＭＯＳＦＥＴの製造工程
を第５図（ａ）〜（ｈ）に示す。ドナー不純物濃度ＮＤ
が５ Ｘ １０”ｃｍ−”であるＮ型のシリコン基体上
１に、ドナー不純物濃度が５ Ｘ １０１４ｃｍ−３で
あるＮ型シリコ７層２を４０μｍの厚さにエピタキシャ
ル成長により形成する（ａ）。次にこの８層２の表面上
に熱酸化膜６を約１０００人形成し、その上に更に多結
晶シリコン５を約５０００人形成し、これを選択的に除
去する（ｂ）。次にボロンイオン１２を打込みエネルギ
Ｅが５０に１！ｉＶ、打込み量φが５ Ｘ １０′２ａ
ｎ−”で打込み、加湿酸素中、１１５０Ｃ，３時間熱処
理し九。その結果チャネル基板３となるＰ型ドープ層が
８μｍの深さになった（Ｃ）。
を第５図（ａ）〜（ｈ）に示す。ドナー不純物濃度ＮＤ
が５ Ｘ １０”ｃｍ−”であるＮ型のシリコン基体上
１に、ドナー不純物濃度が５ Ｘ １０１４ｃｍ−３で
あるＮ型シリコ７層２を４０μｍの厚さにエピタキシャ
ル成長により形成する（ａ）。次にこの８層２の表面上
に熱酸化膜６を約１０００人形成し、その上に更に多結
晶シリコン５を約５０００人形成し、これを選択的に除
去する（ｂ）。次にボロンイオン１２を打込みエネルギ
Ｅが５０に１！ｉＶ、打込み量φが５ Ｘ １０′２ａ
ｎ−”で打込み、加湿酸素中、１１５０Ｃ，３時間熱処
理し九。その結果チャネル基板３となるＰ型ドープ層が
８μｍの深さになった（Ｃ）。
次に多結晶シリコン５を選択的に除去してゲート電極５
を形成する（ψ。
を形成する（ψ。
次に、ＣＶＤ法により約４０００人のシリコン膜を形成
し、これを選択的に除去して、リンイオンを試料に打込
む（ｅ）。該イオンの打込みエネルギＥは５０ＫｅＶ、
打ち込み量は５ Ｘ １０”ｃｍ−”であり、これによ
）ソース領域４とチャネル基板間の高濃度ドナー領域１
０を形成する。次にこれにＣＶＤ法によリシリコン酸化
膜を形成し、熱処理により、ソース領域４およびチャネ
ル基板間高Ｓ度ドナ一層１０を表面濃度Ｉ Ｘ １０”
ｃｍ−”以上、深さ１．５μｍ程度に形成する（ｆ）。
し、これを選択的に除去して、リンイオンを試料に打込
む（ｅ）。該イオンの打込みエネルギＥは５０ＫｅＶ、
打ち込み量は５ Ｘ １０”ｃｍ−”であり、これによ
）ソース領域４とチャネル基板間の高濃度ドナー領域１
０を形成する。次にこれにＣＶＤ法によリシリコン酸化
膜を形成し、熱処理により、ソース領域４およびチャネ
ル基板間高Ｓ度ドナ一層１０を表面濃度Ｉ Ｘ １０”
ｃｍ−”以上、深さ１．５μｍ程度に形成する（ｆ）。
次に、ＣＶＤ法により、リンのモル濃度比が４モル％の
リンガラス膜９を約９０００人形成し、１０５０Ｃの窒
素中で５分間熱処理する。さらに電極コンタクト用エツ
チングを施す（ロ）。アルミニウムを真空蒸着法により
、約１．０μｍ被着する。この工程によりソース電極７
、浮遊電極１１、ゲート取り出し電極が形成される。
リンガラス膜９を約９０００人形成し、１０５０Ｃの窒
素中で５分間熱処理する。さらに電極コンタクト用エツ
チングを施す（ロ）。アルミニウムを真空蒸着法により
、約１．０μｍ被着する。この工程によりソース電極７
、浮遊電極１１、ゲート取り出し電極が形成される。
基板の裏面は約１００μｍエツチングし次後、金を真空
蒸着により２００人形成し、４００Ｃでアロイしてドレ
イン電極８を形成する（ｈ）。
蒸着により２００人形成し、４００Ｃでアロイしてドレ
イン電極８を形成する（ｈ）。
従来の素子ではチャネル基板間の距離は横方向抵抗増加
防止のため数１０μｍであった。本発明では高濃度ドレ
イン表面に抵抗率の非常に低い、例えばＡｔ［極を覆着
しているため横方向の拡がシ抵抗は無視しうる程小さい
。例えば、Ａｔの抵抗率ｚｓｓｘｔｏ−’［：Ω・備］
、電極厚み１μｍとして、横方向電圧降下が熱エネルギ
０．０２５ Ｖ以下程度と小さく押えても、順方向電流
１０Ａ１チップサイズ５×５Ｗ程度の定格素子で前記チ
ャネル基板間距離Ｗは１ユニツトあたり最大１０００μ
ｍ程度までとれる。
防止のため数１０μｍであった。本発明では高濃度ドレ
イン表面に抵抗率の非常に低い、例えばＡｔ［極を覆着
しているため横方向の拡がシ抵抗は無視しうる程小さい
。例えば、Ａｔの抵抗率ｚｓｓｘｔｏ−’［：Ω・備］
、電極厚み１μｍとして、横方向電圧降下が熱エネルギ
０．０２５ Ｖ以下程度と小さく押えても、順方向電流
１０Ａ１チップサイズ５×５Ｗ程度の定格素子で前記チ
ャネル基板間距離Ｗは１ユニツトあたり最大１０００μ
ｍ程度までとれる。
ＭＯ８型電界効果素子は基本構造を満足する、例えば、
第１図、第４図の構造を１ユニツトとして多数個組み合
せて１素子を構成している。また素子の入力容量はゲー
ト表面積にほぼ比例する。
第１図、第４図の構造を１ユニツトとして多数個組み合
せて１素子を構成している。また素子の入力容量はゲー
ト表面積にほぼ比例する。
本発明では１ユニツトあたシの入力容量は第４図に示す
ような従来の素子に比べて、チャネル基板と高濃度ドナ
一層までの距離が大きいため数倍大きいが、上記のよう
にチャネル基板間の距離を１ユニツトあたり少なくとも
１０倍以上にできるため、１累子あたりのユニット数を
１／１０以下となるため、結論的に１素子あたシの入力
容量が１／１０以下と大幅低減できる。
ような従来の素子に比べて、チャネル基板と高濃度ドナ
一層までの距離が大きいため数倍大きいが、上記のよう
にチャネル基板間の距離を１ユニツトあたり少なくとも
１０倍以上にできるため、１累子あたりのユニット数を
１／１０以下となるため、結論的に１素子あたシの入力
容量が１／１０以下と大幅低減できる。
さらに本発明では、断面構造からみたチャネル基板とド
レイン基板間のドレイン領域が、チャネル基板間距離が
大きいため１チツプあたシ少なくてすむ。この領域は電
流の回シこみにくいため抵抗率が高く、ここはチップの
無駄領域である。ドレイン領域の深さを６１表面から見
たドレイン有効面積を８１ ドレイン平均抵抗率をρと
するとオン抵抗はＲ＝ρｄ／Ｓとなり有効面積が１チツ
プあたり２倍程度になっているためオン抵抗も１／２程
度に低減できる。また同一オン抵抗を定格に持つ素子で
はチップサイズを縮小できることになる。
レイン基板間のドレイン領域が、チャネル基板間距離が
大きいため１チツプあたシ少なくてすむ。この領域は電
流の回シこみにくいため抵抗率が高く、ここはチップの
無駄領域である。ドレイン領域の深さを６１表面から見
たドレイン有効面積を８１ ドレイン平均抵抗率をρと
するとオン抵抗はＲ＝ρｄ／Ｓとなり有効面積が１チツ
プあたり２倍程度になっているためオン抵抗も１／２程
度に低減できる。また同一オン抵抗を定格に持つ素子で
はチップサイズを縮小できることになる。
製作上は浮遊電極はソース電極と同時に形成できるため
問題はない。ここまでの実施例ではいずれもＮチャネル
型のＭＯＳＦＥＴについてであるが、本発明は全く同様
にＰチャネル型のＭＯＳＦＥＴについても適用できる。
問題はない。ここまでの実施例ではいずれもＮチャネル
型のＭＯＳＦＥＴについてであるが、本発明は全く同様
にＰチャネル型のＭＯＳＦＥＴについても適用できる。
また実寸法等も素子の定格によって変更できることは言
うまでもない。
うまでもない。
第１図は本発明の絶縁ゲート型電界効果トランジスタの
実施例の断面図、第２図、第３図、第４図はそれぞれ従
来のＭＯＳＦＥＴの断面図、第５図（ａ）〜（ｈ）は第
１図のＭＯＳＦＥＴの製造工程順の説明図である。 １・・・ドレイン基板、２・・・ドレイン領域、３・・
・チャネル基板、４・・・ソース領域、５・・・ゲート
電極、９第２目 Ｉ１４ 固 茅 、５″ 目
実施例の断面図、第２図、第３図、第４図はそれぞれ従
来のＭＯＳＦＥＴの断面図、第５図（ａ）〜（ｈ）は第
１図のＭＯＳＦＥＴの製造工程順の説明図である。 １・・・ドレイン基板、２・・・ドレイン領域、３・・
・チャネル基板、４・・・ソース領域、５・・・ゲート
電極、９第２目 Ｉ１４ 固 茅 、５″ 目
Claims (1)
- １、第１の導電型を有する半導体基体上に、第２の導電
型の基板領域が設けられ、該基板領域内に設けられた第
１の導電型を有するソース領域、および該基板領域に囲
まれたドレイン領域を有し、また該ソース・ドレイン領
域間に絶縁膜を介してゲート電極を有し、上記ドレイン
電極が裏面から取り出される構造を有する絶縁ゲート型
電界効果トランジスタにおいて、該ドレイン領域上のゲ
ート電極の一部或いは全部が欠除され、その欠除された
電極下のドレイン領域の不純物濃度が他のドレイン領域
よりも高濃度でありこの高濃度ドレイン領域表面に浮遊
電極を有することを特徴とする絶縁ゲート型電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000208A JPS61159767A (ja) | 1985-01-07 | 1985-01-07 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000208A JPS61159767A (ja) | 1985-01-07 | 1985-01-07 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61159767A true JPS61159767A (ja) | 1986-07-19 |
Family
ID=11467547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60000208A Pending JPS61159767A (ja) | 1985-01-07 | 1985-01-07 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61159767A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4898835A (en) * | 1988-10-12 | 1990-02-06 | Sgs-Thomson Microelectronics, Inc. | Single mask totally self-aligned power MOSFET cell fabrication process |
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| US6114726A (en) * | 1998-03-11 | 2000-09-05 | International Rectifier Corp. | Low voltage MOSFET |
-
1985
- 1985-01-07 JP JP60000208A patent/JPS61159767A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4898835A (en) * | 1988-10-12 | 1990-02-06 | Sgs-Thomson Microelectronics, Inc. | Single mask totally self-aligned power MOSFET cell fabrication process |
| US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
| US6114726A (en) * | 1998-03-11 | 2000-09-05 | International Rectifier Corp. | Low voltage MOSFET |
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