JPS62141758A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62141758A JPS62141758A JP60284629A JP28462985A JPS62141758A JP S62141758 A JPS62141758 A JP S62141758A JP 60284629 A JP60284629 A JP 60284629A JP 28462985 A JP28462985 A JP 28462985A JP S62141758 A JPS62141758 A JP S62141758A
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- JP
- Japan
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- regions
- type
- conductivity
- concentration
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷の有無を記憶情報とする半導体記憶装置に
関するものである。
関するものである。
従来のこの種の半導体記憶装置の例として、ダイナミッ
クＲＡＭのメモリセルの構成を第５図に示す。第５図に
おいて、１はＰ−型の導電性をもつ半導体基板、２は図
示しない電源に接続されたゲート電極、３はワード線接
続用の接続端子Ｔ１に接続されたチャネル制御用ゲート
電極、４はゲート絶縁膜、５は層間絶縁膜、６は電荷蓄
積領域としてのＮ′″領域、７はビット線としてのＮ″
領域８は素子間分離のための分離絶縁膜、９は同様に素
子間分離のためのＰ゛領域Ｔ２はビット線接続用の接続
端子であり、各Ｎ″領域、７と半導体基板ｌとの間には
それぞれ空乏層１０．１１が形成されている。第５図に
おいては配線部分および保護膜を省略した。また説明を
簡略化するため、領域６をＮ゛拡散領域としたが、通常
の構成の場合には、ゲート絶縁膜４を介してゲート電極
２に正電位を与えることにより、半導体表面の領域６相
当部分にＮ゛の反転層を誘起させて電荷を蓄積するよう
にしている。
クＲＡＭのメモリセルの構成を第５図に示す。第５図に
おいて、１はＰ−型の導電性をもつ半導体基板、２は図
示しない電源に接続されたゲート電極、３はワード線接
続用の接続端子Ｔ１に接続されたチャネル制御用ゲート
電極、４はゲート絶縁膜、５は層間絶縁膜、６は電荷蓄
積領域としてのＮ′″領域、７はビット線としてのＮ″
領域８は素子間分離のための分離絶縁膜、９は同様に素
子間分離のためのＰ゛領域Ｔ２はビット線接続用の接続
端子であり、各Ｎ″領域、７と半導体基板ｌとの間には
それぞれ空乏層１０．１１が形成されている。第５図に
おいては配線部分および保護膜を省略した。また説明を
簡略化するため、領域６をＮ゛拡散領域としたが、通常
の構成の場合には、ゲート絶縁膜４を介してゲート電極
２に正電位を与えることにより、半導体表面の領域６相
当部分にＮ゛の反転層を誘起させて電荷を蓄積するよう
にしている。
このような従来構成にあって、メモリセルの電荷蓄積領
域としてのＮ″領域６に電子が蓄積されている状態を「
０」、蓄積されていない状態を「１」とする、そしてビ
ット線としてのＮＪＩ域７の電位は、図示を省略したセ
ンスアンプの働きによって、予めある中間電位に保持さ
れている。
域としてのＮ″領域６に電子が蓄積されている状態を「
０」、蓄積されていない状態を「１」とする、そしてビ
ット線としてのＮＪＩ域７の電位は、図示を省略したセ
ンスアンプの働きによって、予めある中間電位に保持さ
れている。
ここで、ワード線の電位があがり、このワード線に接続
されているトランスファゲートとしてのゲート電極３の
電位がしきい値電圧よりも高（なると、ゲート電極３の
直下にＮ゛反転層のチャネルが形成されて両Ｎ″領域６
．７間が導通となる。
されているトランスファゲートとしてのゲート電極３の
電位がしきい値電圧よりも高（なると、ゲート電極３の
直下にＮ゛反転層のチャネルが形成されて両Ｎ″領域６
．７間が導通となる。
今、メモリセルの記憶情報が「０」すなわちＮ＋領域６
に電子が蓄積されている状態の場合、Ｎ゛領域６とビッ
ト線としてのＮ４領域７とが導通ずることによって、そ
れまで中間電位に保持されていたＮ１領域７の電位が下
がることになる。また反対にメモリセルの記憶情報が「
１」すなわちＮ◆領域６に電子が蓄積されていない状態
の場合、この導通によって、中間電位にあったＮ″領域
７の電位が上がることになる。そしてこのビット線の電
位の変化をセンスアンプにより感知・増幅して取り出す
と共に、同じ記憶情報をリフレ・ノシュして同一サイク
ル内に再度メモリセルに書き込むようにしている。
に電子が蓄積されている状態の場合、Ｎ゛領域６とビッ
ト線としてのＮ４領域７とが導通ずることによって、そ
れまで中間電位に保持されていたＮ１領域７の電位が下
がることになる。また反対にメモリセルの記憶情報が「
１」すなわちＮ◆領域６に電子が蓄積されていない状態
の場合、この導通によって、中間電位にあったＮ″領域
７の電位が上がることになる。そしてこのビット線の電
位の変化をセンスアンプにより感知・増幅して取り出す
と共に、同じ記憶情報をリフレ・ノシュして同一サイク
ル内に再度メモリセルに書き込むようにしている。
従来のメモリセルはこのように動作するが、電荷蓄積領
域６ならびにピッ） ｖＡ７がＮ″領域るいはＮ゛反転
層で形成されているために、α線などの放射線がメモリ
チップ内に入射して生成される電子・正孔対の内の電子
がこれらの電荷蓄積領域６やビット線７に収集されて、
本来の記憶情報を反転させることで、誤動作（以下「ソ
フトエラー」と呼ぶ）を発生するという欠点があった。
域６ならびにピッ） ｖＡ７がＮ″領域るいはＮ゛反転
層で形成されているために、α線などの放射線がメモリ
チップ内に入射して生成される電子・正孔対の内の電子
がこれらの電荷蓄積領域６やビット線７に収集されて、
本来の記憶情報を反転させることで、誤動作（以下「ソ
フトエラー」と呼ぶ）を発生するという欠点があった。
またこの欠点を解消するために、第６図に示すように、
電荷蓄積領域としてのＮ゛領域６の周囲にＰ型頭域１２
を形成してメモリセル容量を増加させ、α線などの放射
線で生成させる電子が、この電荷蓄積領域６に収集され
ても誤動作を起こさないように臨界電荷量を大きくして
ソフトエラーを防止する方法がある。
電荷蓄積領域としてのＮ゛領域６の周囲にＰ型頭域１２
を形成してメモリセル容量を増加させ、α線などの放射
線で生成させる電子が、この電荷蓄積領域６に収集され
ても誤動作を起こさないように臨界電荷量を大きくして
ソフトエラーを防止する方法がある。
しかしながら、上記方法においては、ビット線としての
Ｎ゛領域７は電子の吸収に対して保護さ１
れておらず、また付加的にこのＮ″領域７の周囲にＰ型
頭域を設けると、せいぜい２〜３μｍといった狭い間隔
内にＰ型頭域が対向されることになって寄生ＰＮＰ ）
ランジスタ動作を生じ、パストランジスタを安定に動作
させることが困難であった。
Ｎ゛領域７は電子の吸収に対して保護さ１
れておらず、また付加的にこのＮ″領域７の周囲にＰ型
頭域を設けると、せいぜい２〜３μｍといった狭い間隔
内にＰ型頭域が対向されることになって寄生ＰＮＰ ）
ランジスタ動作を生じ、パストランジスタを安定に動作
させることが困難であった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、微細化構造にあってもトランジ
スタ特性を損なわず、単純な構造でα線などの放射線に
よるソフトエラーを除去できる半導体記憶装置を得るこ
とにある。
の目的とするところは、微細化構造にあってもトランジ
スタ特性を損なわず、単純な構造でα線などの放射線に
よるソフトエラーを除去できる半導体記憶装置を得るこ
とにある。
このような欠点を除去するために本発明は、第１導電型
の半導体基板上に形成された電荷蓄積領域としての第２
導電型の領域とビット線としての第２導電型の領域と、
この第２導電型の各領域とＰＮ接合をなすようにするた
めに第２導電型の各領域を追い越しチャネル制御用ゲー
ト電極下に到達しないように形成された半導体基板の濃
度よりも高濃度の第１．第２の高濃度領域とを設けるよ
うにしだものでる。
の半導体基板上に形成された電荷蓄積領域としての第２
導電型の領域とビット線としての第２導電型の領域と、
この第２導電型の各領域とＰＮ接合をなすようにするた
めに第２導電型の各領域を追い越しチャネル制御用ゲー
ト電極下に到達しないように形成された半導体基板の濃
度よりも高濃度の第１．第２の高濃度領域とを設けるよ
うにしだものでる。
本発明においては、α線などの放射線の入射によって生
じる誤動作が防止され、トランジスタは安定に動作する
。
じる誤動作が防止され、トランジスタは安定に動作する
。
〔実施例〕
本発明に係わる半導体記憶装置の一実施例を第１図に示
す。第１図において第５図、第６図と同一部分又は相当
部分には同一符号が付しである。
す。第１図において第５図、第６図と同一部分又は相当
部分には同一符号が付しである。
本実施例は、Ｎチャネルトランジスタにより形成される
セル構造に関するものである。
セル構造に関するものである。
素子間分離酸化膜８下およびゲート電極２下の第１の高
濃度領域としてのＰ“層１３は、バターニングあるいは
セルファライン法により、イオン注入でボロン等に不純
物を注入して形成する。ビット線７下の第２の高濃度領
域としてのＰ＋層層迄４、コンタクトホールを通してボ
ロン等に不純物をイオン注入して形成するか、あるいは
コンタクトホール形成前にパターニングすることにより
イオン注入マスクを形成し注入して形成する。いわゆる
ソース・ドレイン領域下の２０層１３．１４を形成する
場合、ゲート電橋３形成時にＳｉｎｇ、ポリシリコンな
どを用いてエッチバック法等の技術によりサイドウオー
ルを形成し、これをイオン注入マスクとして、ボロン等
の不純物を注入する。この結果として、サイドウオール
形成前にイオン注入したＡｓ等の不純物により形成した
Ｎ３領域６，７を追い越してＰ＋領域１３．１４がゲー
ト電極３下に入り込むことは起こらず、従ってトランジ
スタのしきい値等の電気特性に影響を及ぼすことはない
。
濃度領域としてのＰ“層１３は、バターニングあるいは
セルファライン法により、イオン注入でボロン等に不純
物を注入して形成する。ビット線７下の第２の高濃度領
域としてのＰ＋層層迄４、コンタクトホールを通してボ
ロン等に不純物をイオン注入して形成するか、あるいは
コンタクトホール形成前にパターニングすることにより
イオン注入マスクを形成し注入して形成する。いわゆる
ソース・ドレイン領域下の２０層１３．１４を形成する
場合、ゲート電橋３形成時にＳｉｎｇ、ポリシリコンな
どを用いてエッチバック法等の技術によりサイドウオー
ルを形成し、これをイオン注入マスクとして、ボロン等
の不純物を注入する。この結果として、サイドウオール
形成前にイオン注入したＡｓ等の不純物により形成した
Ｎ３領域６，７を追い越してＰ＋領域１３．１４がゲー
ト電極３下に入り込むことは起こらず、従ってトランジ
スタのしきい値等の電気特性に影響を及ぼすことはない
。
このようにして形成される高濃度領域としてのＰ゛層１
３．１４の濃度は、半導体基板１の濃度よりも１桁高く
ても良く、また半導体基板１の濃度１０′１〜１０１ｂ
／ｃＩ１１３に対して１０” 〜１０”／ ｃｍ ’の
濃度に設定しても良い。さらに、第１図の半導体記憶装
置に後程形成されるパシベーション膜の材料としては、
ＰＳＧなどの低誘電率の材料を用いれば良い。
３．１４の濃度は、半導体基板１の濃度よりも１桁高く
ても良く、また半導体基板１の濃度１０′１〜１０１ｂ
／ｃＩ１１３に対して１０” 〜１０”／ ｃｍ ’の
濃度に設定しても良い。さらに、第１図の半導体記憶装
置に後程形成されるパシベーション膜の材料としては、
ＰＳＧなどの低誘電率の材料を用いれば良い。
前記したソフトエラーは、チップ内にα線などの放射線
が入射したときに生成される電子・正孔対の内の電子が
電荷蓄積領域、ビット線としてそれぞれ作用するＮ１領
域６．７に収集されて引き起こされる。すなわち、チッ
プ内に入射したα線はエネルギーを失って停止するまで
に、その飛程に沿って多数の電子・正孔対を生成し、空
乏層１Ｏ２１１内で生成された電子・正孔対は、空乏層
内部の電場により直ちに分離され、電子はＮ″領域６．
７に収集され、正孔は半導体基板１を通って流れ落ちる
。またＮ″領域６，７の内部で生成された電子・正孔対
は再結合するために電子の増減には全く寄与せず、半導
体基板１の内部で生成された電子・正孔対は、拡散によ
って空乏層１０．１１に達した電子のみがＮ″領域６，
７に収集されてソフトエラーを引き起こし、他のものは
半導体基板１内で再結合されることになる。
が入射したときに生成される電子・正孔対の内の電子が
電荷蓄積領域、ビット線としてそれぞれ作用するＮ１領
域６．７に収集されて引き起こされる。すなわち、チッ
プ内に入射したα線はエネルギーを失って停止するまで
に、その飛程に沿って多数の電子・正孔対を生成し、空
乏層１Ｏ２１１内で生成された電子・正孔対は、空乏層
内部の電場により直ちに分離され、電子はＮ″領域６．
７に収集され、正孔は半導体基板１を通って流れ落ちる
。またＮ″領域６，７の内部で生成された電子・正孔対
は再結合するために電子の増減には全く寄与せず、半導
体基板１の内部で生成された電子・正孔対は、拡散によ
って空乏層１０．１１に達した電子のみがＮ″領域６，
７に収集されてソフトエラーを引き起こし、他のものは
半導体基板１内で再結合されることになる。
従って、この実施例においては、Ｎ″？ＩＮ？ＩＮ域６
れぞれを半導体基板１よりも高濃度のＰ゛領域１４．１
３で取り囲むことによって、次に示すような特徴を生じ
る。
れぞれを半導体基板１よりも高濃度のＰ゛領域１４．１
３で取り囲むことによって、次に示すような特徴を生じ
る。
■ 各Ｎ＋領領域、７とＰ＋領域１３．１４の界面に形
成される空乏層１０．１１の幅が小さくなって各Ｎ″領
域６，７の容量が太き（なる。
成される空乏層１０．１１の幅が小さくなって各Ｎ″領
域６，７の容量が太き（なる。
■ 各Ｎ′″領域６．７がＰ＋領域１３．１４内に形成
されるために、半導体基板１から拡散してきた電子はＰ
″領域１３．１４で再結合されて各Ｎ″領域６．７に達
しない。
されるために、半導体基板１から拡散してきた電子はＰ
″領域１３．１４で再結合されて各Ｎ″領域６．７に達
しない。
■ 半導体基板１とＰ″領域１３．１４との界面に電子
に対するポテンシャルバリアが形成されるために、半導
体基板１から拡散されてくる電子のうちのエネルギーの
小さなものの通過を許さない。
に対するポテンシャルバリアが形成されるために、半導
体基板１から拡散されてくる電子のうちのエネルギーの
小さなものの通過を許さない。
そして■記載の点により、各Ｎ ｅ ｋｌ域６．７に蓄
積されるｒ、ＯＪ、ｒｌＪに対応する電子数の差が大き
くなり、α線などの入射によって生成される電子に対し
て余裕をもたせることができる。また■および■記載の
点により、各Ｎ″領域６．７に拡散してくる電子を防ぐ
ことができて、ソフトエラーの発生を除去し得る。
積されるｒ、ＯＪ、ｒｌＪに対応する電子数の差が大き
くなり、α線などの入射によって生成される電子に対し
て余裕をもたせることができる。また■および■記載の
点により、各Ｎ″領域６．７に拡散してくる電子を防ぐ
ことができて、ソフトエラーの発生を除去し得る。
なお本実施例は、電荷蓄積領域およびビット線としての
Ｎ″領域６．７を取り囲むようにＰ″領域１３．１４を
形成する例を示したが、センスアンプのＮ″領域および
周辺回路のＮ″領域についても同様に適用できる。また
本実施例はグイナミソク型に適用した場合であるが、ス
タティック型についても同様に適用可能なほか、Ｎチャ
ネルがＰチャネルの場合にも適用でき、ＭＯＳデバイス
、バイポーラデバイス共に適用できるものである。
Ｎ″領域６．７を取り囲むようにＰ″領域１３．１４を
形成する例を示したが、センスアンプのＮ″領域および
周辺回路のＮ″領域についても同様に適用できる。また
本実施例はグイナミソク型に適用した場合であるが、ス
タティック型についても同様に適用可能なほか、Ｎチャ
ネルがＰチャネルの場合にも適用でき、ＭＯＳデバイス
、バイポーラデバイス共に適用できるものである。
本発明を適用して製造されたメモリセルをパッケージに
収納した例を第２図〜第４図に示す。各々の図における
パッケージ構成材料は従来から知られているものであり
、α粒子の放出率が低い材料である必要はなく、チップ
表面のα粒子防止膜も不要となる。
収納した例を第２図〜第４図に示す。各々の図における
パッケージ構成材料は従来から知られているものであり
、α粒子の放出率が低い材料である必要はなく、チップ
表面のα粒子防止膜も不要となる。
第２図はセラミックパッケージに収納した場合、第３図
は樹脂モールドパッケージに収納した場合、第４図はフ
リップチップ方式で収納した場合である。第２図〜第４
図において、２１はメモリチップ、２２はボンディング
ワイヤ、２３は外部リード、２４はセラミック基体、２
５は蓋、２６はフレーム、２７は樹脂である。ここには
図示していないが、本発明を適用することにより、ＳＯ
Ｊ。
は樹脂モールドパッケージに収納した場合、第４図はフ
リップチップ方式で収納した場合である。第２図〜第４
図において、２１はメモリチップ、２２はボンディング
ワイヤ、２３は外部リード、２４はセラミック基体、２
５は蓋、２６はフレーム、２７は樹脂である。ここには
図示していないが、本発明を適用することにより、ＳＯ
Ｊ。
ＺＩＰ、モジュール型のパッケージに収納した場合にも
、チップ表面のα粒子防止膜および特別なパッケージ材
料を用いる必要もなくなり、同様に製造工程の減少およ
び製造工程コストの低減をはかることが可能となる。
、チップ表面のα粒子防止膜および特別なパッケージ材
料を用いる必要もなくなり、同様に製造工程の減少およ
び製造工程コストの低減をはかることが可能となる。
以上説明したように本発明は、第１導電型の半導体基板
上に電荷蓄積領域、ビット線としてのそれぞれの第２導
電型の各領域を形成した半導体記憶装置において、これ
らの第２導電型の各領域を取り囲むようにして半導体基
板よりも高濃度の第１導電型の高濃度領域を形成したこ
とにより、α線などの入射によって生成される電子に対
して余裕をもたせることができ、また第２導電型の各領
域に拡散してくる電子を防ぐことができるので、α線な
どの放射線の入射によって生ずる誤動作を防止すること
ができる効果がある。
上に電荷蓄積領域、ビット線としてのそれぞれの第２導
電型の各領域を形成した半導体記憶装置において、これ
らの第２導電型の各領域を取り囲むようにして半導体基
板よりも高濃度の第１導電型の高濃度領域を形成したこ
とにより、α線などの入射によって生成される電子に対
して余裕をもたせることができ、また第２導電型の各領
域に拡散してくる電子を防ぐことができるので、α線な
どの放射線の入射によって生ずる誤動作を防止すること
ができる効果がある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す断面図、第２図〜第４図は本発明を適用したメモリセ
ルをパッケージに収納した例を示す構成図、第５図およ
び第６図は従来の半導体記憶装置を示す断面図である。 １・・・・半導体基板、２．３・・・・ゲート電極、４
・・・・ゲート絶縁膜、５・・・・層間絶縁膜、６，７
・・・・Ｎ゛領域８・・・・素子間分離絶縁膜、１０．
１１・・・・空乏層、１３．１４・・・・Ｐ４領域、Ｔ
Ｉ、Ｔ２・・・・接続端子。
す断面図、第２図〜第４図は本発明を適用したメモリセ
ルをパッケージに収納した例を示す構成図、第５図およ
び第６図は従来の半導体記憶装置を示す断面図である。 １・・・・半導体基板、２．３・・・・ゲート電極、４
・・・・ゲート絶縁膜、５・・・・層間絶縁膜、６，７
・・・・Ｎ゛領域８・・・・素子間分離絶縁膜、１０．
１１・・・・空乏層、１３．１４・・・・Ｐ４領域、Ｔ
Ｉ、Ｔ２・・・・接続端子。
Claims (3)
- （１）第１導電型の半導体基板上に形成された電荷蓄積
領域としての第２導電型の領域とビット線としての第２
導電型の領域と、この第２導電型の各領域とＰＮ接合を
なすようにするために前記第２導電型の各領域を追い越
しチャネル制御用ゲート電極下に到達しないように形成
された前記半導体基板の濃度よりも高濃度の第１、第２
の高濃度領域とを備えたことを特徴とする半導体記憶装
置。 - （２）高濃度領域の濃度は半導体基板の濃度よりも１桁
以上高いことを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。 - （３）高濃度領域の濃度は１０＾１＾４〜１０＾１＾８
／ｃｍ＾３の範囲であり、半導体基板の濃度は１０＾１
＾３〜１０＾１＾６／ｃｍ＾３の範囲であることを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284629A JPS62141758A (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284629A JPS62141758A (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62141758A true JPS62141758A (ja) | 1987-06-25 |
Family
ID=17680940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60284629A Pending JPS62141758A (ja) | 1985-12-16 | 1985-12-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62141758A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079611A (en) * | 1985-05-13 | 1992-01-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for fabricating the same |
| US5121175A (en) * | 1987-11-14 | 1992-06-09 | Fujitsu Limited | Semiconductor device having a side wall film |
-
1985
- 1985-12-16 JP JP60284629A patent/JPS62141758A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079611A (en) * | 1985-05-13 | 1992-01-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for fabricating the same |
| US5121175A (en) * | 1987-11-14 | 1992-06-09 | Fujitsu Limited | Semiconductor device having a side wall film |
| US5424237A (en) * | 1987-11-14 | 1995-06-13 | Fujitsu Limited | Method of producing semiconductor device having a side wall film |
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