JPS62141759A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷の有無を記憶情報とする半導体記憶装置の
メモリセルの製造方法に関するものである。

〔従来の技術〕

従来のこの種の半導体記憶装置の例として、１６に、６
４にダイナミックＲＡＭのメモリセルの構成を第６図に
示す。第６図において、１はＰ−型の導電性をもつ半導
体基板、２は電源端子Ｔ１に接続されたゲート電極、３
はワード線接続用の接続端子Ｔ２に接続されたゲート電
極、４はゲート絶縁膜、５は眉間絶縁膜、６は電荷蓄積
領域としてのＮ″領域、７はビット線としてのＮ″領域
、８は素子間分離のための素子間分離絶縁膜、９は同様
に素子間分離のためのＰ゛領域あり、各Ｎ″領域６．７
と半導体基板１との間にはそれぞれ空乏層１０．１１が
形成されている。第６図においては配線部分および保護
膜を省略した。また説明を簡略化するため、領域６をＮ
゛拡散領域としたが、通常の構成の場合には、ゲート電
極２に正電位を与えることにより、ゲート絶縁膜４を介
して半導体表面の領域６相当部分にＮ゛の反転層を誘起
させて電荷を蓄積するようにしている。

このような従来構成にあって、メモリセルの電荷蓄積領
域としてのＮ″頭領域に電子が蓄積されている状態を「
０」、蓄積されていない状態を「１」とする。そしてビ
ット線としてのＮ９Ｍ域７の電位は、図示を省略したセ
ンスアンプの働きによって、予めある中間電位に保持さ
れている。

ここで、ワード線の電位があがり、このワード線に接続
されているトランスファゲートとしての　。

ゲート電極３の電位がしきい値電圧よりも高くなると、
ゲート電極３の直下にＮ１反転層のチャネルが形成され
て両Ｎ″領域６．７間が導通となる。

今、メモリセルの記憶情報がｒＯＪすなわちＮ゛領域６
に電子が蓄積されている状態の場合、Ｎ・領域６とビッ
ト線としてのＮ″領域７とが導通することによって、そ
れまで中間電位に保持されていたＮ″領域７の電位が下
がることになる。また反対にメモリセルの記憶情報が「
１」すなわちＮ＋領域６に電子が蓄積されていない状態
の場合、この導通によって、中間電位にあったＮ″領域
７の電位が上がることになる。そしてこのビット線の電
位の変化をセンスアンプにより感知・増幅して取り出す
と共に、同じ記憶情報をリフレッシュして同一サイクル
内に再度メモリセルに書き込むようにしている。

〔発明が解決しようとする問題点〕

従来のメモリセルはこのように動作するが、電荷蓄積領
域６ならびにビット線７がＮ″領域るいはＮ゛反転層で
形成されているために、α線などの放射線がメモリチッ
プ内に入射して生成される電子・正孔対の内の電子がこ
れらの電荷蓄積領域６やビット線７に収集されて、本来
の記憶情報を反転させることで、誤動作（以下「ソフト
エラー」と呼ぶ）を発生するという欠点があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、微細化構造にあってもトランジ
スタ特性を損なわず、単純な構造でα線などの放射線に
よるソフトエラーを除去できる半導体記憶装置の製造方
法を得ることにある。

〔問題点を解決するための手段〕

このような欠点を除去するために本発明は、不純物を選
択的に注入、拡散して高濃度の第１導電型の不純物拡散
領域を形成し、素子分離工程における枠付きのプロセス
を利用することにより不純物拡散領域を延長して高濃度
の第１導電型の高濃度領域を形成するようにしたもので
ある。

〔作用〕

本発明を適用して製造された半導体記憶装置においては
、α線などの放射線の入射によって生じる誤動作が防止
され、トランジスタは安定に動作する。

〔実施例〕

本発明を適用して製造された半導体記憶装置を第１図に
示し、本発明に係わる半導体記憶装置の製造方法の一実
施例を説明するための断面図を第２図に示す。第１図、
第２図において第６図と同１　　　　一部分又は相当部
分には同一符号が付しである。

まず、第２図（ａ）〜（ｇ）を用いて本実施例を説明す
る。第２図（ａ）〜（ｅ）は素子分離工程を説明するた
めの断面図である。第２図（ａ）は素子分離のための熱
酸化に対するウェハ上のマスクパターンを示す断面図で
あり、通常、酸化膜１２．１４と窒化膜１３の三層構造
を用いる。

次にこの熱酸化に対するマスクパターンを利用してＰ°
不純物を選択的に注入、拡散し、反転・寄生防止のため
の不純物拡散領域としてのＰ″領域９を設ける（第２図
（ｂ））。

次にＳｉ、Ｎ４を蒸着して全面エツチングを行なうこと
で、段差個所だけが蒸着時厚く堆積することから、エツ
チング後も窒化膜Ｓ　１ｚＮｎｌ　５が残り（第２図（
Ｃ））、この窒化膜３ｉ、Ｎ、１５を利用し、すなわち
、枠付きのプロセスを利用し、酸化膜ＳｉＯ□１２を核
にして熱酸化を行なうことで、素子間分離絶縁膜８を形
成すると共に不純物拡散領域としてのＰ″領域９を延長
して高濃度領域としてのＰ″領域９を形成しく第２図（
ｄ））、窒化膜Ｓ　１３Ｎａｌ　３．１５．酸化膜Ｓｉ
Ｏ坊１２，１４を除去する（第２図（ｅ））ことで第１
図のパターンを得る。

次にゲート電極３．ゲート絶縁膜４を形成（第２図（ｆ
））した後に、そのゲート電極３．ゲート絶縁膜４と前
記のように形成した素子間分離絶縁膜８をマスクに選択
的にＮ゛不純物を注入、拡散することで、Ｎ″領域７を
Ｐ″領域９に一部囲まれて形成することができる（第２
図（ｇ））。第２図（ｇ）は第１図と第２図との相違を
特徴良く示している。

このようにして形成される高濃度領域としてのＰ゛層９
濃度は、半導体基板１の濃度よりも１桁高く、１０１４
〜１０１８７．．３に設定すると良い。

また、第１図に示す半導体記憶装置に後程形成されるパ
シベーション膜としては、ＰＳＧなどの低誘電率材料を
用いると良い。

前記したソフトエラーは、チップ内にα線などの放射線
が入射したときに生成される電子・正孔対の内の電子が
電荷蓄積領域２ビツト線としてそれぞれ作用するＮ″領
域６，７に収集されて引き起こされる。すなわち、チッ
プ内に入射したα線はエネルギーを失って停止するまで
に、その飛程に沿って多数の電子・正孔対を生成し、空
乏層１０．１１内で生成された電子・正札対は、空乏層
内部の電場により直ちに分離され、電子はＮ″領域６，
７に収集され、正孔は半導体基板１を通って流れ落ちる
。またＮ″領域６，７の内部で生成された電子・正孔対
は再結合するために電子の増減には全く寄与せず、半導
体基板１の内部で生成された電子・正孔対は、拡散によ
って空乏層１０．１１に達した電子のみがＮ′″領域６
．７に収集されてソフトエラーを引き起こし、他のもの
は半導体基板１内で再結合されることになる。

従って、この実施例においては、Ｎ″領域７を半導体基
板１よりも高濃度のＰ″領域９で取り囲むことによって
、次に示すような特徴を生じる。

■　Ｎ″領域７とＰ″領域９の界面に形成される空乏層
１１の幅が小さくなってＮ″領域７の容量が大きくなる
。

■　Ｎ　ｅ　ｈｐ域７の一部がＰ−領域９内に形成され
ることにより、半導体基板１から拡散してきた電子はＰ
″″領域９で再結合されてＮ“領域７に達しない。

■　半導体基板ｌとＰ″領域９との界面に電子に対する
ポテンシャルバリアが形成されるために、半導体基板１
から拡散されてくる電子のうちのエネルギーの小さなも
のの通過を許さない。

そして■記載の点により、Ｎ″領域７に蓄積されるｒｏ
ｂ、ｒｌＪに対応する電子数の差が大きくなり、α線な
どの入射によって生成される電子に対して余裕をもたせ
ることができる。また■および■記載の点により、Ｎ　
＋　ｂ’ｆ＜域７に拡散してくる電子を防ぐことができ
て、ソフトエラーの発生を除去し得る。

なお本実施例は、ビット線としてのＮ″領域７を取り囲
むようにＰ″領域９を形成する例を示したが、センスア
ンプのＮ９領域および周辺回路のＮ′″領域についても
同様に適用できる。また本実施例はダイナミック型に適
用した場合であるが、スタティック型についても同様に
適用可能なほか、ＮチャネルがＰチャネルの場合にも適
用でき、ＭＯＳデバイス、バイポーラデバイス共に適用
できるものである。

本発明を適用して製造されたメモリセルをパッケージに
収納した例を第３図〜第５図に示す。各々の図における
パッケージ構成材料は従来から知られているものであり
、α粒子の放出率が低い材料である必要はなく、チップ
表面のα粒子防止膜も不要となる。

第３図はセラミックパッケージに収納した場合、第４図
は樹脂モールドパッケージに収納した場合、第５図はフ
リップチップ方式で収納した場合である。第３図〜第５
図において、２１はメモリチップ、２２はボンディング
ワイヤ、２３は外部リード、２４はセラミック基体、２
５は蓋、２６はフレーム、２７は樹脂である。ここには
図示していないが、本発明を適用することにより、ＳＯ
Ｊ。

ＺＩＰ、モジュール型のパンケージに収納した場合にも
、チップ表面のα粒子防止膜および特別なパフケージ材
料を用いる必要もなくなり、同様に製造工程の減少およ
び製造工程コストの低減をはかることが可能となる。

〔発明の効果〕

以上説明したように本発明は、第１導電型の半導体基板
上にビット線としての第２導電型の領域を形成した半導
体記憶装置において、第２導電型の領域を取り囲むよう
にして半導体基板よりも高濃度の第１導電型の高濃度領
域を工程数を増やすことなく形成したので、α線などの
入射によって生成される電子に対して余裕をもち、第２
導電型の各領域に拡散してくる電子を防ぎ、α線などの
放射線の入射によって生ずる誤動作を防止する半導体記
憶装置を得ることができる効果がある。

【図面の簡単な説明】

第１図は本発明を適用して製造された半導体記憶装置を
示す断面図、第２図は本発明に係わる半導体記憶装置の
製造方法の一実施例を示す断面図、第３図〜第５図は本
発明を適用して製造されたメモリセルをパッケージに収
納した例を示す構成図、第６図は従来の半導体記憶装置
を示す断面図である。 １・・・・半導体基板、２．３・・・・ゲート電極、４
・・・・ゲート絶縁膜、５・・・・層間絶縁膜、６．７
・・・・Ｎ１領域、８・・・・素子間分離絶縁膜、９・
・・・Ｐ″領域１０．１１・・・・空乏層、Ｔ１・・・
・電源端子、Ｔ２・・・・接続端子。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板上に形成されたビット線
   としての第２導電型の領域を取り囲むようにして前記半
   導体基板の濃度よりも高濃度の第１導電型の高濃度領域
   を形成する半導体記憶装置の製造方法において、不純物
   を選択的に注入、拡散して高濃度の第１導電型の不純物
   拡散領域を形成し、素子分離工程における枠付きのプロ
   セスを利用することにより前記不純物拡散領域を延長し
   て前記高濃度の第１導電型の高濃度領域を形成すること
   を特徴とする半導体記憶装置の製造方法。
2. （２）高濃度領域の濃度は半導体基板の濃度よりも１桁
   以上高く１０＾１＾４〜１０＾１＾８／ｃｍ＾３の範囲
   であることを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置の製造方法。