DE3639058A1

DE3639058A1 - Verfahren zur herstellung einer halbleitereinrichtung

Info

Publication number: DE3639058A1
Application number: DE19863639058
Authority: DE
Inventors: Masayuki Nakajima; Shinichi Sato; Akira Tokui; Akira Kawai; Masao Nagatomo; Hiroji Ozaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-12-16
Filing date: 1986-11-14
Publication date: 1987-06-19
Also published as: US4702796A; DE3639058C2

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung, insbesondere auf ein Verfahren zur Herstellung einer Speicherzelle in einer Halbleiterspei chereinrichtung, in der das Vorhandensein oder Nicht-Vorhan densein von elektrischer Ladung als Speicherinformation ge speichert wird.

In einem dynamischen RAM, der ein Beispiel für eine Halblei terspeichereinrichtung ist, wird die Speicherzellenkapazität eines N⁺/P⁺-Gebietes durch Ionenimplantation in ein Speicher kondensatorgebiet erhöht. Solche Technologie ist in "Double Polysilicon Dynamic Random Access Memory Cell with Increased Charge Storage Capacitance" in IBM Technical Disclosure Bulletin Bd. 12, Nr. 9, Februar 1979, offenbart.

Fig. 1 zeigt die Struktur der zuvor erwähnten Speicherzelle des dynamischen RAM. In Fig. 1 ist die Speicherzelle des dyna mischen RAM zusammengesetzt aus einem Halbleitersubstrat 1 mit einer P⁻-Typ-Leitung, einer mit einem Versorgungsanschluß T 1 verbundenen Elektrode 2, einer mit einem Verbindungsanschluß T 2 für Wortleitungsverbindung verbundenen Gate-Elektrode 3, einer dünnen Gate-Isolationsschicht 4, einer isolierenden dünnen Zwischenschicht 5, einem N⁺-Gebiet 6 als Ladungsspei chergebiet, einem N⁺-Gebiet 7 als Bit-Leitung, einer isolie renden dünnen elementtrennenden Schicht 8 zum Trennen von Ele menten und einem P⁺-Gebiet 9 zum Trennen von Elementen. Ver armungsschichten 10 und 11 sind zwischen dem N⁺-Gebiet 6 und und dem Halbleitersubstrat 1 bzw. zwischen dem N⁺-Gebiet 7 und dem Substrat 1 gebildet.

In Fig. 1 sind Drähte und Schutzschichten weggelassen, und das Gebiet 6 ist als diffundiertes N⁺-Gebiet zum Vereinfachen der Beschreibung bezeichnet. In normalen Strukturen wird ein posi tives Potential an die Gate-Elektrode 2 zum Induzieren einer N⁺-Inversionsschicht auf einem Bereich angelegt, der dem Ge biet 6 auf der Substratoberfläche entspricht, durch die Gate- Isolationsschicht 4 zum Speichern von Ladungen.

In dem wie oben beschrieben strukturierten dynamischen RAM stellt das N⁺-Gebiet 6 ein Ladungsspeichergebiet in der Spei cherzelle dar, und wenn Elektronen in dem N⁺-Gebiet 6 gespei chert sind, ist der Zustand "0", und wenn kein Elektron in dem Gebiet gespeichert ist, ist der Zustand "1". Das Potential des N⁺-Gebietes 7 als Bit-Leitung wird auf einem vorbestimmten mittleren Potential mit Hilfe eines (nicht abgebildeten) Lese verstärkers gehalten.

Wenn das Potential der Wortleitung steigt und das Potential der Gate-Elektrode 3, die mit der Wortleitung als ein Über tragungsgate verbunden ist, höher wird als die Schwellwert spannung, wird direkt unter der Gate-Elektrode 3 ein Kanal einer N⁺-Inversionsschicht gebildet, die die N⁺-Gebiete 6 und 7 leitend macht.

In dem Fall, in dem die Speicherinformation der Speicherzelle "0" ist, wenn nämlich Elektronen in dem N⁺-Gebiet 6 geladen sind, sinkt das Potential des N⁺-Gebietes 7, das auf einem Zwischenpotential gehalten ist, aufgrund der Leitung des N⁺- Gebietes 6 und des N⁺-Gebietes 7 als Bit-Leitung. Auf der an deren Seite steigt das Potential des N⁺-Gebietes 7, das auf einem mittleren Potential gehalten wird, aufgrund der Leitung, wenn die Speicherinformation der Speicherzelle "1" ist, wenn nämlich kein Elektron in dem N⁺-Gebiet 6 gespeichert ist. Die Änderung des Potentiales auf der Bit-Leitung wird gelesen und verstärkt zum Ausgeben durch den Leseverstärker, während die gleiche Speicherinformation zum Wiedereingeschriebenwerden in die Speicherzelle innerhalb des gleichen Taktes aufgefrischt wird.

Da in einer konventionellen Speicherzelle jedoch das Ladungs speichergebiet 6 und die Bit-Leitung 7 aus N⁺-Gebieten oder N⁺-Inversionsschichten gebildet werden, werden Elektronen der Elektron-Loch-Paare, die durch Strahlung wie α-Strahlen er zeugt werden, die den Speicherchip bestrahlen, an die Löcher dieses Ladungsspeichergebietes 6 und der Bit-Leitung 7 ge koppelt. Folglich wird die ursprüngliche Speicherinformation invertiert, was in einer Fehlfunktion resultiert, wobei mög licherweise weiche Fehler (soft errors) erzeugt werden.

Daher ist es Aufgabe der Erfindung, ein Verfahren zur Herstel lung einer Halbleiterspeichereinrichtung vorzusehen, in der die Charakteristik eines Transistors nicht verschlechtert wird, selbst wenn in kleiner Struktur, und der in der Lage ist, weiche Fehler, die durch Strahlung wie α-Strahlen ver ursacht werden, mit einer einfachen Struktur zu entfernen.

Erfindungsgemäß ist ein Verfahren zur Herstellung einer Halb leiterspeichereinrichtung vorgesehen, in der ein Gebiet hoher Dichte eines ersten Leitungstypes mit einer Dichte, die höher als die eines Halbleitersubstrates ist, zum Umgeben des Gebie tes eines zweiten Leitungstypes gebildet ist, das auf dem Halbleitersubstrat vom ersten Leitungstyp gebildet ist. Eine erste isolierende dünne Schicht ist auf dem Halbleitersub strat des ersten Leitungstypes gebildet. Störstellen des er sten Leitungstypes sind ausgewählt implantiert und diffundiert durch die Benutzung einer Maskenschablone zur thermischen Oxidation zum Bilden eines diffundierten Störstellengebietes. Eine zweite isolierende dünne Schicht wird auf der ersten dünnen isolierenden Schicht und der Maskenschablone abgeschie den, und dann wird die zweite isolierende dünne Schicht in einem Stufenbereich der ersten isolierenden dünnen Schicht durch anisotropes Ätzen belassen. Thermische Oxidation wird ausgeführt unter Benutzung der abgeschiedenen zweiten isolie renden dünnen Schicht als eine Maske und der ersten isolieren den dünnen Schicht als ein Keim zum Bilden einer isolierenden Schicht zum Trennen von Elementen, und das diffundierte Stör stellengebiet wird ausgedehnt zum Bilden eines Gebietes hoher Dichte.

Daher ist erfindungsgemäß die Anzahl der Elektronen größer als die Anzahl der Elektronen, die durch die Strahlung der α-Strahlen entsteht, und mit den Löchern rekombiniert, da ein Gebiet hoher Dichte vom ersten Leitungstyp mit einer Dichte größer als die des Halbleitersubstrates gebildet ist zum Um geben des Gebietes vom zweiten Leitungstyp, ohne die Anzahl der Schritte zu erhöhen. Folglich werden Elektronen daran ge hindert, in das Gebiet vom zweiten Leitungstyp zu diffundie ren, so daß eine Fehlfunktion, die durch einfallende Strahlen, wie α-Strahlen verursacht wird, ausgeschlossen werden kann.

In einer bevorzugten Ausführungsform der Erfindung ist das Gebiet vom zweiten Leitungstyp als ein Gebiet für eine Bit- Leitung und als ein Gebiet zum Speichern elektrischer Ladung ausgebildet.

In einer weiter ausgebildeten Ausführungsform der Erfindung ist die Dichte des Gebietes hoher Dichte mehr als zehnmal höher als die Dichte des Halbleitersubstrates, d.h., inner halb des Bereiches von 10¹⁴ bis 10¹⁸/cm³.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 einen Querschnitt einer konventionellen Halbleiter speichereinrichtung,

Fig. 2 einen Querschnitt einer Halbleiterspeichereinrich tung, die erfindungsgemäß hergestellt wurde,

Fig. 3A bis 3G Querschnitte, die jeden der erfindungsgemäßen Her stellungsschritte zeigen,

Fig. 4 einen Querschnitt eines anderen Beispieles einer Halbleiterspeichereinrichtung, die erfindungsgemäß hergestellt wurde,

Fig. 5, 6 und 7 schematische Ansichten der Halbleitereinrichtung, die in einem Paket integriert ist und nach dem er findungsgemäßen Verfahren hergestellt wurde.

Fig. 2 zeigt eine Querschnittsansicht einer Halbleiterspei chereinrichtung, die gemäß der Erfindung hergestellt wurde, und Fig. 3A bis 3G zeigen Querschnittsansichten, die die Schritte der Elementseparation entsprechend der Erfindung darstellen.

Das erfindungsgemäße Verfahren zur Herstellung der Halbleiter einrichtung wird im folgenden unter Bezugnahme auf die Figu ren 3A bis 3G beschrieben. Eine dünne Oxidschicht 12 wird auf dem P-Typ-Halbleitersubstrat 1, wie in Fig. 3A gezeigt ist, gebildet, und eine weitere dünne Oxidschicht 14 und eine dünne Nitridschicht 13 werden darauf als eine Maskenschablone auf der Halbleiterschicht gegen die thermische Oxidation zur Elementseparation gebildet. Dann wird, wie in Fig. 3B gezeigt ist, ein P⁺-Störstoff selektiv implantiert und diffundiert unter Benutzung der Maskenschablone der dünnen Oxidschicht 14 und der dünnen Nitridschicht 13 gegen thermische Oxidation zum Bilden eines P⁺-Gebietes 9 als ein diffundiertes Stör stellengebiet zur Verhinderung der Inversion.

Dann wird eine dünne Nitrid-(Si₃N₄)-Schicht 15 über der ge samten Oberfläche abgeschieden und anisotropem Ätzen ausge setzt. Folglich wird die dünne Nitrid-(Si₃N₄)-Schicht 15, wie in Fig. 3C gezeigt ist, nur an einem Stufenbereich der dünnen Nitridschicht 13 und der dünnen Oxidschicht 14 belassen. Dann wird thermische Oxidation unter Benutzung der dünnen Nitrid (Si₃N₄)-Schicht 15 durchgeführt, wobei die dünne Oxid-(SiO₂)- Schicht 12 als Keim zum Bilden einer isolierenden dünnen Schicht 8 zur Elementtrennung dient, wie in Fig. 3D gezeigt ist, und zur gleichen Zeit wird das P⁺-Gebiet 9 als ein dif fundiertes Störstellengebiet ausgedehnt zum Bilden eines P⁺- Gebietes 9 als ein Gebiet hoher Dichte.

Dann werden, wie in Fig. 3E gezeigt ist, die Nitrid-(Si₃N₄)- Schichten 13 und 15 und die dünnen Oxid-(SiO₂)-Schichten 12 und 14 entfernt. Dann werden, wie in Fig. 3F gezeigt ist, eine Gate-Elektrode 3 und eine dünne Gate-Isolierschicht 4 auf dem Halbleitersubstrat 1 gebildet. Dann wird ein N⁺-Stör stoff selektiv implantiert und diffundiert unter Benutzung der Gate-Elektrode 3, der dünnen Gate-Isolationsschicht 4 und der dünnen isolierenden, elementtrennenden Schicht 8, die, wie oben beschrieben wurde, als Masken gebildet sind, wodurch ein N⁺-Gebiet 7 mit einem Bereich gebildet wird, das von dem P⁺-Gebiet 9 umgeben wird, wie in Fig. 3G gezeigt ist. Diese Fig. 3G zeigt deutlich den Unterschied zwischen den Fig. 1 und 2.

Die Dichte der P⁺-Schicht 9, die als Gebiet hoher Dichte, wie oben beschrieben wurde, gebildet ist, ist bevorzugt in dem Bereich von 10¹⁴ bis 10¹⁸/cm³ ausgesucht, nämlich zehnmal hö her als die des Halbleitersubstrates, 10¹³ bis 10¹⁶/cm³. Als dünne Passivierungsschicht, die später auf der in Fig. 2 ge zeigten Halbleiterspeichereinrichtung gebildet wird, kann ein Material mit einer niedrigen Dielektrizitätskonstante, wie PSG, benutzt werden.

Die oben beschriebenen weichen Fehler werden induziert, weil Elektronen der Elektron-Loch-Paare, die erzeugt werden, wenn Strahlung wie a-Strahlen in den Chip hineingehen, in dem N⁺- Gebiet, das als Ladungsspeichergebiet dient, und in dem N⁺- Gebiet 7, das als Bit-Leitung dient, gesammelt werden. Die α-Strahlen, die in den Chip gehen, erzeugen nämlich eine An zahl von Elektron-Loch-Paaren entlang ihres Weges, bis sie Energie verlieren und zum Stillstand kommen; die in den Ver armungsschichten 10 und 11 erzeugten Elektron-Loch-Paare wer den unmittelbar aufgrund des elektrischen Feldes in der Ver armungsschicht getrennt; die Elektronen werden in den N⁺-Ge bieten 6 und 7 gesammelt, Während die Löcher durch das Halb leitersubstrat 1 abfließen. Die in den N⁺-Gebieten 6 und 7 er zeugten Elektron-Loch-Paare rekombinieren so, daß sie nicht zu der Erhöhung oder Erniedrigung von Elektronen beitragen; von den Elektron-Loch-Paaren, die in dem Halbleitersubstrat 1 erzeugt werden, werden nur die Elektronen, die die Verar mungsschichten 10 und 11 durch Diffusion erreicht haben, in den N⁺-Gebieten 6 und 7 gesammelt und erzeugen weiche Fehler, die anderen Elektronen rekombinieren in dem Halbleitersubstrat 1.

Daher stellt die Erfindung die folgenden Vorteile dar, wenn das N⁺-Gebiet 7 mit einem P⁺-Gebiet 9 mit einer höheren Dich te als der des Halbleitersubstrates 1 umgeben ist.

1. Die Breite der in der Übergangszone von dem N⁺-Gebiet 7 zu dem P⁺-Gebiet 9 gebildeten Verarmungsschicht 11 wird verringert, dadurch wird die Kapazität des N⁺-Gebietes 7 erhöht.
2. Da ein Teil des N⁺-Gebietes 7 innerhalb des P⁺-Gebietes 9 gebildet ist, rekombinieren die von dem Halbleitersub strat 1 diffundierten Elektronen in dem P⁺-Gebiet 9 und erreichen nicht das N⁺-Gebiet 7.
3. Da eine Potentialbarriere gegen Elektronen in der Über gangszone zwischen dem Halbleitersubstrat 1 und dem P⁺- Gebiet 9 gebildet ist, können jene Elektronen, die eine kleine Energie haben und von dem Halbleitersubstrat 1 diffundieren, nicht passieren.

Aufgrund der in 1. beschriebenen Vorteile steigt die Zahl der Elektronen, die der in dem N⁺-Gebiet 7 gespeicherten "0" und "1" entsprechen, und die Zahl der Elektronen ist größer als jene, die durch Bestrahlung mit α-Strahlen oder ähnlichem er zeugt werden und mit Löchern rekombinieren. Zusätzlich können aufgrund der in 2. und 3. beschriebenen Vorteile die Elek tronen daran gehindert werden, in das N⁺-Gebiet 7 zu diffun dieren, dadurch wird die Erzeugung von weichen Fehlern ausge schaltet.

Obwohl in der obigen Ausführungsform ein Beispiel gezeigt ist, in dem das P⁺-Gebiet 9 zum Umgeben des N⁺-Gebietes 7 als Bit- Leitung gebildet wird, kann die Erfindung ähnlich auf das N⁺- Gebiet des Leseverstärkers und auf das N⁺-Gebiet der periphe ren Kreise angewandt werden. Obwohl in der obigen Beschreibung die Erfindung auf einen dynamischen RAM angewandt wurde, kann sie ähnlich auf einen statischen RAM angewendet werden. Zu sätzlich kann die Erfindung nicht nur auf den N-Kanal, sondern auch auf den P-Kanal angewendet werden, und sie kann auf eine MOS-Einrichtung, eine bipolare Einrichtung und ähnliches an gewendet werden.

Fig. 4 zeigt die Querschnittsansicht einer anderen erfindungs gemäßen Ausführungsform. In dieser, in Fig. 4 gezeigten Aus führungsform werden P⁺-Gebiete 12 und 13 als Gebiete hoher Dichte durch ein Ionenimplantationsverfahren auf solche Weise gebildet, daß sie das N⁺-Gebiet 7 als eine Bit-Leitung bzw. das N⁺-Gebiet 6 als ein Ladungsspeichergebiet umgeben. Die P⁺- Gebiete 12 und 13 mit höherer Dichte als der des P⁺-Typ-Halb leitersubstrates werden durch Ionenimplantation zum Umgeben der N⁺-Gebiete 6 bzw. 7 gebildet, so daß Elektronen, die von dem P⁺-Typ-Halbleitersubstrat 1 diffundieren, in den P⁺-Gebie ten 12 und 13 rekombinieren und keines der Gebiete 6 oder 7 erreichen. Daher ist die Zahl der Elektronen größer als die Zahl der Elektronen, die durch Bestrahlung mit α-Strahlen oder ähnlichem erzeugt werden und mit Löchern kombiniert sind. Zusätzlich werden Elektronen vom Diffundieren in die N⁺-Gebie te 6 und 7 abgehalten, dadurch wird die Erzeugung von weichen Fehlern ausgeschlossen.

Da die Einrichtung stabil gegen weiche Fehler gemacht ist, wird die üblicherweise benötigte Harzabdeckung unnötig. Zu sätzlich wird bei Anwendung einer Bit-Leitungsbarriere die übliche Harzabdeckung unnötig.

Diese Ausführungsform kann ebenfalls auf das N⁺-Gebiet des Leseverstärkers und auf das N⁺-Gebiet einer peripheren Schal tung angewandt werden. Zusätzlich kann diese Ausführungsform nicht nur auf einen dynamischen RAM, sondern auch auf einen statischen RAM angewendet werden, und sie kann nicht nur auf einen N-Kanal, sondern auch auf einen P-Kanal, eine MOS-Ein richtung, eine bipolare Einrichtung und ähnliches angewendet werden.

Fig. 5, 6 und 7 zeigen Beispiele von Speicherzellen, die gemäß der Erfindung hergestellt wurden und in Baugruppen enthalten sind.

In dem in Fig. 5 gezeigten Beispiel ist ein Speicherchip 21 auf einem Keramikkörper 24 angeordnet, der Speicherchip 21 ist mit einer äußeren Zuleitung 23 durch einen Verbindungsdraht 22 verbunden, und der Oberbereich des Speicherchips 21 ist durch eine Abdeckplatte 25 verschlossen.

In dem in Fig. 6 gezeigten Beispiel ist die Einrichtung in einem Gießharzbauteil enthalten. Ein Speicherchip 21 ist auf einem Rahmen 26 angeordnet, der Speicherchip 21 ist mit einer äußeren Zuführung 23 durch einen Verbindungsdraht 22 verbun den, und die ganze Einrichtung ist in einem Harz 27 einge schmolzen.

In dem in Fig. 7 gezeigten Beispiel ist ein Speicherchip 21 durch ein Flip-Chip-Verfahren eingeschlossen, bei dem eine ex terne Zuführung 23 auf einem Keramikkörper 24 gebildet ist, der Speicherchip 21 ist auf der externen Zuführung 23 angeord net, wobei Rahmen 26 dazwischen angebracht sind, und der obere Bereich des Speicherchips 21 durch eine Abdeckplatte 25 ver schlossen ist.

Das Material zum Bilden von jeder der in den Fig. 5, 6 und 7 gezeigten Baugruppen ist bekannt und braucht nicht ein Mate rial zu sein, das eine niedrige Emissivität von α-Teilchen hat, und zusätzlich wird ein α-Teilchen-Verhinderungsfilm auf der Oberfläche des Chips unnötig.

Obwohl es nicht gezeigt ist, wird durch Anwendung der Erfin dung der α-Teilchen-Verhinderungsfilm auf der Chipoberfläche überflüssig, und ein spezielles Verpackungsmaterial wird un nötig in dem Fall, in dem der Speicherchip 21 in der SOJ-, ZIP- und Modultyp-Baugruppe enthalten ist, dadurch ist es mög lich, die Herstellungsschritte zu verringern und die Verfah renskosten zu verringern.

Claims

1. Verfahren zur Herstellung einer Halbleitereinrichtung, in der ein Gebiet hoher Dichte eines ersten Leitungstypes, das eine Dichte höher als die des Halbleitersubstrates von dem ersten Leitungstyp hat, zum Umgeben eines Gebietes eines zwei ten Leitungstypes gebildet ist, das auf dem Halbleitersubstrat vom ersten Leitungstyp gebildet ist, gekennzeichnet durch: Bilden einer ersten isolierenden dünnen Schicht auf dem Halb leitersubstrat vom ersten Leitungstyp, Bilden eines diffundierten Störstellengebietes durch selekti ves Diffundieren eines Störstoffes vom ersten Leitungstyp un ter Benutzung von Maskenschablonen gegen thermische Oxidation, Abscheiden einer zweiten isolierenden dünnen Schicht auf der ersten isolierenden dünnen Schicht und den Maskenschablonen und danach Durchführen eines anisotropen Ätzens, damit die zweite isolierende dünne Schicht nur an einem Stufenbereich der ersten isolierenden dünnen Schicht belassen wird, Durchführen von thermischer Oxidation unter Benutzung der be lassenen zweiten isolierenden dünnen Schicht als eine Maske und der ersten isolierenden dünnen Schicht als Keim zum Bilden einer isolierenden dünnen elementtrennenden Schicht und Ausdehnen des diffundierten Störstellengebietes zum Bilden eines Gebie tes hoher Dichte, Entfernen der ersten und zweiten isolierenden dünnen Schicht zum Bilden einer Gate-Elektrode auf dem Halbleitersubstrat mit einer dazwischen angebrachten dünnen Gate-Isolierschicht und Bilden von Gebieten vom zweiten Leitungstyp durch selektives Implantieren und Diffundieren eines Störstoffes vom zweiten Leitungstyp unter Benutzung der dünnen Gate-Isolierschicht und der isolierenden dünnen elementtrennenden Schicht als Maske.

2. Verfahren zur Herstellung einer Halbleitereinrichtung, in der ein Gebiet hoher Dichte eines ersten Leitungstypes, das eine Dichte höher als die eines Halbleitersubstrates vom er sten Leitungstyp aufweist, zum Umgeben eines Gebietes eines zweiten Leitungstypes gebildet ist, das auf dem Halbleitersub strat vom ersten Leitungstyp gebildet ist, gekennzeichnet durch:
Bilden einer ersten isolierenden dünnen Schicht auf dem Halb leitersubstrat vom ersten Leitungstyp,
Bilden eines Gebietes hoher Dichte vom ersten Leitungstyp mit einer Dichte höher als die des Halbleitersubstrates vom ersten Leitungstyp durch Ionenimplantation unter Benutzung von Mas kenschablonen gegen thermische Oxidation, Abscheiden einer zweiten isolierenden dünnen Schicht auf der ersten isolierenden dünnen Schicht und den Maskenschablonen, und danach Durchführen eines anisotropen Ätzens, damit die zweite isolierende dünne Schicht nur an einem Stufenbereich der ersten isolierenden dünnen Schicht belassen wird,
Bilden einer isolierenden dünnen elementtrennenden Schicht durch Durchführen von thermischer Oxidation unter Benutzung der belassenen zweiten isolierenden dünnen Schicht als eine Maske und der ersten isolierenden dünnen Schicht als Keim,
Bilden einer Gate-Elektrode auf dem Halbleitersubstrat mit einer dazwischen angebrachten Gate-Isolierschicht durch Ent fernen der ersten und zweiten isolierenden dünnen Schicht, und
Bilden von Gebieten vom zweiten Leitungstyp durch selektives Implantieren und Diffundieren von Ionen des zweiten Leitungs types unter Benutzung der dünnen Gate-Isolierschicht und der isolierenden dünnen elementtrennenden Schicht als Masken.

3. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Gebiet des zweiten Leitungstypes ein Gebiet als Bit- Leitung ist.

4. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Gebiet vom zweiten Leitungstyp ein Ladungsspeicherge biet ist.

5. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß die Dichte des Gebietes hoher Dichte so ausgewählt ist,
daß sie mehr als zehnmal höher ist als die Dichte des Halblei tersubstrates.

6. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Dichte des Halbleitersubstrates in dem Bereich von 10¹³ bis 10¹⁶/cm³ ist und daß die Dichte des Gebietes hoher Dichte in dem Bereich von 10¹⁴ bis 10¹⁸/cm³ ausgewählt ist.