DE4140173A1 - Dram und verfahren zu dessen herstellung - Google Patents
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Description
Die Erfindung bezieht sich auf einen DRAM mit einer verbesser
ten miniaturisierten Struktur der Speicherzellen und Bitlei
tungsstruktur und ein Herstellungsverfahren für denselben.
In den letzten Jahren ist die Nachfrage nach Halbleiter
speichereinrichtungen infolge der bemerkenswerten Verbreitung
von Informationsverarbeitungsgeräten wie Computern schnell
angestiegen. Unter dem Aspekt einer verbesserten Funktions
fähigkeit gibt es einen großen Bedarf an Halbleiterspeicher
einrichtungen großer Speicherkapazität und hoher Betriebs
geschwindigkeit. Dementsprechend wurden Möglichkeiten zu einer
stetigen Erhöhung der Integrationsdichte und zur Erreichung
hoher Ansprechgeschwindigkeiten und hoher Zuverlässigkeit von
Halbleiterspeichereinrichtungen entwickelt.
Eine Halbleiterspeichereinrichtung ist der DRAM, der zur
wahlfreien Eingabe/Ausgabe von Speicherinformation in der Lage
ist. Allgemein ist ein DRAM aus einem Speicherzellarray,
welches das Speichergebiet zur Speicherung einer großen Menge
von Speicherinformationen darstellt, und zur Eingabe/Ausgabe
gegenüber externen Einrichtungen benötigten peripheren
Schaltungen aufgebaut.
Fig. 15 ist ein Blockschaltbild, das den Aufbau eines herkömm
lichen DRAM zeigt. Wie Fig. 15 zeigt, enthält ein DRAM 50 ein
Speicherzellarray 51 zum Speichern der Datensignale von
Speicherinformation, einen Zeilen- und Spaltenadreßpuffer 52
zur Aufnahme eines extern angelegten Adreßsignales zur Auswahl
einer Speicherzelle, die eine Einheitsspeicherschaltung bildet,
einen Zeilendekoder 53 und einen Spaltendekoder 54 zum
Bestimmen einer Speicherzelle durch Dekodieren des Adreß
signales, einen Lese-Auffrischverstärker 55 zum Verstärken und
Auslesen eines in der bestimmten bzw. ausgewählten Speicher
zelle gespeicherten Signals, einen Dateneingabepuffer 56 und
einen Datenausgabepuffer 57 zur Dateneingabe/-ausgabe und einen
Taktgenerator 58 zur Erzeugung eines Taktsignales.
Das eine große Fläche auf dem Halbleiterchip einnehmende
Speicherzellarray 51 ist durch eine Mehrzahl von in einer
Matrix angeordneten Speicherzellen zum Speichern einer
Einheitsspeicherinformation gebildet.
Fig. 16 ist ein Ersatzschaltbild von vier Speicherzellen, die
im Speicherzellarray 51 enthalten sind. Die dargestellten
Speicherzellen sind sogenannte Ein-Transistor-Ein-Kondensator-
Speicherzellen, die jeweils durch einen MOS (Metall-Oxid-
Halbleiter)-Transistor 15 und einen mit diesem verbundenen
Kondensator 16 gebildet sind. Da der Aufbau dieses Speicher
zelltyps einfach ist, ist es leicht, die Integrationsdichte des
Speicherzellarrays zu erhöhen, so daß dieser Typ für DRAM mit
großer Speicherkapazität weit verbreitet ist.
Die Speicherzellen von DRAM können entsprechend dem Aufbau des
Kondensators zum Speichern der elektrischen Ladungen in
verschiedene Typen eingeteilt werden. Eine sogenannte
Stapelkondensator-Speicherzelle wird beispielsweise in der
Japanischen Patentveröffentlichung Nr. 60-2 784 beschrieben.
Fig. 17 ist eine Querschnittsdarstellung des Aufbaus einer in
dieser Druckschrift beschriebenen Speicherzelle vom Stapeltyp.
Wie in Fig. 16 gezeigt, enthält die Speicherzelle einen MOS-
Transistor 15 und einen Kondensator 16. Der MOS-Transistor 15
enthält ein Paar von n⁺-Störstellengebieten 7 und eine durch
einen Teil einer Wortleitung 17 gebildete Gateelektrode 17. Der
Kondensator 16 hat eine Schichtstruktur aus einer unteren
Elektrode 8, einer dielektrischen Schicht 9 und einer oberen
Elektrode 10. Die untere Elektrode 8 des Kondensators 16 ist
mit einem der n⁺-Störstellengebiete 7 des MOS-Tansistors 15
verbunden. Ein Ende des Kondensators 16 erstreckt sich über die
Gateelektrode 17 des MOS-Transistors 15, und das andere Ende
erstreckt sich über eine Feldoxidschicht 3. Durch die Ausbil
dung des Kondensators 16 in einer solchen abgestuften Konfi
guration wird beabsichtigt, die Kapazität zum Speichern elek
trischer Ladungen durch Erhöhung der einander gegenüberlie
genden Flächen der unteren Elektrode 8 und der oberen Elektrode
10 zu erhöhen. Eine Bitleitung 14 ist mit dem anderen n⁺-Stör
stellengebiet 7 des MOS-Transistors 15 verbunden. Die Bitlei
tung 14 ist über dem Kondensator 16 mit einem Zwischenschicht
isolierfilm 19 dazwischen angeordnet. Die Bitleitung 14 ist mit
dem n⁺-Störstellengebiet 7 durch ein im Zwischenschicht
isolierfilm 19 gebildetes Kontaktloch 12 verbunden.
In den letzten Jahren wurde jedoch immer dringlicher eine
erhöhte Speicherkapazität von DRAM gewünscht, und
dementsprechend ist eine Miniaturisierung des Elementaufbaus
der Speicherzellen erforderlich. Mit dem Erfordernis der
Miniaturisierung der Speicherzellstruktur wird auch der
Elementaufbau des MOS-Transistors 15 weiter miniaturisiert. Ein
Weg zur Miniaturisierung des MOS-Transistors 15 ist die
Verkürzung der Gatelänge, und ein anderer Weg ist die
Verringerung der Breite der Störstellengebiete 7. Bei einer
Speicherzelle vom Stapeltyp, wie oben erwähnt ist, ist jedoch
die untere Elektrode 8 des Kondensators 16 direkt im Kontakt
mit einem der Störstellengebiete 7 des MOS-Transistors 15.
Daher verringert sich, wenn die Breite des Störstellengebietes
7 verringert wird, die Kontaktfläche zwischen der unteren
Elektrode 8 des Kondensators 16 und dem Störstellengebiet 7,
was zu einer Erhöhung des Kontaktwiderstandes führt. Demnach
richtet sich die Breite der Störstellengebiete 7 nach den
Eigenschaften ihres Kontakts mit der unteren Elektrode 8 des
Kondensators 16. Wenn die Breite des Störstellengebietes 7 groß
ist, taucht das Problem der "soft errors" auf. Ein "soft error"
ist eine Erscheinung, der zufolge, wenn α-Strahlen in das
Siliziumsubstrat eintreten, eine Fehlfunktion der Einrichtung
verursacht wird. Wenn α-Strahlen in das Siliziumsubstrat
eintreten, werden Elektronen-Loch-Paare generiert. Die
erzeugten Elektronen treten in das n-Störstellengebiet 7 ein
und werden innerhalb des Kondensators 16 eingefangen. Tritt
diese Erscheinung auf, wenn sich im Kondensator 16 kein
Elektron befindet, wechselt er von einem Zustand ohne
Elektronen in einen Zustand mit Elektronen, und es wird eine
Informationsumkehr bewirkt, so daß aus den Speicherzellen eine
fehlerhafte Information ausgelesen wird. Das Auftreten von
"soft errors" ist proportional zur Größe der Oberfläche der n-
Störstellengebiete 7, 7.
Die Bitleitung 14 ist mit dem anderen Störstellengebiet 7 des
MOS-Transistors 15 über das Kontaktloch 12 verbunden. Das im
Zwischenschichtisolierfilm 19 gebildete Kontaktloch 12 wird
durch Photolithographie unter Einschluß einer Maskenausrichtung
und ein Ätzverfahren gebildet. Die Breite des mit der
Bitleitung 14 verbundenen Störstellengebietes 7 muß deshalb
groß genug gemacht werden, um Fehler bei der Maskenausrichtung
während der Bildung des Kontaktloches 12 auszugleichen.
Wie oben festgestellt, ist es beim herkömmlichen Speicherzell
aufbau schwierig, die Breite des Paars von Störstellengebieten
7, 7 des MOS-Transistors 15 zu verringern. Außerdem ist die
Bitleitung 14 in einem solch stark abgestuften Abschnitt
gebildet, daß sie sich über den Kondensator 16 erstreckt und
der Kontaktabschnitt das Niveau des Halbleitersubstrates
erreicht. Es ist daher nicht wünschenswert, in einem solch
stark abgestuften Gebiet eine Bitleitung mit verkleinerter
Linienbreite zu bilden, da die Bedeckung durch das
Bitleitungsmaterial dann unzureichend wird und die Genauigkeit
bei der Strukturierung des Bitleitungsmaterials absinkt.
Es ist Aufgabe der Erfindung, einen DRAM mit miniaturisiertem
Speicherzellaufbau bereitzustellen, bei dem das Gebiet zur
Bildung des Kondensators vergrößert ist, die Wahrscheinlichkeit
des Auftretens von "soft errors" in der Speicherzelle
verringert ist und die Source/Drain-Gebiete des
Zugriffstransistors der Speicherzelle verkleinert sind. Es ist
weiterhin Aufgabe der Erfindung, ein Verfahren zur Herstellung
eines solchen DRAM bereitzustellen.
Nach einem ersten Aspekt der Erfindung weist ein DRAM ein auf
der Hauptoberfläche eines Siliziumsubstrates eines ersten Lei
tungstyps gebildetes Isolationsgebiet und eine auf der Haupt
oberfläche des Siliziumsubstrates gebildete einkristalline
Siliziumschicht auf. Auf der Oberfläche dieser einkristallinen
Siliziumschicht ist als Teil einer Speicherzelle ein Zugriffs
transistor gebildet. Der Zugriffstransistor enthält ein Paar
Störstellengebiete eines zweiten Leitungstyps, die in der
Oberfläche der einkristallinen Siliziumschicht mit einem
Abstand voneinander gebildet sind, und eine über einer Gate
isolierschicht angeordnete und mit einem Teil einer Wortleitung
verbundene Gateelektrode. Eine erste Elektrodenschicht eines
Kondensators ist mit einem der Störstellengebiete des zweiten
Leitungstyps des Zugriffstransistors verbunden. Auf der Ober
fläche der ersten Elektrodenschicht ist eine dielektrische
Schicht gebildet, und eine zweite Elektrodenschicht ist auf der
Oberfläche der dielektrischen Schicht gebildet. Die Bitleitung
erstreckt sich in eine vorbestimmte Richtung in Kontakt mit der
Oberfläche des Isolationsgebietes und weist eine polykristal
line Siliziumschicht auf, die sich zur einkristallinen
Siliziumschicht, wo das andere Störstellengebiet des zweiten
Leitungstyps des Zugriffstransistor gebildet ist, und über das
Isolationsgebiet erstreckt.
Beim oben beschriebenen DRAM sind die auf der Oberfläche des
Siliziumsubstrates gebildete einkristalline Siliziumschicht und
die auf der Oberfläche des Isolationsgebietes gebildete
Bitleitung durch eine gemeinsame zusammenhängende Schicht
gebildet. Daher ist es möglich, den Schritt der Bildung eines
Kontakts zwischen dem in der einkristallinen Siliziumschicht
auszubildenden Störstellengebiet und der Bitleitung zu
vermeiden und die Breite des Störstellengebietes zu verringern.
Außerdem ist die Bitleitung nahe zur Oberfläche des Substrates
gebildet, so daß es möglich ist, die Bildung eines Gebietes mit
großem Höhenunterschied zu vermeiden.
Nach einem zweiten Aspekt der Erfindung enthält ein DRAM
weiterhin eine leitende Schicht, die eine sich zur einkristal
linen Siliziumschicht, wo eines der Störstellengebiete des
zweiten Leitungstyps des Zugriffstransistors gebildet ist, hin
und über eine Elementtrenn- und -isolationsschicht erstreckende
polykristalline Siliziumschicht aufweist. Eine erste
Elektrodenschicht eines Kondensators ist mit der Oberfläche
dieser leitenden Schicht verbunden, und eine dielektrische
Schicht und eine zweite Elektrodenschicht sind auf der
Oberfläche der ersten Elektrodenschicht gebildet. Eine
Bitleitung ist mit dem anderen Störstellengebiet des zweiten
Leitungstyps des Zugriffstransistors verbunden.
Nach einem dritten Aspekt der Erfindung weist ein Verfahren zur
Herstellung eines DRAM folgende Schritte auf: zuerst Bilden
einer Elementtrenn- und -isolierschicht in einem vorbestimmten
Gebiet in der Hauptoberfläche eines Siliziumsubstrates, Bilden
einer einkristallinen Siliziumschicht auf der Hauptoberfläche
des Siliziumsubstrates und Bilden einer leitenden Schicht, die
sich zur einkristallinen Siliziumschicht auf der Oberfläche der
Elementtrenn- und -isolierschicht erstreckt, Bilden einer sich
in eine vorbestimmte Richtung erstreckenden Bitleitung über der
Elementtrenn- und -isolationsschicht durch Strukturieren der
leitenden Schicht, Bilden einer Gateisolierschicht und einer
Gateelektrode auf der Oberfläche der einkristallinen Silizium
schicht, Implantieren von Störstellen bzw. Verunreinigungen in
die einkristalline Siliziumschicht unter Nutzung der Gateelek
trode als Maske zur Ausbildung eines Paares von Störstel
lengebieten, Bilden einer ersten Elektrodenschicht derart, daß
ein Teil derselben mit der Oberfläche der leitenden Schicht,
die sich über die Elementtrenn- und -isolierschicht erstreckt,
verbunden ist, und Bilden einer dielektrischen Schicht und einer
zweiten Elektrodenschicht auf der Oberfläche der ersten
Elektrodenschicht.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Erläuterung von Ausführungsbeispielen anhand der
Figuren.
Von den Figuren zeigen:
Fig. 1 eine Draufsicht des Aufbaus der Speicherzellen
in einem DRAM entsprechend einer
Ausführungsform,
Fig. 2 eine Querschnittsdarstellung des Aufbaus der in
Fig. 1 gezeigten Speicherzellen, von einer
Richtung entlang der Schnittebene A-A gesehen,
Fig. 3 eine Querschnittsdarstellung des Aufbaus der in
Fig. 1 gezeigten Speicherzellen, aus einer
Richtung längs der Schnittebene B-B gesehen,
Fig. 4 bis 13 Querschnittsdarstellungen des Aufbaus der in
Fig. 2 gezeigten Speicherzelle während des
Herstellungsprozesses,
Fig. 14 eine Querschnittsdarstellung des Aufbaus einer
abgewandelten Ausführungsform im Herstellungs
verfahren,
Fig. 15 ein Blockschaltbild des Aufbaus eines
herkömmlichen DRAM,
Fig. 16 ein Ersatzschaltbild der Speicherzellen und
Fig. 17 eine Querschnittsdarstellung des Aufbaus einer
Speicherzelle bei einem herkömmlichen DRAM.
Fig. 1 zeigt Speicherzellen, die 6 Bit entsprechen. Wie die
Fig. 1 bis 3 zeigen, ist eine Mehrzahl von Bitleitungen 14a,
14b, 14c, die sich parallel zueinander erstrecken, und Wortlei
tungen 17a, 17b, die sich parallel zueinander und in einer Rich
tung senkrecht zu den Bitleitungen 14a, 14b und 14c erstrecken,
gebildet. Die Bitleitungen 14a, 14b und 14c haben Zweifach-
Schichtstruktur aus einer polykristallinen Siliziumschicht 18,
die sich in eine vorbestimmte Richtung in Kontakt mit der
Oberfläche einer Feldoxidschicht 3 erstreckt, und einer
Titansilizidschicht 6, die auf der Oberfläche der polykri
stallinen Siliziumschicht gebildet ist. Die Wortleitungen 17a
und 17b sind über dem Siliziumsubstrat 2 mit einem dazwischen
gelegten Zwischenschichtisolierfilm 19 gebildet. Sie sind mit
einer Gateelektrode 5 eines Zugriffstransistors 15 über einen
Kontaktabschnitt 20 verbunden. Wie oben erwähnt, sind die
Bitleitungen 14a, 14b und 14c unterhalb der Wortleitungen 17a
und 17b angeordnet.
Wie in der Draufsicht zu erkennen, sind Speicherzellen 1a, 1b,
1c, 1d und 1f in den durch die Wortleitungen 17a und 17b und
die Bitleitungen 14a, 14b und 14c eingeschlossenen Gebieten
angeordnet.
Die Feldoxidschicht 3 ist auf der Hauptoberfläche des Silizium
substrates 2 derart angeordnet, daß sie Elementbildungsgebiete,
wo die Zugriffstransistoren 15 der Speicherzellen 1a bis 1f
hauptsächlich gebildet sind, umschließt. Die Feldoxidschicht 3
isoliert benachbarte Speicherzellen 1a bis 1f voneinander. Nach
Fig. 1 ist die zwischen den Speicherzellen 1c und 1d
angeordnete Feldoxidschicht 3 jedoch nicht diejenige, die zur
Isolation zwischen den Speicherzellen 1c und 1d erforderlich
ist. Dieses Gebiet der Feldoxidschicht 3 ist dazu vorgesehen,
daß die Bitleitung 14b auf niedrigem Niveau in der Nähe der
Oberfläche des Substrates gebildet wird. Eine einkristalline
Siliziumschicht 21 ist auf der Oberfläche des Silizium
substrates 2, umschlossen durch die Feldoxidschicht 3, durch
ein epitaktisches Festphasen-Aufwachsverfahren gebildet. Die
einkristalline Siliziumschicht 21 erstreckt sich zu einer
polykristallinen Siliziumschicht 18 hin, die sich benachbart
zur einkristallinen Siliziumschicht 21 unter Bildung einer
zusammenhängenden Schicht über die Feldoxidschicht 3 erstreckt.
Jede der Speicherzellen 1a bis 1f wird durch einen
Zugriffstransistor 15 und einen Kondensator 16 gebildet. Der
Zugriffstransistor 15 enthält ein Paar von n-Störstellengebiete
7a und 7b, die eine Source/Drain sein sollen, in der Oberfläche
der einkristallinen Siliziumschicht 21 und eine Gateelektrode
5, die über der Gateisolierschicht 4 gebildet ist. Jedes der n-
Störstellengebiete 7a, 7b hat eine sogenannte LDD (schwach
dotierte Drain)-Struktur, das heißt es enthält ein
Störstellengebiet relativ niedriger Konzentration und ein
Störstellengebiet hoher Konzentration. Wie oben festgestellt,
ist die Gateelektrode 5 über den Kontaktabschnitt 20 mit den
Wortleitungen 17a und 17b verbunden. Diese Gateelektrode 5 ist
durch die Gateelektroden der Zugriffstransistoren 15, 15 zweier
benachbarter Speicherzellen gebildet. Die Wortleitungen 17a und
17b sind über einem Kontaktabschnitt 20 in Kontakt mit den
Gateelektroden 5, 5 der beiden Zugriffstransistoren 15, 15. Die
obere und die seitlichen Oberflächen der Gateelektrode 5 sind
mit Isolierschichten 11a, 11b und 11c bedeckt. Die Seitenwand
isolierschichten 11b und 11c sind auf den Seitenwänden der
Gateelektrode 5 gebildet und weisen unterschiedliche Dicke auf.
Die Seitenwandisolierschicht 11b auf der Seite des Konden
sators 16 ist dicker ausgebildet als die andere Seitenwand
isolierschicht 11c.
Der Kondensator 16 ist so aufgebaut, daß eine dielektrische
Schicht 9, die ein dielektrisches Material wie eine
Nitridschicht, eine Oxidschicht oder eine zusammengesetzte
Schicht aus diesen aufweist, zwischen eine untere Elektrode 8
und eine obere Elektrode 10, die leitendes Material wie
polykristallines Silizium aufweisen, angeordnet ist. Die untere
Elektrode 8 des Kondensators 16 ist mit einer leitenden Schicht
22 zum Anschluß des Kondensators mit einer doppelten
Schichtstruktur aus der polykristallinen Siliziumschicht 8 und
der Titansilizidschicht 6 über der Feldoxidschicht 3 verbunden.
Diese leitende Schicht 22 ist eine zusammenhängende Schicht,
die sich zur einkristallinen Siliziumschicht 21 erstreckt. Ein
Ende des Kondensators 16 erstreckt sich über die Feldoxid
schicht 3 mit einer dazwischengelegten ersten Isolierschicht
23, und das andere Ende reicht über die Gateelektrode 5 und
erstreckt sich über die Bitleitungen 14a bis 14c mit einer
dazwischengelegten zweiten Isolierschicht 24.
Mit dem oben beschriebenen Speicherzellaufbau können die unten
beschriebenen Effekte erreicht werden.
Die Bitleitungen 14a bis 14c erstrecken sich zusammenhängend
zum n-Störstellengebiet 7a des Zugriffstransistors 15 als eine
Schicht, so daß ihr Kontaktgebiet verkleinert werden kann.
Die Bildung der Bitleitungen 14a bis 14c in Kontakt mit der
Oberfläche der Feldoxidschicht 3 erleichtert die Bildung der
Bitleitungen, indem ein stark abgestufter Abschnitt vermieden
wird.
Weiterhin erstreckt sich die untere Elektrode 8 des Konden
sators 16 zusammenhängend als eine Schicht zum n-Störstel
lengebiet 7b des Zugriffstransistor 15, so daß ihr Kontakt
gebiet, ähnlich wie im Falle der Bitleitung, verkleinert werden
kann. Darüber hinaus kann, da die untere Elektrode 8 des
Kondensators 16 und das n-Störstellengebiet 7b miteinander über
der Feldoxidschicht 3 mit der sich auf der oberen Oberfläche
der Feldoxidschicht 3 erstreckenden leitenden Schicht 22
dazwischen verbunden sind, ihre Kontaktposition oder
Kontaktfläche gegenüber der herkömmlichen Einrichtung freier
bestimmt werden.
Die Bitleitungen 14a bis 14c sind unter dem Kondensator 16
angeordnet, so daß der Kondensator 16 sich über die
Bitleitungen erstrecken kann, wodurch es möglich wird, die
Kapazität zum Speichern elektrischer Ladungen des Kondensators
16 zu erhöhen.
Desweiteren ermöglicht die Verringerung der Breite des n-
Störstellengebiete 7a und 7b des Zugriffstransistors 15 eine
Erhöhung der Beständigkeit gegenüber "soft errors".
Im folgenden wird unter Bezugnahme auf die Fig. 4 bis 13
ein Verfahren zur Herstellung der in Fig. 1 bis 3 gezeigten
Speicherzellen beschrieben.
Zuerst wird, wie in Fig. 4 gezeigt, die dicke Feldoxidschicht
3 auf der Oberfläche des Halbleitersubstrates 2 unter Nutzung
des LOCOS (Lokale Oxidation von Silizium)-Verfahrens gebildet.
Dann wird unter Nutzung beispielsweise eines Niederdruck-CVD
(Chemischen Gasphasenabscheidungs)-Verfahrens die
polykristalline Siliziumschicht 18 mit einer Dicke in der
Größenordnung von 1500 Å gebildet. Nachfolgend werden Silizium
(Si)- oder Germanium (Ge)-Ionen 30 unter den Bedingungen einer
Implantationsenergie von 100 keV und einer Dosis von 1×
1016/cm2 unter Nutzung eines Ionenimplantationsverfahrens
implantiert, um die polykristalline Siliziumschicht 18 in den
amorphen Zustand zu überführen.
Wie nun Fig. 5 zeigt, wird eine Wärmebehandlung beispielsweise
bei einer Temperatur von 550°C während zwei Stunden und
zusätzlich bei 800°C während drei Stunden in einem Ofen in
einer Stickstoffatmosphäre angewandt. Im Ergebnis dieser
Wärmebehandlungsschritte wird das amorphe Gebiet im Kontakt mit
der Oberfläche des Siliziumsubstrates 2 durch epitaktisches
Festphasenaufwachsen eine einkristalline Siliziumschicht 21,
und die amorphe Siliziumschicht auf der Feldoxidschicht 3 wird
zur polykristallinen Siliziumschicht 18.
Weiter werden, wie Fig. 6 zeigt, die einkristalline Silizium
schicht 21 und die polykristalline Siliziumschicht 18 unter
Nutzung eines photolithographischen Verfahrens und eines
Ätzverfahrens in eine vorbestimmte Konfiguration gemustert.
Durch dieses Verfahren werden die polykristalline
Siliziumschicht 18 der Bitleitungen 14a bis 14c und die
polykristalline Siliziumschicht 18 als leitende Schicht 22, die
mit dem Kondensator 16 verbunden ist, gebildet. Weiter werden
eine isolierende Schicht wie eine Oxidschicht oder eine
Nitridschicht unter Nutzung beispielsweise eines Niederdruck-
CVD-Verfahrens abgeschieden, und dann wird diese isolierende
Schicht unter Verwendung eines anisotropen Ätzverfahrens
(teilweise) entfernt, so daß Seitenwände 25 der Isolierschicht
auf den Seitenwänden der polykristallinen Siliziumschicht 18
gebildet werden.
Wie Fig. 7 zeigt, wird auf der Oberfläche der einkristallinen
Siliziumschicht 21 unter Nutzung eines thermischen Oxidations
verfahrens oder des Niederdruck-CVD-Verfahrens die Gateisolier
schicht 4, die beispielsweise eine Oxidschicht usw. enthält,
gebildet. Auf deren Oberfläche wird weiterhin die polykristal
line Siliziumschicht 5, die mit Verunreinigungen wie beispiels
weise Phosphor dotiert ist, unter Nutzung des Niederdruck-CVD-
Verfahrens gebildet. Die Isolierschicht 11a, wie etwa eine
Oxidschicht, wird unter Nutzung des Niederdruck-CVD-Verfahrens
auf deren Oberfläche gebildet. Danach werden die Isolierschicht
11a und die polykristalline Siliziumschicht 5 unter Nutzung
eines photolithographischen und eines Ätzverfahrens in eine
vorbestimmte Konfiguration gemustert. Im Ergebnis dessen ist
die Gateelektrode 5 des Zugriffstransistors 15 gebildet. Dann
wird beispielsweise Phosphor (P) mit einer Implantationsenergie
von 50 keV und einer Dosis in der Größenordnung von 5×1012
bis 1× 1015/cm2 unter Nutzung der mit der Isolierschicht 11a
bedeckten Gateelektrode als Maske in die einkristalline Si
liziumschicht 21 implantiert, um die n-Störstellengebiete 7a,
7b niedriger Konzentration zu bilden.
Wie Fig. 8 zeigt, wird eine Isolierschicht, wie etwa eine
Oxidschicht, auf der Oberfläche des Substrates unter Nutzung
beispielsweise des Niederdruck-CVD-Verfahrens gebildet, und
dann wird diese Isolierschicht durch anisotropes Ätzen wieder
(teilweise) entfernt. Dieser Ätzvorgang führt zur Bildung der
Seitenwände 11b, 11c der Isolierschicht auf den Seitenwänden
der Gateelektrode 5. Weiterhin wird beispielsweise Arsen (As)
mit einer Implantationsenergie von 50 keV und einer Dosis in
der Größenordnung von 1×1015 bis 1×1016/cm-2 unter Nutzung
der mit den Seitenwandisolierschichten 11b, 11c bedeckten
Gateelektrode als Maske implantiert, und dann wird eine Wärme
behandlung ausgeführt. Im Ergebnis dessen sind die n-Störstel
lengebiete 7a, 7b hoher Konzentration des Zugriffstransistors
15 gebildet, und damit ist die sogenannte LDD-Struktur fertig
gestellt.
Wie Fig. 9 zeigt, wird eine Metallschicht mit hohem Schmelz
punkt 6a (etwa aus Titan) auf der gesamten Oberfläche des Halb
leitersubstrates 2 unter Nutzung beispielsweise eines Sputter
verfahrens gebildet. Danach wird unter Nutzung eines Lampentem
perverfahrens eine Wärmebehandlung bei einer Temperatur von 600
bis 700°C ausgeführt, um die in Kontakt mit der Siliziumschicht
stehende Titanschicht zu einer Reaktion zu bringen.
Wie Fig. 10 zeigt, ist im Ergebnis des Lampentemperschrittes
auf der Oberfläche der gemusterten polykristallinen Silizium
schicht 18 und der freigelegten Oberfläche der einkristallinen
Siliziumschicht 21 eine Titansilizidschicht 6 gebildet. Die auf
der Oberfläche der Feldoxidschicht 3 bzw. der anderen Isolier
schichten 11a, 11b, 11c usw. gebildete Titanschicht, die nicht
reagiert hat, wird durch eine Lösung wie NH4OH/H2O2 o. ä. ent
fernt. Danach wird eine Wärmebehandlung bei einer Temperatur
von 800°C oder darüber unter Anwendung des Lampentemperverfah
rens ausgeführt.
Wie Fig. 11 zeigt, wird auf der gesamten Oberfläche des Halb
leitersubstrates 2 unter Anwendung beispielweise des
Niederdruck-CVD-Verfahrens eine Isolierschicht, wie etwa eine
Oxidschicht, gebildet. Dann wird die Isolierschicht unter
Nutzung einer Resistmaske 26 durch ein photolithographisches
und ein Ätzverfahren in eine vorbestimmte Konfiguration gemu
stert. Im Ergebnis dessen werden die erste Isolierschicht 23
und die zweite Isolierschicht 24 gebildet. Zu diesem Zeitpunkt
wird auf der Oberfläche des auf einer der Seitenwände der
Gateelektrode 5 gebildeten Seitenwand-Spacers 11b eine weitere
Isolierschicht gebildet, so daß die Seitenwand-Isolierschichten
11b, 11c mit unterschiedlicher Dicke auf den Seitenwänden auf
beiden Seiten der Gateelektrode 5 gebildet sind.
Wie Fig. 12 zeigt, wird nach dem Entfernen der Resistmaske 26
eine polykristalline Siliziumschicht über der gesamten
Oberfläche unter Anwendung beispielsweise des Niederdruck-CVD-
Verfahrens gebildet und dann in eine vorbestimmte Konfiguration
gemustert, so daß die untere Elektrode 8 des Kondensators 16
gebildet wird. Über der Feldoxidschicht 3 ist die untere
Elektrode 8 mit der Titansilizidschicht 6, die sich über der
Oberfläche der Feldoxidschicht 3 erstreckt, verbunden.
Wie Fig. 13 zeigt, wird auf der gesamten Oberfläche unter
Nutzung beispielsweise des Niederdruck-CVD-Verfahrens eine Ni
tridschicht gebildet. Das ganze Halbleitersubstrat 2 mit der
darüber gebildeten Nitridschicht wird in einer Oxidationsat
mosphäre erwärmt, um auf der Oberfläche der Nitridschicht eine
Oxidschicht zu bilden, so daß eine dielektrische Schicht 9 mit
einer Zweischicht-Struktur aus einer Nitridschicht und einer
Oxidschicht gebildet wird. Weiter wird auf der gesamten Ober
fläche unter Nutzung beispielsweise des Niederdruck-CVD-Ver
fahrens eine polykristalline Siliziumschicht gebildet.
Anschließend wird diese polykristalline Siliziumschicht in eine
vorbestimmte Konfiguration gemustert, so daß die obere
Elektrode 10 des Kondensators entsteht. Danach wird unter
Nutzung des CVD-Verfahrens ein Zwischenschichtisolierfilm 19,
etwa eine Oxidschicht, gebildet. Danach wird ein Öffnungsab
schnitt 20 (vgl. Fig. 3), der die Gateelektrode 5 erreicht, im
Zwischenschichtisolierfilm 19 gebildet. Dann wird innerhalb
dieses Öffnungsbereiches 20 und auf der Oberfläche des Zwi
schenschichtisolierfilms 19 eine leitende Schicht, etwa aus
polykristallinem Silizium oder Aluminium o. ä. unter Anwendung
des Niederdruck-CVD-Verfahrens oder eines Sputterverfahrens ge
bildet und in eine vorbestimmte Konfiguration gemustert. Im
Ergebnis dessen werden die Wortleitungen 17a bis 17b gebildet.
Dann wird deren oberer Teil mit einer Isolierschicht 28
bedeckt.
Damit sind nach dem oben beschriebenen Prozeß die Speicherzel
len fertiggestellt.
Im folgenden wird eine abgewandelte Ausführungsform des darge
stellten Herstellungsprozesses beschrieben. Fig. 14 zeigt eine
Abwandlung des in Fig. 6 gezeigten Schrittes. Bei dem in Fig.
6 gezeigten Schritt wird die Seitenwand 25 aus der Isolier
schicht auf der Seitenwand der gemusterten polykristallinen
Siliziumschicht 18 durch anisotropes Ätzen gebildet. Im Gegen
satz dazu wird nach Fig. 14 eine Isolierschicht 27 zwischen
den gemusterten polykristallinen Siliziumschichten 18 unter
Nutzung eines selektiven Oxidationsverfahrens gebildet.
Obgleich ein Verfahren beschrieben wurde, bei dem die polykri
stalline Siliziumschicht durch ein Ionenimplantationsverfahren
in den amorphen Zustand überführt wird, kann das Verfahren auch
so ausgestaltet sein, daß eine amorphe Siliziumschicht direkt
durch Anwendung des Niederdruck-CVD-Verfahrens gebildet wird.
Als Material für die Gateelektrode kommt nicht nur mit Phosphor
dotiertes polykristallines Silizium in Frage, sondern diese
kann auch eine Schichtstruktur aus einem Metallsilizid mit
hohem Schmelzpunkt und polykristallinem Silizium, eine Metall
silizidschicht mit hohem Schmelzpunkt oder allgemein eine
Schicht mit hohem Schmelzpunkt aufweisen.
Die beschriebene, auf der Oberfläche der polykristallinen
Siliziumschicht 18 gebildete Titansilizidschicht 6 muß nicht
aus Titansilizid bestehen, sondern es kann ein Silizid eines
anderen Metalls mit hohen Schmelzpunkt verwendet werden. Eine
Metallsilizidschicht mit hohen Schmelzpunkt kann unter Nutzung
des selektiven CVD-Verfahrens usw. in selbstausrichtender Weise
gebildet werden.
Bei einem DRAM entsprechend der Erfindung wird der Zugriffs
transistor unter Verwendung einer einkristallinen Silizium
schicht auf einem Siliziumsubstrat gebildet und eine sich zu
dieser einkristallinen Siliziumschicht erstreckende polykri
stalline Siliziumschicht wird als Bitleitung strukturiert, so
daß der Kontaktbereich der Bitleitung verkleinert und ein
miniaturisierter Aufbau für den Zugriffstransistor realisiert
wird.
Bei einem DRAM entsprechend der Erfindung ist der Zugriffstran
sistor unter Verwendung einer einkristallinen Siliziumschicht
auf einem Siliziumsubstrat gebildet, und eine sich zu dieser
einkristallinen Siliziumschicht erstreckende leitende Schicht
erstreckt sich über eine Elementtrenn- und -isolierschicht. Auf
deren Oberfläche ist ein Kontaktabschnitt mit einem Kondensator
angeordnet, so daß eine Halbleiterspeichereinrichtung mit einem
verkleinerten Zugriffstransistor realisiert werden kann.
Bei dem erfindungsgemäßen Herstellungsverfahren für einen DRAM
ist es möglich, einen DRAM mit einem Zugriffstransistor mit dem
erwähnten verkleinerten Aufbau leicht herzustellen.
Claims (11)
1. DRAM mit Speicherzellen, die jeweils einen Transistor und
einen Kondensator aufweisen, mit
einem Siliziumsubstrat (2) eines ersten Leitungstyps mit einer Hauptoberfläche,
einer auf der Hauptoberfläche des Siliziumsubstrates (2) ge bildeten einkristallinen Siliziumschicht (21),
einem Transistor 15 mit einem ersten und einem zweiten Stör stellengebiet (7a, 7b) eines zweiten Leitungstyps, die vonein ander getrennt in der Oberfläche der einkristallinen Silizium schicht (21) angeordnet sind, einer Gateisolierschicht (4) auf der Oberfläche der einkristallinen Siliziumschicht und einer Gateelektrode (5) auf der Gateisolierschicht zwischen dem ersten und dem zweiten Störstellengebiet (7a, 7b),
einem Kondensator (16) mit einer ersten Elektrodenschicht (8), die mit dem ersten Störstellengebiet (7b) des Transistors (15) verbunden ist, einer auf der Oberfläche der ersten Elektroden schicht (8) gebildeten dielektrischen Schicht (9) und einer auf der Oberfläche der dielektrischen Schicht gebildeten zweiten Elektrodenschicht (10),
einer ersten leitenden Schicht (17b) in Kontakt mit der Gate elektrode (5) und
einer eine zweite leitende Schicht (18) aus polykristallinen Silizium, die als gemeinsame Schicht mit der einkristallinen Siliziumschicht (21) gebildet ist, aufweisende Bitleitung (14b), die im Kontakt mit den zweiten Störstellengebiet (7a) des Transistors (15) steht.
einem Siliziumsubstrat (2) eines ersten Leitungstyps mit einer Hauptoberfläche,
einer auf der Hauptoberfläche des Siliziumsubstrates (2) ge bildeten einkristallinen Siliziumschicht (21),
einem Transistor 15 mit einem ersten und einem zweiten Stör stellengebiet (7a, 7b) eines zweiten Leitungstyps, die vonein ander getrennt in der Oberfläche der einkristallinen Silizium schicht (21) angeordnet sind, einer Gateisolierschicht (4) auf der Oberfläche der einkristallinen Siliziumschicht und einer Gateelektrode (5) auf der Gateisolierschicht zwischen dem ersten und dem zweiten Störstellengebiet (7a, 7b),
einem Kondensator (16) mit einer ersten Elektrodenschicht (8), die mit dem ersten Störstellengebiet (7b) des Transistors (15) verbunden ist, einer auf der Oberfläche der ersten Elektroden schicht (8) gebildeten dielektrischen Schicht (9) und einer auf der Oberfläche der dielektrischen Schicht gebildeten zweiten Elektrodenschicht (10),
einer ersten leitenden Schicht (17b) in Kontakt mit der Gate elektrode (5) und
einer eine zweite leitende Schicht (18) aus polykristallinen Silizium, die als gemeinsame Schicht mit der einkristallinen Siliziumschicht (21) gebildet ist, aufweisende Bitleitung (14b), die im Kontakt mit den zweiten Störstellengebiet (7a) des Transistors (15) steht.
2. DRAM nach Anspruch 1, gekennzeichnet durch ein Isolations
gebiet (3) auf der Hauptoberfläche des Siliziumsubstrates (2),
wobei die erste leitende Schicht (17b) eine Wortleitung ist und
die Bitleitung (14b) einen auf der Oberfläche des Isolationsge
bietes (3) liegenden Abschnitt aufweist.
3. DRAM nach Anspruch 1 oder 2, gekennzeichnet durch eine
dritte leitende Schicht (22), die eine als gemeinsame Schicht
mit der einkristallinen Siliziumschicht (21) gebildete poly
kristalline Siliziumschicht aufweist und in Kontakt mit dem
zweiten Störstellengebiet (7b) des Transistors (15) steht und
über dem Isolationsgebiet (3) gebildet ist, wobei die erste
Elektrodenschicht (8) des Kondensators (16) mit der dritten
leitenden Schicht (22) über dem Isolationsgebiet verbunden ist.
4. DRAM nach einem der Ansprüche 1 bis 3, dadurch gekennzeich
net, daß der Kondensator (16) sich mit einem dazwischengeleg
ten Zwischenschichtisolierfilm (19) über die Bitleitung (14b)
erstreckt.
5. DRAM nach einem der Ansprüche 1 bis 4, dadurch gekennzeich
net, daß die Wortleitung (17b) oberhalb der Bitleitung (14b)
und sich in eine Richtung senkrecht zur Bitleitung erstreckend
gebildet und mit der Gateelektrode (5) durch eine im Zwi
schenschichtisolierfilm (19), der zwischen der Gateelektrode
(5) des Transistors (15) und der Wortleitung (17b) gebildet
ist, gebildete Öffnung verbunden ist.
6. DRAM nach einem der Ansprüche 1 bis 5, dadurch gekennzeich
net, daß die Bitleitung (14b) eine hochschmelzende Metallsili
zidschicht (6) auf der Oberfläche der polykristallinen Sili
ziumschicht (18) aufweist.
7. DRAM nach einem der Ansprüche 3 bis 6, dadurch gekennzeich
net, daß die dritte leitende Schicht (22) eine Metallsilizid
schicht mit hohem Schmelzpunkt (6) auf der Oberfläche der poly
kristallinen Siliziumschicht (18) aufweist und die erste Elek
trodenschicht (8) des Kondensators (16) mit der Metallsilizid
schicht mit hohem Schmelzpunkt (6) verbunden ist.
8. Verfahren zur Herstellung einer Halbleiterspeichereinrich
tung mit Speicherzellen, die jeweils einen Zugriffstransistor
und einen Kondensator aufweisen, mit den Schritten:
Bilden einer Elementtrenn- und -isolierschicht (3) in einem vorbestimmten Gebiet auf der Hauptoberfläche eines Silizium substrates (2),
Bilden einer einkristallinen Siliziumschicht (21) auf der Hauptoberfläche des Siliziumsubstrates (2) und einer sich zur einkristallinen Siliziumschicht (21) erstreckenden leitenden Schicht (18) auf der Oberfläche der Elementtrenn- und -isolierschicht (3),
Bilden einer sich in eine vorbestimmte Richtung über der Elementtrenn- und -isolierschicht erstreckenden Bitleitung (14b) durch Mustern der leitenden Schicht (18) ,
Bilden einer Gateisolierschicht (4) und einer Gateelektrode (5) auf der Oberfläche der einkristallinen Siliziumschicht (21),
Implantieren von Störstellen in die einkristalline Silizium schicht (21) unter Nutzung der Gateelektrode als Maske zur Bildung eines Paares von Störstellengebieten (7a, 7b),
Bilden einer ersten Elektrodenschicht (8) derart, daß ein Teil dieser mit der Oberfläche der leitenden Schicht sich über die Elementtrenn- und -isolierschicht erstreckend verbunden ist, Bilden einer dielektrischen Schicht (9) auf der Oberfläche der ersten Elektrodenschicht (8),
Bilden einer zweiten Elektrodenschicht (10) auf der Oberfläche der dielektrischen Schicht (9).
Bilden einer Elementtrenn- und -isolierschicht (3) in einem vorbestimmten Gebiet auf der Hauptoberfläche eines Silizium substrates (2),
Bilden einer einkristallinen Siliziumschicht (21) auf der Hauptoberfläche des Siliziumsubstrates (2) und einer sich zur einkristallinen Siliziumschicht (21) erstreckenden leitenden Schicht (18) auf der Oberfläche der Elementtrenn- und -isolierschicht (3),
Bilden einer sich in eine vorbestimmte Richtung über der Elementtrenn- und -isolierschicht erstreckenden Bitleitung (14b) durch Mustern der leitenden Schicht (18) ,
Bilden einer Gateisolierschicht (4) und einer Gateelektrode (5) auf der Oberfläche der einkristallinen Siliziumschicht (21),
Implantieren von Störstellen in die einkristalline Silizium schicht (21) unter Nutzung der Gateelektrode als Maske zur Bildung eines Paares von Störstellengebieten (7a, 7b),
Bilden einer ersten Elektrodenschicht (8) derart, daß ein Teil dieser mit der Oberfläche der leitenden Schicht sich über die Elementtrenn- und -isolierschicht erstreckend verbunden ist, Bilden einer dielektrischen Schicht (9) auf der Oberfläche der ersten Elektrodenschicht (8),
Bilden einer zweiten Elektrodenschicht (10) auf der Oberfläche der dielektrischen Schicht (9).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der
Schritt des Bildens der einkristallinen Siliziumschicht (21)
und der leitenden Schicht (18) die Schritte des Bildens einer
amorphen Siliziumschicht über dem Siliziumsubstrat und der
Oberfläche der Elementtrenn- und -isolierschicht und des An
wendens einer Wärmebehandlung auf die amorphe Siliziumschicht
zur Bildung einer einkristallinen Siliziumschicht über der
Oberfläche des Siliziumsubstrates und zur Bildung einer poly
kristallinen Siliziumschicht auf der Oberfläche der Element
trenn- und -isolierschicht zur gleichen Zeit aufweist.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der
Schritt des Bildens der amorphen Schicht die Schritte des
Bildens einer polykristallinen Siliziumschicht über dem Sili
ziumsubstrat und der Oberfläche der Elementtrenn- und -isolier
schicht und des Umwandelns der polykristallinen Siliziumschicht
in den amorphen Zustand durch Implantation von Störstellenionen
in die polykristalline Siliziumschicht aufweist.
11. Verfahren nach einem der Ansprüche 8 bis 10, gekennzeichnet
durch die Schritte:
Bilden eines Zwischenschichtisolierfilmes (19) über der gesamten Oberfläche des Siliziumsubstrates (2),
Bilden eines Öffnungsabschnittes (20), der die Gateelektrode (5) erreicht, im Zwischenschichtisolierfilm (19),
Bilden einer Wortleitung (17b) auf der Oberfläche des Zwischen schichtisolierfilmes (19) und innerhalb des Öffnungsabschnittes (20) nach der Bildung der zweiten Elektrodenschicht (10).
Bilden eines Zwischenschichtisolierfilmes (19) über der gesamten Oberfläche des Siliziumsubstrates (2),
Bilden eines Öffnungsabschnittes (20), der die Gateelektrode (5) erreicht, im Zwischenschichtisolierfilm (19),
Bilden einer Wortleitung (17b) auf der Oberfläche des Zwischen schichtisolierfilmes (19) und innerhalb des Öffnungsabschnittes (20) nach der Bildung der zweiten Elektrodenschicht (10).
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Publications (2)
Publication Number | Publication Date |
---|---|
DE4140173A1 true DE4140173A1 (de) | 1992-06-11 |
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KR (1) | KR950014539B1 (de) |
DE (1) | DE4140173C2 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1132966A2 (de) * | 2000-03-10 | 2001-09-12 | Infineon Technologies AG | Bit- und Wortleitungsanordnung für DRAM-Speicher |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5428235A (en) * | 1991-06-14 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including improved connection structure to FET elements |
JPH0722517A (ja) * | 1993-06-22 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6420764B1 (en) | 1995-02-28 | 2002-07-16 | Stmicroelectronics, Inc. | Field effect transitor having dielectrically isolated sources and drains and methods for making same |
US5773328A (en) * | 1995-02-28 | 1998-06-30 | Sgs-Thomson Microelectronics, Inc. | Method of making a fully-dielectric-isolated fet |
US6198114B1 (en) | 1997-10-28 | 2001-03-06 | Stmicroelectronics, Inc. | Field effect transistor having dielectrically isolated sources and drains and method for making same |
KR101976871B1 (ko) * | 2013-11-26 | 2019-05-09 | 현대자동차주식회사 | 루프 마운팅 냉각 시스템의 냉각수 제어 장치, 방법 및 컴퓨터 판독 가능한 기록 매체 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54159185A (en) * | 1978-06-07 | 1979-12-15 | Fujitsu Ltd | Semiconductor device |
JPS59135B2 (ja) * | 1978-10-31 | 1984-01-05 | 富士通株式会社 | 半導体記憶装置 |
JPS6055637B2 (ja) * | 1983-06-14 | 1985-12-05 | 東洋リノリユ−ム株式会社 | 床材の裏面処理方法 |
JPS6053082A (ja) * | 1983-09-02 | 1985-03-26 | Seiko Epson Corp | 薄膜トランジスタ |
JPS6142949A (ja) * | 1984-08-07 | 1986-03-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS62140455A (ja) * | 1985-12-16 | 1987-06-24 | Hitachi Ltd | 半導体記憶装置 |
US5196910A (en) * | 1987-04-24 | 1993-03-23 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
JPS6344755A (ja) * | 1987-08-10 | 1988-02-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | 半導体集積回路装置 |
JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1990
- 1990-12-06 JP JP02400683A patent/JP3126739B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-26 KR KR1019910012861A patent/KR950014539B1/ko not_active IP Right Cessation
- 1991-11-26 US US07/797,888 patent/US5347151A/en not_active Expired - Lifetime
- 1991-12-05 DE DE4140173A patent/DE4140173C2/de not_active Expired - Fee Related
Non-Patent Citations (2)
Title |
---|
A. Möschwitzer/K. Lunze, Halbleiterelektronik, 7. Aufl., Dr. A. Huthig Verlag Heidelberg, 1987, S. 341, 342 * |
IEEE Transactions on Electron Devices, Vol. 37, Nr. 3, März 1990, S. 737-743 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1132966A2 (de) * | 2000-03-10 | 2001-09-12 | Infineon Technologies AG | Bit- und Wortleitungsanordnung für DRAM-Speicher |
EP1132966A3 (de) * | 2000-03-10 | 2007-10-03 | Infineon Technologies AG | Bit- und Wortleitungsanordnung für DRAM-Speicher |
Also Published As
Publication number | Publication date |
---|---|
KR950014539B1 (ko) | 1995-12-05 |
KR920013728A (ko) | 1992-07-29 |
US5347151A (en) | 1994-09-13 |
DE4140173C2 (de) | 1993-11-11 |
JPH04209569A (ja) | 1992-07-30 |
JP3126739B2 (ja) | 2001-01-22 |
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OP8 | Request for examination as to paragraph 44 patent law | ||
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