JPH02273966A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータ等情報処理機器やＴＶ等民生機
器等に用いることのできる半導体記憶装置およびその製
造方法に関するものである。

（従来の技術） 近年、半導体記憶装置の発展には目ざましいものがあり
、高集積化や高速化により高性能化された半導体記憶装
置が大量に使用されるようになってきた。中でも１トラ
ンジスタと１キヤパシタでメモリセルを構成するダイナ
ミックＲＡＭは、ビット当たりの単価の安さやパッケー
ジの小型化から、大規模な情報シスチムニおいて大量に
使用され、重要な構成デバイスとなっている。

以下、第３図を参照しながら、上述したような従来のダ
イナミックＲＡＭのメモリセルについて説明する。

第３図は、従来のダイナミックＲＡＭのメモリセル部の
断面構造を示すものである。第３図において、１はダイ
ナミックＲＡＭが形成されるシリコン基板、２はシリコ
ン基板１と逆導電形の高濃度拡散層で電荷を蓄積するキ
ャパシタの一方のノードとなる。３はキャパシタの他方
のノードとなる第１のポリシリコン層、４は拡散層２を
酸化して形成された二酸化シリコン膜で、キャパシタの
誘電膜となる。５はキャパシタへの電荷の出入りを制御
するポリシリコン膜からなるポリシリコンゲート層、６
は電荷をキャパシタに書き込んだり読み出したりする金
属層からなるビット線である。

（発明が解決しようとする課題） しかしながら、上記のような構成では、製造工程を終了
したデバイスにおいて、不特定の単独のメモリセルにし
ばしば不良の発生が見られる。その原因を調査すると、
キャパシタの誘電膜として用いている二酸化シリコン膜
が破壊されていた。

これは、製造工程中（例えば、プラズマドライエツチン
グ工程やイオン注入工程）に荷電粒子がポリシリコン層
３に蓄積するため、二酸化シリコン膜４に電流が流れて
、二酸化シリコン膜４を破壊に至らしめることが判明し
た。

本発明は、上記欠点に鑑み、荷電粒子の蓄積が生じても
メモリセルの誘電膜が破壊されることがなく、半導体記
憶装置を製造するにあたって歩留りを大幅に向上するこ
とのできる半導体記憶装置を提供することを目的とする
。

（課題を解決するための手段） 上記課題を解決するために、本発明の半導体記憶装置は
、半導体基板上にメモリセルキャパシタの絶縁膜よりも
薄い絶縁膜が形成され、その上にメモリセルキャパシタ
の上部電極の一部が形成されるように構成される。

また１本発明の半導体記憶装置は、薄い絶縁膜を有する
ＭＯＳキャパシタの半導体基板表面に、前記半導体基板
と逆導電形の拡散層とを設け、絶縁拡散層の電位がメモ
リセルキャパシタ上部電極と同電位であることを特徴と
する。

さらに１本発明の半導体記憶装置の製造方法は。

半導体基板上に前記半導体基板と逆導電形の第１の拡散
層と前記第１の拡散層よりも不純物濃度の低い第２の拡
散層とを形成する工程と、前記第１の拡散層と前記第２
の拡散層とを同時に酸化する工程と、前記酸化工程で形
成される前記２つの拡散層上の酸化膜上にまたがって電
極を形成する工程と、前記第１の拡散層にメモリセルを
形成する工程とを有することを特徴とする。

（作　用） 上記構成によって、製造工程中に上部電極に荷電粒子が
蓄積し、キャパシタの絶縁膜にバイアスが印加された場
合、メモリセルキャパシタの絶縁膜が絶縁破壊を生じる
以前に、より薄い絶縁膜の方が先に絶縁破壊を起こすた
め、メモリセルキャパシタが破壊されることがない、よ
り薄い絶縁膜が破壊した後は、電荷が破壊箇所を通って
半導体基板へ流れるため、電荷が蓄積することがなく。

メモリセルの絶縁膜は最後まで破壊されずに保護される
こととなる。

（実施例） 以下、本発明の一実施例について、第１図および第２図
を参照しながら説明する。

第１図は本発明の実施例における半導体記憶装置のメモ
リセルアレイ端部の構造断面図、第２図は上部より見た
レイアウト図である。第１図および第２図において、１
はｐ形シリコン基板、２は高濃度ｎ膨拡散層、３は第１
のポリシリコン層、４は二酸化シリコン膜、５はポリシ
リコンゲート層、６は金属層で、以上の構成は第３図と
同じものである。７は低濃度ｎ形波散層で、第２図に示
すように、メモリセルアレイの周囲を囲むように形成さ
れている。８は二酸化シリコン膜４よりも膜厚の薄い二
酸化シリコン膜である。

以上のように構成された半導体記憶装置の製造方法につ
いて説明する。まず、周辺回路が０Ｍ０８回路であるの
で、ｐ形シリコン基板１にｎウェルを形成する。この時
、メモリセルアレイの周囲に低濃度ｎ形波散層７（不純
物濃度３　Ｘ　１０１Ｇｃ１０１Ｇを同時形成し、ＬＯ
ＧＯ８分離の後、高濃度ｎ膨拡散層２（不純物濃度２　
ＸＩＯｌｇａｍ−’）を形成し、シリコン表面を熱酸化
して二酸化シリコン膜４および８を形成した。二酸化シ
リコン膜８の厚さは８０人としたが、ｎ膨拡散層２の不
純物濃度が高いため、増速酸化作用を生じ、二酸化シリ
コン膜４の厚さは１００人となった。その後、第１のポ
リシリコン層３でキャパシタの上部電極、ポリシリコン
ゲート層５．金属層６を形成してメモリセルが完成する
。

以上のように製造された半導体記憶装置の二酸化シリコ
ン膜４の絶縁耐圧は通常８ｖであるが。

二酸化シリコン膜８の絶縁耐圧は６ｖ程度であった。従
って、ポリシリコン層３のパターン形成時、もしくはＭ
ＯＳトランジスタの形成時の電荷の蓄積に対してメモリ
セルキャパシタを保護し、単独ビットの不良を大幅に減
少させることができた。

以上のように、本実施例によれば、メモリセルキャパシ
タの上部電極と半導体基板１の間にメモリセルキャパシ
タの絶縁膜である二酸化シリコンＷＡ４よりも薄い二酸
化シリコン膜８を形成することにより、荷電粒子の蓄積
によるメモリセルキャパシタの絶縁破壊を防止すること
ができる。

なお、実施例において、上部電極３には半導体基板１に
対して正のバイアスを印加して使用するので、二酸化シ
リコン膜８が絶縁破壊を生じたとしてもリーク電流が流
れる心配はない、さらに、本実施例のように、メモリセ
ルアレイを囲むように形成しておき、低濃度ｎ膨拡散層
７にキャパシタ上部電極３と同じ電位を与えておけば、
周辺回路で発生した少数キャリアをここで収集し、メモ
リセルに少数キャリアが入り込んで記憶情報を破壊する
という誤動作を防止するという新たな効果を発揮させる
ことができる。

（発明の効果） 以上詳述したように１本発明によれば、メモリセルの周
辺にメモリセルキャパシタの上部電極と半導体基板の間
にメモリセルキャパシタの絶縁膜を有するＭＯＳキャパ
シタを設けることにより、製造工程中におけるメモリセ
ルキャパシタの絶縁破壊を防止することができ、その実
用的効果は大なるものがある。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリセルアレイ端
部の構造断面図、第２図は実施例のレイアウト図、第３
図は従来のメモリセルの構造断面図を示す。 １・・・ｐ形シリコン基板、　２・・・高濃度ｎ形波散
層、　　３・・・ポリシリコン層、　４，８・・・二酸
化シリコン膜、　５・・・ポリシリコンゲート層、　６
・・・金属層、　７・・・低濃度ｎ膨拡散層。 第３図 特許出願人　松下電子工業株式会社

Claims (3)

【特許請求の範囲】
1. （１）メモリセルキャパシタの上部電極の一部と半導体
   基板との間にメモリセルキャパシタの絶縁膜よりも薄い
   絶縁膜を有するＭＯＳキャパシタを有することを特徴と
   する半導体記憶装置。
2. （２）薄い絶縁膜を有するＭＯＳキャパシタの半導体基
   板表面に、前記半導体基板と逆導電形の拡散層とを設け
   、前記拡散層の電位がメモリセルキャパシタ上部電極と
   同電位であることを特徴とする請求項（１）記載の半導
   体記憶装置。
3. （３）半導体基板上に前記半導体基板と逆導電形の第１
   の拡散層と前記第１の拡散層よりも不純物濃度の低い第
   ２の拡散層とを形成する工程と、前記第１の拡散層と前
   記第２の拡散層とを同時に酸化する工程と、前記酸化工
   程で形成される前記２つの拡散層上の酸化膜上にまたが
   って電極を形成する工程と、前記第１の拡散層にメモリ
   セルを形成する工程とを有することを特徴とする半導体
   記憶装置の製造方法。