JPS60258950A - ダイナミツク型メモリセルの製造方法 - Google Patents
ダイナミツク型メモリセルの製造方法Info
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- JPS60258950A JPS60258950A JP59114912A JP11491284A JPS60258950A JP S60258950 A JPS60258950 A JP S60258950A JP 59114912 A JP59114912 A JP 59114912A JP 11491284 A JP11491284 A JP 11491284A JP S60258950 A JPS60258950 A JP S60258950A
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- film
- semiconductor layer
- memory cell
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置としてのダイナミック型メモリ
セルの製造方法に関する。
セルの製造方法に関する。
近年、半導体記憶装置の進歩はとどまるところを知らな
い。特にダイナミックＲＡＭは、そのメモリセルの形式
から最も高集積化が進んでおシ、すでに２５６にビット
級のものが実用に供されている。また研究段階において
はＩＭビット級のものができている昨今である。
い。特にダイナミックＲＡＭは、そのメモリセルの形式
から最も高集積化が進んでおシ、すでに２５６にビット
級のものが実用に供されている。また研究段階において
はＩＭビット級のものができている昨今である。
１９８４年のｌ５ＳＣＣでは、基板内に深く堀った穴の
中にメモリセルキャパシタをつくシ込んだ構造のメモリ
セル（Ｃｏｒｒｕｇａｔｅｄ ＣａｐａｃｉｔｏｒＣｅ
ｌｌでＣＣＣセルといろ）を用いた１Ｍビットダイナし
ツクＲＡＭが発表された。この型のメモリセルの場合、
穴の深さを調整することで、原理的には蓄積容量を、メ
モリセルサイズに影響されることなしに大きくできる。
中にメモリセルキャパシタをつくシ込んだ構造のメモリ
セル（Ｃｏｒｒｕｇａｔｅｄ ＣａｐａｃｉｔｏｒＣｅ
ｌｌでＣＣＣセルといろ）を用いた１Ｍビットダイナし
ツクＲＡＭが発表された。この型のメモリセルの場合、
穴の深さを調整することで、原理的には蓄積容量を、メ
モリセルサイズに影響されることなしに大きくできる。
こうした場合さらに高密度化をはかろうとすると、素子
間分離用フィールド酸化膜の幅やアルミニウム、ポリシ
リコンの配線幅や間隔をつめる必要がある。
間分離用フィールド酸化膜の幅やアルミニウム、ポリシ
リコンの配線幅や間隔をつめる必要がある。
これらの要素の最小寸法は、おおよそＬＳＩを製造する
場合のマスクアライナの解像度によって決まる。
場合のマスクアライナの解像度によって決まる。
第６図には前述のＣＣＣセルの断面図を、第７図には更
に高集積化した場合の問題点が明白になるように書いで
ある。即ちキャパシタをつくっている穴と穴の間隔が狭
くなってきた場合について記しである。図中１はＰ型基
板、２．７２２はＮ＋層、３１は素子間分離用フィール
ド酸化膜、３、はキャｉ４夕用酸化膜、４はダート酸化
膜、５は第１ポリシリコン層、６は第２ポリシリコン層
、１０は酸化膜、７はビット線（アルミニウム）、８１
，８□は穴、９は反転防止用Ｐ層、Ｃはキャ″シタ形成
領域Ｎ ＴＲはトランジスタ形成領域である。
に高集積化した場合の問題点が明白になるように書いで
ある。即ちキャパシタをつくっている穴と穴の間隔が狭
くなってきた場合について記しである。図中１はＰ型基
板、２．７２２はＮ＋層、３１は素子間分離用フィール
ド酸化膜、３、はキャｉ４夕用酸化膜、４はダート酸化
膜、５は第１ポリシリコン層、６は第２ポリシリコン層
、１０は酸化膜、７はビット線（アルミニウム）、８１
，８□は穴、９は反転防止用Ｐ層、Ｃはキャ″シタ形成
領域Ｎ ＴＲはトランジスタ形成領域である。
このものは、第１にそれぞれのキャパシタ間を分離する
フィールド酸化膜３．の幅によって穴８、と穴８□の間
隔が決定されるようにしたい。
フィールド酸化膜３．の幅によって穴８、と穴８□の間
隔が決定されるようにしたい。
この場合穴はフィールド酸化−膜３□に対して自己整合
になるように開口される必要があシ、第７図から分るよ
うに酸化膜３１付近でＮ＋層２１１が非常に薄くなる。
になるように開口される必要があシ、第７図から分るよ
うに酸化膜３１付近でＮ＋層２１１が非常に薄くなる。
またＲＩＥ （イオン反応型エツチング装置）などを利
用して開口すると、上記Ｎ＋層２．にダメージが入った
シ、この部分にオーバーハング（逆段差）が生じたりし
て、キャパシタＣを形成した場合リーク電流が多くなり
、記憶特性を劣化させる。第２にキヤＡ’シタ側面間の
距離が縮むと、セルとセルとの間でのリークが問題とな
る。特に素子間分離用フィールド酸化膜３ｍ下で、キャ
パシタの空乏層が伸びて互いのセル間で接続するような
ととが起シやすくなる（パンチスルー）。こうした場合
にはセル間の干渉が生じ、記憶データの破壊をもたらす
ことになる。
用して開口すると、上記Ｎ＋層２．にダメージが入った
シ、この部分にオーバーハング（逆段差）が生じたりし
て、キャパシタＣを形成した場合リーク電流が多くなり
、記憶特性を劣化させる。第２にキヤＡ’シタ側面間の
距離が縮むと、セルとセルとの間でのリークが問題とな
る。特に素子間分離用フィールド酸化膜３ｍ下で、キャ
パシタの空乏層が伸びて互いのセル間で接続するような
ととが起シやすくなる（パンチスルー）。こうした場合
にはセル間の干渉が生じ、記憶データの破壊をもたらす
ことになる。
本発明は上記実情に鑑みてなされたもので、従来の素子
間分離用フィールド酸化膜備縁膜）を取シ去った構造と
することによシ、キャパシタ用の穴と穴との間隔をマス
クアライナの解像度限界にまで近接できるようにし、以
って高集積化に適するダイナミック型メモリセルの製造
方法を提供しようとするものである。
間分離用フィールド酸化膜備縁膜）を取シ去った構造と
することによシ、キャパシタ用の穴と穴との間隔をマス
クアライナの解像度限界にまで近接できるようにし、以
って高集積化に適するダイナミック型メモリセルの製造
方法を提供しようとするものである。
本発明は、従来の素子間分離用フィールド酸化膜に代っ
て、キャパシタの穴の深さより深く形成された高不純物
濃度層と、その上にあって静電遮蔽する導電体層とによ
って素子間分離をした。またこの導電体層をキャパシタ
の一方の電極とし、高集積化したダイナミック型メモリ
セルの製造方法を提案している。
て、キャパシタの穴の深さより深く形成された高不純物
濃度層と、その上にあって静電遮蔽する導電体層とによ
って素子間分離をした。またこの導電体層をキャパシタ
の一方の電極とし、高集積化したダイナミック型メモリ
セルの製造方法を提案している。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例のパターン平面図、第２図は第１図の■−
■線に沿う断面図である。
図は同実施例のパターン平面図、第２図は第１図の■−
■線に沿う断面図である。
５−
この図は第６図のものに対応するので、対応個所には同
一符号を用いる。第１図の平面図中には略４ビット分の
メモリセルが示されているが、第２図には代表的な１ビ
ツトについて、そのトランジスタ部ＴＲとキャパシタ部
Ｃとを示した。
一符号を用いる。第１図の平面図中には略４ビット分の
メモリセルが示されているが、第２図には代表的な１ビ
ツトについて、そのトランジスタ部ＴＲとキャパシタ部
Ｃとを示した。
また語選択線（ＷＬ線）及び読み出し／書き込み線（Ｂ
ＩＴ線）を示した。ＷＬ線は第２層目のポリシリコンで
つくられており、ＢＩＴ線はアルミニウムでつくられて
いる。本実施例はメモリセルアレイの構成として、折シ
たたみ式ビット線方式を用いているが、本発明はこれに
限定されるものではなく、オープンＢＩＴ線方式に有効
であることは明白である。
ＩＴ線）を示した。ＷＬ線は第２層目のポリシリコンで
つくられており、ＢＩＴ線はアルミニウムでつくられて
いる。本実施例はメモリセルアレイの構成として、折シ
たたみ式ビット線方式を用いているが、本発明はこれに
限定されるものではなく、オープンＢＩＴ線方式に有効
であることは明白である。
第２図の構成は、Ｐ″″基板１１上に深く形成された１
層（ホルンの高濃度層Ｉ Ｘ １０”ａｎ３） １．中
に穴８１．８．を穿ち、この穴の周囲にＮ＋層２゜を形
成し、ＭＯＳキャ・々シタのしきい値電圧を負になるよ
うにしである。またここに同時にｐ＋ −Ｎ＋接合の容
量をも形成している。キャパシタＣの一方の電極は第１
ポリシリコン層５にて形成し、６− 他方の電極となるＮ＋層２．との間には１００Ｘ程度の
薄い絶縁膜３□がある。第１ポリシリコン層５は延在し
て、適当な個所で接地電位に接続される。この第１ポリ
シリコン層５は、キャパシタＣのダート電極となると同
時にトランジスタ部ＴＲやコンタクト部２ノでは剥離さ
れていて、隣シ合った素子間の静電遮蔽板としても作用
する。第２ポリシリコン層６は長く延在してＷＬ線とな
り、メモリセルのスイッチングトランジスタＴＲを形成
している。ビット線７とメモリセルの接続部には、２ビ
ツトに対して１個の割でコンタクト部２ノが形成されて
いる。トラン・ゾスタ形成部には、Ｐ型の不純物濃度を
低下したＰ一層１３が形成しである。
層（ホルンの高濃度層Ｉ Ｘ １０”ａｎ３） １．中
に穴８１．８．を穿ち、この穴の周囲にＮ＋層２゜を形
成し、ＭＯＳキャ・々シタのしきい値電圧を負になるよ
うにしである。またここに同時にｐ＋ −Ｎ＋接合の容
量をも形成している。キャパシタＣの一方の電極は第１
ポリシリコン層５にて形成し、６− 他方の電極となるＮ＋層２．との間には１００Ｘ程度の
薄い絶縁膜３□がある。第１ポリシリコン層５は延在し
て、適当な個所で接地電位に接続される。この第１ポリ
シリコン層５は、キャパシタＣのダート電極となると同
時にトランジスタ部ＴＲやコンタクト部２ノでは剥離さ
れていて、隣シ合った素子間の静電遮蔽板としても作用
する。第２ポリシリコン層６は長く延在してＷＬ線とな
り、メモリセルのスイッチングトランジスタＴＲを形成
している。ビット線７とメモリセルの接続部には、２ビ
ツトに対して１個の割でコンタクト部２ノが形成されて
いる。トラン・ゾスタ形成部には、Ｐ型の不純物濃度を
低下したＰ一層１３が形成しである。
次に第３図によシ上記構成の製造方法を説明する。まず
第３図（、）に示される如くＰ型基板１１上にＰ＋層１
．を設ける。次に第３図（ｂ）に示される； 、。３．
・１□ｔ ｌ Ｋ Ｓ ＩＮ ＰＡ ３□□ゆ、ヤ、２
，７タ用穴を穿つための写真蝕刻を行ない、ＲＩＥにて
穴８１．８！を穿つ。次に全面に、Ａｓドーグしたポリ
シリコン層３２をデポジションによシ設け、この４６９
７９３７層３２を加熱して穴８１゜８２０周囲にＮ＋層
２□を設ける。次に第３図（ｃ）に示す如＜ ＳＩＮ膜
３１、ポリシリコン層３２を全面剥離した後、トランジ
スタとの境界領域の接続のために選択的にＡ８をイオン
注入するととによシ、Ｎ＋層２□をＰ＋層１□上にのば
す。その後キャパシタの絶縁物となる１００ＸはどのＳ
１０゜膜３□を熱酸化によシ形成し、全面に第１ポリシ
リコン層５をデポジションにより形成する。この第１ポ
リシリコン層５を選択的に除去してキャパシタ及び素子
間分離用の静電遮蔽板とする。
第３図（、）に示される如くＰ型基板１１上にＰ＋層１
．を設ける。次に第３図（ｂ）に示される； 、。３．
・１□ｔ ｌ Ｋ Ｓ ＩＮ ＰＡ ３□□ゆ、ヤ、２
，７タ用穴を穿つための写真蝕刻を行ない、ＲＩＥにて
穴８１．８！を穿つ。次に全面に、Ａｓドーグしたポリ
シリコン層３２をデポジションによシ設け、この４６９
７９３７層３２を加熱して穴８１゜８２０周囲にＮ＋層
２□を設ける。次に第３図（ｃ）に示す如＜ ＳＩＮ膜
３１、ポリシリコン層３２を全面剥離した後、トランジ
スタとの境界領域の接続のために選択的にＡ８をイオン
注入するととによシ、Ｎ＋層２□をＰ＋層１□上にのば
す。その後キャパシタの絶縁物となる１００ＸはどのＳ
１０゜膜３□を熱酸化によシ形成し、全面に第１ポリシ
リコン層５をデポジションにより形成する。この第１ポ
リシリコン層５を選択的に除去してキャパシタ及び素子
間分離用の静電遮蔽板とする。
この遮蔽板のない部分に、第３図（Ｃ）に示される如く
該遮蔽用第１ポリシリコン層５をマスクとしてＮ型の不
純物であるＡＩ！またはＰをイオン注入技術によシ深く
打つ。その深さは略０．８〜１μである。こうしてこの
領域のＰ＋をＮ型の不純物で補償してＰ−″層１３を形
成する。次に第３図（ｄ）に示される如くＰ一層１３、
第１ポリシリコン層５上を酸化し、この工程で形成され
た酸化物をダート酸化膜４とする。その上に更に第２ポ
リシリコン層６をデポジションにより形成し、トランジ
スタが形成されるように写真蝕刻を行ない、ンース、ド
レイン拡散２１を行なう。次に第３図（、）に示される
如く厚いＳ ｉｏ２膜１０を、全面にデポジションによ
シ形成し、コンタクト２１を開口し、アルミニウム配線
７を形成し、最後に保護用のＰＳＧ膜３３をデポジショ
ンにより形成して完成するものである。
該遮蔽用第１ポリシリコン層５をマスクとしてＮ型の不
純物であるＡＩ！またはＰをイオン注入技術によシ深く
打つ。その深さは略０．８〜１μである。こうしてこの
領域のＰ＋をＮ型の不純物で補償してＰ−″層１３を形
成する。次に第３図（ｄ）に示される如くＰ一層１３、
第１ポリシリコン層５上を酸化し、この工程で形成され
た酸化物をダート酸化膜４とする。その上に更に第２ポ
リシリコン層６をデポジションにより形成し、トランジ
スタが形成されるように写真蝕刻を行ない、ンース、ド
レイン拡散２１を行なう。次に第３図（、）に示される
如く厚いＳ ｉｏ２膜１０を、全面にデポジションによ
シ形成し、コンタクト２１を開口し、アルミニウム配線
７を形成し、最後に保護用のＰＳＧ膜３３をデポジショ
ンにより形成して完成するものである。
上記のものにあっては次のような利点が具備される。第
１に、すでに述べたように第６図のような素子間分離用
フィールド酸化膜３１を必要としないで素子間分離がで
きるため、工程が簡単になる。一般に幅が狭く厚い酸化
膜を形成する技術は非常に複雑で、工程も長くなる。第
２に、上記厚い酸化膜３１を必要としないから、穴８□
、８．の部分でオーパーツ・ングが生じない。
１に、すでに述べたように第６図のような素子間分離用
フィールド酸化膜３１を必要としないで素子間分離がで
きるため、工程が簡単になる。一般に幅が狭く厚い酸化
膜を形成する技術は非常に複雑で、工程も長くなる。第
２に、上記厚い酸化膜３１を必要としないから、穴８□
、８．の部分でオーパーツ・ングが生じない。
このためデータ保持特性の良いメモリセルが得られる。
第３に、素子間の間隔をマスクアライナの解像度の限界
寸法でつくることができる。
寸法でつくることができる。
９−
これによシ、従来よシ高密度化したダイナミックメモリ
がつくれる。即ち同一チップサイズでより大容量のメモ
リがつくれる。これにより記憶コストの低減化をはかる
ことができる。第４に、メモリセルをＰ＋層１２内につ
くシ込むことになるので、メモリの信頼性面で特性を向
上させ得る。つまりシリコン基板内には、非常に僅かで
はあるが結晶の乱れが存在する。この部分は通常少数キ
ャリアの発生源となる。少数キャリアは基板内を移動し
てメモリセルに捕獲され、セル内のホールと再結合する
。同様のことは、パッケージその他に含まれる高エネル
ギ粒子による少数キャリアの場合にも起る。前者は保持
特性のハードエラーとなり、後者は一過性の不良（ソフ
トエラー）となる。これらの少数キャリアに対しては、
ホールとの再結合する確率を高くすることがエラー防止
上有効である。本発明ではメモリセルをＰ＋層１２に形
成しているので、これらの不良に対する耐性が大幅に向
上できる。第５に、穴８．と穴８．との間にＰ＋層１２
１０− の一部が存在するので、従来のように空乏層が伸びず、
従ってセル間でのデータの干渉（パンチスルー）が起る
ことはない。逆にメモリセル基板側に空乏層が伸びない
ので、この部分のＰＮ接合容量が大きくなり、結果的に
蓄積容量を大きくすることができる。第６に、本発明の
メモリセルでは、第１ポリシリコン層５の開口部を通し
て自己整合的にＰ＋層１．にカウンタドープシ、トラン
ジスタ部、コンタクト部をＰ−に戻すようにしている。
がつくれる。即ち同一チップサイズでより大容量のメモ
リがつくれる。これにより記憶コストの低減化をはかる
ことができる。第４に、メモリセルをＰ＋層１２内につ
くシ込むことになるので、メモリの信頼性面で特性を向
上させ得る。つまりシリコン基板内には、非常に僅かで
はあるが結晶の乱れが存在する。この部分は通常少数キ
ャリアの発生源となる。少数キャリアは基板内を移動し
てメモリセルに捕獲され、セル内のホールと再結合する
。同様のことは、パッケージその他に含まれる高エネル
ギ粒子による少数キャリアの場合にも起る。前者は保持
特性のハードエラーとなり、後者は一過性の不良（ソフ
トエラー）となる。これらの少数キャリアに対しては、
ホールとの再結合する確率を高くすることがエラー防止
上有効である。本発明ではメモリセルをＰ＋層１２に形
成しているので、これらの不良に対する耐性が大幅に向
上できる。第５に、穴８．と穴８．との間にＰ＋層１２
１０− の一部が存在するので、従来のように空乏層が伸びず、
従ってセル間でのデータの干渉（パンチスルー）が起る
ことはない。逆にメモリセル基板側に空乏層が伸びない
ので、この部分のＰＮ接合容量が大きくなり、結果的に
蓄積容量を大きくすることができる。第６に、本発明の
メモリセルでは、第１ポリシリコン層５の開口部を通し
て自己整合的にＰ＋層１．にカウンタドープシ、トラン
ジスタ部、コンタクト部をＰ−に戻すようにしている。
これによシ、スイッチングトランジスタのしきい値電圧
が高くなシ過ぎるのを防止できるし、またコンタクト部
２１におけるＰＮ接合容量を少なくすることができる。
が高くなシ過ぎるのを防止できるし、またコンタクト部
２１におけるＰＮ接合容量を少なくすることができる。
これはビット線の容量を大幅に減少できる。即ちＰ”−
Ｎ＋接合容量に比べてこの部分の容量を１／１ｏ程度に
することが可能である。これは全ビット線の充放電によ
って消費される電力を少なくすることを可能ならしめ、
低消費電力化に寄与するものである。
Ｎ＋接合容量に比べてこの部分の容量を１／１ｏ程度に
することが可能である。これは全ビット線の充放電によ
って消費される電力を少なくすることを可能ならしめ、
低消費電力化に寄与するものである。
なお本発明は実施例のみに限られず、種々の応用が可能
である。例えば実施例においてはキャパシタの絶縁物と
して５１０２膜３□を用いているが、ＳＩＮやＳＩＮと
５ＩＯ２との積層構造をもつものを用いてもよい。また
実施例ではキャパシタの第１ポリシリコン層５は穴を完
全に埋めてはいないが、第４図に示される如く第１ポリ
シリコン層５で穴を完全に埋めるようにしてもよい。
である。例えば実施例においてはキャパシタの絶縁物と
して５１０２膜３□を用いているが、ＳＩＮやＳＩＮと
５ＩＯ２との積層構造をもつものを用いてもよい。また
実施例ではキャパシタの第１ポリシリコン層５は穴を完
全に埋めてはいないが、第４図に示される如く第１ポリ
シリコン層５で穴を完全に埋めるようにしてもよい。
また本発明は第５図に示される如く、第２図のキャパシ
タＣとスイッチングトランジスタＴＲとの間のＮ＋層２
１を取シ除き、第１ポリシリコン層５の上に絶縁物１０
．を介して第２ポリシリコン層６がのり上がった構成と
してもよい。この場合トランジスタのチャネル長はマス
ク合わせにより変化するが、マスク合わせ精度が改善さ
れれば更に高集積化できる。
タＣとスイッチングトランジスタＴＲとの間のＮ＋層２
１を取シ除き、第１ポリシリコン層５の上に絶縁物１０
．を介して第２ポリシリコン層６がのり上がった構成と
してもよい。この場合トランジスタのチャネル長はマス
ク合わせにより変化するが、マスク合わせ精度が改善さ
れれば更に高集積化できる。
以上説明した如く本発明によれば、従来の素子間分離用
酸化膜を取シ去った構造としたので、キャノ４シタ用穴
と穴との間隔をマスクアライナの解像度の限界にまで近
接でき、以って高集積化に適したものであシながら特性
に優れたダイナミック型のメモリセルが実現できるもの
である。
酸化膜を取シ去った構造としたので、キャノ４シタ用穴
と穴との間隔をマスクアライナの解像度の限界にまで近
接でき、以って高集積化に適したものであシながら特性
に優れたダイナミック型のメモリセルが実現できるもの
である。
第１図は本発明の一実施例を示すノ卆ターン平面図、第
２図は第】図の■−■線に沿う断面図、第３図は同実施
例の構成を得る工程を示す工程説明図、第４図、第５図
は本発明の他の実施例を説明するだめの断面図、第６図
、第７図は従来のメモリセルを説明するための断面図で
ある。 １□・・・Ｐ−型基板、１．・・・Ｐ＋層、１．・・・
Ｐ一層、２１．２□・・・Ｎ＋層、３！・・・酸化膜、
４・・・ダート酸化膜、５・・・第１ポリシリコン層、
６・・・第２ポリシリコン層（ゲート電極）、７・・・
ビット線、８１．８□・・・穴、２１・・・コンタクト
、Ｃ・・・キャパシタ形成領域、ＴＲ・・・トランジス
タ形成領域。 出願人代理人 弁理士 鈴 江 武 彦１３− 第４図 第５図 第６図 第７図
２図は第】図の■−■線に沿う断面図、第３図は同実施
例の構成を得る工程を示す工程説明図、第４図、第５図
は本発明の他の実施例を説明するだめの断面図、第６図
、第７図は従来のメモリセルを説明するための断面図で
ある。 １□・・・Ｐ−型基板、１．・・・Ｐ＋層、１．・・・
Ｐ一層、２１．２□・・・Ｎ＋層、３！・・・酸化膜、
４・・・ダート酸化膜、５・・・第１ポリシリコン層、
６・・・第２ポリシリコン層（ゲート電極）、７・・・
ビット線、８１．８□・・・穴、２１・・・コンタクト
、Ｃ・・・キャパシタ形成領域、ＴＲ・・・トランジス
タ形成領域。 出願人代理人 弁理士 鈴 江 武 彦１３− 第４図 第５図 第６図 第７図
Claims (1)
- １個のＭＯＳキャパシタと１個のＭＯＳ ）う／ジスタ
とで１ビツトを形成するダイナミックメモリセルの製造
に際し、前記ＭＯＳキャパシタの製造には、第１導電型
半導体基板上に該基板よシ第１導電型不純物を高濃度に
含む第１の半導体層を形成する工程と、前記第１の半導
体層に穴をつくる工程と、前記穴の周囲に紋穴をつくる
時に用いたマスクを用いて第２導電型の第２の半導体層
を形成する工程と、前記穴及びその周辺に絶縁膜を形成
しその絶縁膜の上面にキャパシタ電極を形成する工程と
を有し、前記ＭＯ８）ランジスタの製造には、前記キャ
ノＪ？シタ電極をマスクとして前記第１の半導体層に第
２導電型不純物をドープして前記第１の半導体層の一部
を補償的に低濃度化した第１導電型の第３の半導体層を
形成する工程と、前記第３の半導体層に前記ＭＯ８）ラ
ンジスタとデータ線のコンタクト部を設ける工程とを有
したことを特徴とするダイナミック型メモリセルの製造
方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114912A JPH0665227B2 (ja) | 1984-06-05 | 1984-06-05 | ダイナミツク型メモリセルの製造方法 |
| KR1019850003335A KR900000170B1 (ko) | 1984-06-05 | 1985-05-15 | 다이내믹형 메모리셀과 그 제조방법 |
| EP85106755A EP0169346B1 (en) | 1984-06-05 | 1985-05-31 | Dynamic memory cell and method for manufacturing the same |
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Family Applications (1)
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| JP59114912A Expired - Lifetime JPH0665227B2 (ja) | 1984-06-05 | 1984-06-05 | ダイナミツク型メモリセルの製造方法 |
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-
1984
- 1984-06-05 JP JP59114912A patent/JPH0665227B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0665227B2 (ja) | 1994-08-22 |
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