JP2002324851A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Abstract
(57)【要約】
【課題】ＭＩＭ構造のキャパシタを有する半導体装置の
製造工程において、帯電による上記キャパシタの容量絶
縁膜の帯電破壊を簡便な手法で防止する。 【解決手段】素子活性領域１が形成され一対のメモリセ
ルが形成され、メモリセルのワード線２，２ａ，２ｂ…
が配設され、メモリセルのキャパシタ部に容量用コンタ
クト孔３，３ａがそれぞれ形成されコンタクトプラグが
充填されている。容量用コンタクト孔３，３ａ上であっ
て層間絶縁膜に容量用溝４，４ａが形成されその溝内面
に下部電極が形成されている。また、帯電保護用コンタ
クト孔５が形成され、帯電保護用コンタクト孔５上であ
って層間絶縁膜に帯電保護用溝６が形成され、セルプレ
ート電極７が上記メモリセル部領域の全面および帯電保
護キャパシタ部を被覆するように形成されている。
製造工程において、帯電による上記キャパシタの容量絶
縁膜の帯電破壊を簡便な手法で防止する。 【解決手段】素子活性領域１が形成され一対のメモリセ
ルが形成され、メモリセルのワード線２，２ａ，２ｂ…
が配設され、メモリセルのキャパシタ部に容量用コンタ
クト孔３，３ａがそれぞれ形成されコンタクトプラグが
充填されている。容量用コンタクト孔３，３ａ上であっ
て層間絶縁膜に容量用溝４，４ａが形成されその溝内面
に下部電極が形成されている。また、帯電保護用コンタ
クト孔５が形成され、帯電保護用コンタクト孔５上であ
って層間絶縁膜に帯電保護用溝６が形成され、セルプレ
ート電極７が上記メモリセル部領域の全面および帯電保
護キャパシタ部を被覆するように形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体装置の製造工程での容量
部の帯電破壊を防止する構造とその形成方法に関する。
の製造方法に関し、特に半導体装置の製造工程での容量
部の帯電破壊を防止する構造とその形成方法に関する。
【０００２】
【従来の技術】半導体デバイスの中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。このようなメモ
リーデバイスであるＤＲＡＭのメモリセルは、１個のト
ランスファトランジスタと、１個のキャパシタとからな
るものが構造的に簡単であり、半導体装置の高集積化に
最も適するものとして広く用いられている。
入出力が可能なものにＤＲＡＭがある。このようなメモ
リーデバイスであるＤＲＡＭのメモリセルは、１個のト
ランスファトランジスタと、１個のキャパシタとからな
るものが構造的に簡単であり、半導体装置の高集積化に
最も適するものとして広く用いられている。
【０００３】また、最近の半導体デバイスではシステム
ＬＳＩが重要になってきている。このような半導体装置
では、ロジック回路とメモリー回路とが半導体チップに
搭載されたロジック混載メモリーデバイス、ロジック回
路とアナログ回路混載のアナログ混載ロジックデバイス
等、種々の混載デバイスが開発検討されている。このよ
うな混載デバイスにおいても、メモリセル部は上述した
ように、１個のトランスファトランジスタと１個のキャ
パシタとから構成される。
ＬＳＩが重要になってきている。このような半導体装置
では、ロジック回路とメモリー回路とが半導体チップに
搭載されたロジック混載メモリーデバイス、ロジック回
路とアナログ回路混載のアナログ混載ロジックデバイス
等、種々の混載デバイスが開発検討されている。このよ
うな混載デバイスにおいても、メモリセル部は上述した
ように、１個のトランスファトランジスタと１個のキャ
パシタとから構成される。
【０００４】上述したメモリセル部のキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。すなわち、半導体素
子の微細化及び高密度化に伴いキャパシタの占有面積の
縮小化が必須となっている。しかし、半導体デバイスの
メモリー部の安定動作及び信頼性確保のためには、一定
以上の容量値が必要とされる。そこで、キャパシタの電
極を平面構造から３次元構造に変えて、縮小した占有面
積の中で下部電極（情報蓄積電極）の表面積を拡大する
ことが必要となる。
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。すなわち、半導体素
子の微細化及び高密度化に伴いキャパシタの占有面積の
縮小化が必須となっている。しかし、半導体デバイスの
メモリー部の安定動作及び信頼性確保のためには、一定
以上の容量値が必要とされる。そこで、キャパシタの電
極を平面構造から３次元構造に変えて、縮小した占有面
積の中で下部電極（情報蓄積電極）の表面積を拡大する
ことが必要となる。
【０００５】このメモリセル部の３次元構造のキャパシ
タにはスタック構造のものとトレンチ構造のものとがあ
る。これらの構造にはそれぞれ一長一短があるが、スタ
ック構造のものはアルファー線の入射あるいは回路等か
らのノイズに対する耐性が高く、比較的に容量値の小さ
い場合でも安定動作する。このために、半導体素子の設
計基準が０．１０μｍ程度となる半導体デバイスにおい
ても、スタック構造のキャパシタは有効であると考えら
れている。
タにはスタック構造のものとトレンチ構造のものとがあ
る。これらの構造にはそれぞれ一長一短があるが、スタ
ック構造のものはアルファー線の入射あるいは回路等か
らのノイズに対する耐性が高く、比較的に容量値の小さ
い場合でも安定動作する。このために、半導体素子の設
計基準が０．１０μｍ程度となる半導体デバイスにおい
ても、スタック構造のキャパシタは有効であると考えら
れている。
【０００６】そして、最近では、このスタック構造のキ
ャパシタ（以下、スタック型キャパシタと呼称する）の
場合、微少な面積領域に所定の容量値を確保するために
非常に高い誘電率を有する誘電体膜（容量絶縁膜）が必
要になってきている。そこで、このような高誘電率膜と
して、五酸化タンタル（Ｔａ2 Ｏ5 ）膜、ＳｒＴｉＯ 3
（以下、ＳＴＯ膜という）、（Ｂａ，Ｓｒ）ＴｉＯ3
（以下、ＢＳＴ膜という）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3
（以下、ＰＺＴ膜という）などの絶縁材料が精力的に検
討されている。更には、スタック型キャパシタの下部電
極として新しい導電体材料が必要になってきている。こ
れは、上記のような高誘電率の絶縁材料と下部電極との
適切な組み合わせを通して、キャパシタの高い信頼性を
確保するためである。
ャパシタ（以下、スタック型キャパシタと呼称する）の
場合、微少な面積領域に所定の容量値を確保するために
非常に高い誘電率を有する誘電体膜（容量絶縁膜）が必
要になってきている。そこで、このような高誘電率膜と
して、五酸化タンタル（Ｔａ2 Ｏ5 ）膜、ＳｒＴｉＯ 3
（以下、ＳＴＯ膜という）、（Ｂａ，Ｓｒ）ＴｉＯ3
（以下、ＢＳＴ膜という）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3
（以下、ＰＺＴ膜という）などの絶縁材料が精力的に検
討されている。更には、スタック型キャパシタの下部電
極として新しい導電体材料が必要になってきている。こ
れは、上記のような高誘電率の絶縁材料と下部電極との
適切な組み合わせを通して、キャパシタの高い信頼性を
確保するためである。
【０００７】以下、図８と図９とを参照して従来の高誘
電率膜で構成されるスタック型キャパシタを有するメモ
リセルの構造とその製造工程について説明する。ここ
で、図８はメモリセル端部の平面図である。そして、図
９は、図８に記したＣ−Ｄで切断したところの断面図で
ある。なお、図８では、課題を明確にするためにメモリ
セル部のセルプレート電極に斜線を施している。また、
図面を簡明にするために、必要な構成物を図示し一部の
記載を省略している。
電率膜で構成されるスタック型キャパシタを有するメモ
リセルの構造とその製造工程について説明する。ここ
で、図８はメモリセル端部の平面図である。そして、図
９は、図８に記したＣ−Ｄで切断したところの断面図で
ある。なお、図８では、課題を明確にするためにメモリ
セル部のセルプレート電極に斜線を施している。また、
図面を簡明にするために、必要な構成物を図示し一部の
記載を省略している。
【０００８】図８に示すように、トレンチ素子分離領域
でその周りが囲われた素子活性領域１０１が形成されて
いる。この素子活性領域１０１には２つのメモリセルが
形成される。そして、メモリセルのワード線１０２，１
０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１
０２ｆ，１０２ｇ等が配設されている。更に、メモリセ
ルのキャパシタ部に容量用コンタクト孔１０３，１０３
ａ…がそれぞれ形成され、容量用コンタクト孔１０３，
１０３ａ上であって後述する層間絶縁膜に、容量用溝１
０４，１０４ａ…がそれぞれのメモリセル部に形成され
ている。そして、このメモリセル領域の全面を被覆する
ようにセルプレート電極１１６が形成されるようにな
る。
でその周りが囲われた素子活性領域１０１が形成されて
いる。この素子活性領域１０１には２つのメモリセルが
形成される。そして、メモリセルのワード線１０２，１
０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１
０２ｆ，１０２ｇ等が配設されている。更に、メモリセ
ルのキャパシタ部に容量用コンタクト孔１０３，１０３
ａ…がそれぞれ形成され、容量用コンタクト孔１０３，
１０３ａ上であって後述する層間絶縁膜に、容量用溝１
０４，１０４ａ…がそれぞれのメモリセル部に形成され
ている。そして、このメモリセル領域の全面を被覆する
ようにセルプレート電極１１６が形成されるようにな
る。
【０００９】次に、図９に基づいて上記メモリセルの製
造について概説する。図９（ａ）に示すように、例え
ば、Ｐ導電型のシリコン基板１０５上に選択的にトレン
チ素子分離領域１０６，１０６ａを形成し、上述した素
子活性領域１０１を形成する。そして、メモリセルのト
ランスファゲートトランジスタになるゲート絶縁膜を介
してシリコン基板１０５上と、トレンチ素子分離領域１
０６，１０６ａ上に、それぞれワード線１０２，１０２
ａ、ワード線１０２ｂ，１０２ｃ，１０２ｄを形成す
る。更に、これらのワード線およびトレンチ素子分離領
域に自己整合的に拡散層を形成し、ビット線用拡散層１
０７、容量用拡散層１０８，１０８ａを形成する。
造について概説する。図９（ａ）に示すように、例え
ば、Ｐ導電型のシリコン基板１０５上に選択的にトレン
チ素子分離領域１０６，１０６ａを形成し、上述した素
子活性領域１０１を形成する。そして、メモリセルのト
ランスファゲートトランジスタになるゲート絶縁膜を介
してシリコン基板１０５上と、トレンチ素子分離領域１
０６，１０６ａ上に、それぞれワード線１０２，１０２
ａ、ワード線１０２ｂ，１０２ｃ，１０２ｄを形成す
る。更に、これらのワード線およびトレンチ素子分離領
域に自己整合的に拡散層を形成し、ビット線用拡散層１
０７、容量用拡散層１０８，１０８ａを形成する。
【００１０】次に、全面に表面を平坦化した第１層間絶
縁膜１０９を形成する。そして、この第１層間絶縁膜１
０９で上記ビット線用拡散層１０７に達するビット線用
コンタクト孔１１０を形成し、このビット線用コンタク
ト孔１１０にビット線用プラグ１１１を充填する。同様
に、上記第１層間絶縁膜１０９であって容量用拡散層１
０８，１０８ａに達する容量用コンタクト孔１０３，１
０３ａを形成し、この容量用コンタクト孔１０３，１０
３ａに容量用プラグ１１２，１１２ａをそれぞれ充填す
る。ここで、ビット線用プラグ１１１および容量用プラ
グ１１２，１１２ａは窒化チタン（ＴｉＮ）膜をバリア
層としたタングステン（Ｗ）膜で構成される。
縁膜１０９を形成する。そして、この第１層間絶縁膜１
０９で上記ビット線用拡散層１０７に達するビット線用
コンタクト孔１１０を形成し、このビット線用コンタク
ト孔１１０にビット線用プラグ１１１を充填する。同様
に、上記第１層間絶縁膜１０９であって容量用拡散層１
０８，１０８ａに達する容量用コンタクト孔１０３，１
０３ａを形成し、この容量用コンタクト孔１０３，１０
３ａに容量用プラグ１１２，１１２ａをそれぞれ充填す
る。ここで、ビット線用プラグ１１１および容量用プラ
グ１１２，１１２ａは窒化チタン（ＴｉＮ）膜をバリア
層としたタングステン（Ｗ）膜で構成される。
【００１１】次に、上記第１層間絶縁膜１０９上に表面
を平坦化した第２層間絶縁膜１１３を形成し、所定の領
域に容量用溝１０４，１０４ａを形成する。そして、容
量用溝１０４，１０４ａの側面および底面にキャパシタ
の下部電極１１４，１１４ａを形成する。ここで、下部
電極１１４，１１４ａはＴｉＮ膜で構成される。
を平坦化した第２層間絶縁膜１１３を形成し、所定の領
域に容量用溝１０４，１０４ａを形成する。そして、容
量用溝１０４，１０４ａの側面および底面にキャパシタ
の下部電極１１４，１１４ａを形成する。ここで、下部
電極１１４，１１４ａはＴｉＮ膜で構成される。
【００１２】次に、全面に容量絶縁膜１１５を形成し、
セルプレート電極１１６を形成するためにセルプレート
用の金属膜を被覆させる。ここで、容量絶縁膜１１５は
膜厚が１０ｎｍ程度の五酸化タンタル膜であり、セルプ
レート用金属膜はＴｉＮ膜で構成される。そして、レジ
ストマスク１１７をエッチングマスクにして上記セルプ
レート用金属膜をドライエッチングしパターニングして
セルプレート用電極１１６を形成する。このドライエッ
チングでのエッチングガスは、塩素（Ｃｌ2 ）と臭化水
素（ＨＢｒ）の混合ガスをプラズマ励起したものであ
る。なお、このドライエッチングで容量絶縁膜１１５の
一部はエッチング除去される。
セルプレート電極１１６を形成するためにセルプレート
用の金属膜を被覆させる。ここで、容量絶縁膜１１５は
膜厚が１０ｎｍ程度の五酸化タンタル膜であり、セルプ
レート用金属膜はＴｉＮ膜で構成される。そして、レジ
ストマスク１１７をエッチングマスクにして上記セルプ
レート用金属膜をドライエッチングしパターニングして
セルプレート用電極１１６を形成する。このドライエッ
チングでのエッチングガスは、塩素（Ｃｌ2 ）と臭化水
素（ＨＢｒ）の混合ガスをプラズマ励起したものであ
る。なお、このドライエッチングで容量絶縁膜１１５の
一部はエッチング除去される。
【００１３】次に、図９（ｂ）に示すように、表面を平
坦化した第３層間絶縁膜１１８をセルプレート電極１１
６を被覆するように形成する。ここで、第３層間絶縁膜
１１８は、バイアスＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃ
ｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）法で成膜したシリ
コン酸化膜を化学機械研磨（ＣＭＰ）法で平坦化したも
のである。
坦化した第３層間絶縁膜１１８をセルプレート電極１１
６を被覆するように形成する。ここで、第３層間絶縁膜
１１８は、バイアスＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃ
ｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）法で成膜したシリ
コン酸化膜を化学機械研磨（ＣＭＰ）法で平坦化したも
のである。
【００１４】次に、図９（ｃ）に示すように、上記第３
層間絶縁膜１１８および第２層間絶縁膜１１３をドライ
エッチングし、ビット線用プラグ１１１に達するスルー
ホール１１９を形成する。また、上記ドライエッチング
工程では、上記第３層間絶縁膜１１８にセルプレート電
極１１６の表面に達するセルプレート用開口１２０を形
成する。
層間絶縁膜１１８および第２層間絶縁膜１１３をドライ
エッチングし、ビット線用プラグ１１１に達するスルー
ホール１１９を形成する。また、上記ドライエッチング
工程では、上記第３層間絶縁膜１１８にセルプレート電
極１１６の表面に達するセルプレート用開口１２０を形
成する。
【００１５】このようにして、上記スルーホール１１９
内と上記セルプレート用開口１２０内にそれぞれスルー
ホール用プラグ１２１、セルプレート用プラグ１２２を
充填させる。そして、上記スルーホール用プラグ１２１
に接続するビット線１２３を形成し、上記セルプレート
用プラグ１２２に接続するセルプレート配線１２４を配
設させる。
内と上記セルプレート用開口１２０内にそれぞれスルー
ホール用プラグ１２１、セルプレート用プラグ１２２を
充填させる。そして、上記スルーホール用プラグ１２１
に接続するビット線１２３を形成し、上記セルプレート
用プラグ１２２に接続するセルプレート配線１２４を配
設させる。
【００１６】
【発明が解決しようとする課題】本発明者は、上述した
ような高誘電率材料を容量絶縁膜とするＭＩＭ（Ｍｅｔ
ａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造のキャパ
シタについて詳細に検討した。その結果、ＭＩＭ構造の
キャパシタにおいて、金属酸化物である五酸化タンタル
膜、二酸化ジリコニウム（ＺｒＯ2 ）膜、二酸化ハフニ
ウム（ＨｆＯ2 ）膜、ＳＴＯ膜、ＢＳＴ膜あるいはＰＺ
Ｔ膜等を上記の容量絶縁膜とした場合に、半導体装置の
製造工程で上記容量絶縁膜の絶縁破壊（帯電破壊）が頻
繁に生じることが判明した。そこで、本発明者は半導体
装置の製造工程を詳細に調べた。
ような高誘電率材料を容量絶縁膜とするＭＩＭ（Ｍｅｔ
ａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造のキャパ
シタについて詳細に検討した。その結果、ＭＩＭ構造の
キャパシタにおいて、金属酸化物である五酸化タンタル
膜、二酸化ジリコニウム（ＺｒＯ2 ）膜、二酸化ハフニ
ウム（ＨｆＯ2 ）膜、ＳＴＯ膜、ＢＳＴ膜あるいはＰＺ
Ｔ膜等を上記の容量絶縁膜とした場合に、半導体装置の
製造工程で上記容量絶縁膜の絶縁破壊（帯電破壊）が頻
繁に生じることが判明した。そこで、本発明者は半導体
装置の製造工程を詳細に調べた。
【００１７】以下、この容量絶縁膜の帯電破壊について
図９を参照して説明する。図９（ａ）で説明したセルプ
レート用金属膜のドライエッチング工程で、エッチング
ガスのプラズマ励起で生じる多量のイオンあるいは電子
がセルプレート用金属膜に帯電する。このようなドライ
エッチング工程での帯電により、容量絶縁膜１１５が絶
縁破壊する場合が生じる。
図９を参照して説明する。図９（ａ）で説明したセルプ
レート用金属膜のドライエッチング工程で、エッチング
ガスのプラズマ励起で生じる多量のイオンあるいは電子
がセルプレート用金属膜に帯電する。このようなドライ
エッチング工程での帯電により、容量絶縁膜１１５が絶
縁破壊する場合が生じる。
【００１８】また、図９（ｂ）で説明した第３層間絶縁
膜１１８の成膜工程では、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓ
ｉｔｙ Ｐｌａｓｍａ）でのプラズマ励起・化学気相成
長（ＰＥＣＶＤ）法が用いられる。この場合も、多量の
イオンあるいは電子がセルプレート電極１１６に帯電す
る。このような成膜工程での帯電により、容量絶縁膜１
１５の絶縁破壊が生じる。
膜１１８の成膜工程では、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓ
ｉｔｙ Ｐｌａｓｍａ）でのプラズマ励起・化学気相成
長（ＰＥＣＶＤ）法が用いられる。この場合も、多量の
イオンあるいは電子がセルプレート電極１１６に帯電す
る。このような成膜工程での帯電により、容量絶縁膜１
１５の絶縁破壊が生じる。
【００１９】更には、図９（ｃ）で説明したスルーホー
ル１１９およびセルプレート用開口１２０を形成するた
めのドライエッチング工程では、エッチングガスとして
フロロカーボン系のハロゲン化合物をプラズマ励起して
用いる。この場合でも、プラズマ中のイオンあるいは電
子がセルプレート電極１１６に帯電するようになる。こ
の場合のスルーホール１１９の形成では、第３層間絶縁
膜１１８と第２層間絶縁膜１１３をドライエッチングし
なければならない。しかし、セルプレート用開口１２０
は第３層間絶縁膜１１８のドライエッチングで形成され
る。このために、上記第３層間絶縁膜１１８のエッチン
グ後の上記第２層間絶縁膜１１３のドライエッチング中
において、セルプレート電極１１６は長時間にわたり上
記プラズマに曝されることになる。このために、このド
ライエッチング工程での帯電により、容量絶縁膜１１５
が絶縁破壊するようになる。
ル１１９およびセルプレート用開口１２０を形成するた
めのドライエッチング工程では、エッチングガスとして
フロロカーボン系のハロゲン化合物をプラズマ励起して
用いる。この場合でも、プラズマ中のイオンあるいは電
子がセルプレート電極１１６に帯電するようになる。こ
の場合のスルーホール１１９の形成では、第３層間絶縁
膜１１８と第２層間絶縁膜１１３をドライエッチングし
なければならない。しかし、セルプレート用開口１２０
は第３層間絶縁膜１１８のドライエッチングで形成され
る。このために、上記第３層間絶縁膜１１８のエッチン
グ後の上記第２層間絶縁膜１１３のドライエッチング中
において、セルプレート電極１１６は長時間にわたり上
記プラズマに曝されることになる。このために、このド
ライエッチング工程での帯電により、容量絶縁膜１１５
が絶縁破壊するようになる。
【００２０】本発明の主目的は、ＭＩＭ構造のキャパシ
タを有する半導体装置の製造工程において、帯電による
上記キャパシタの容量絶縁膜の絶縁破壊を防止して、キ
ャパシタの信頼性を向上させることにある。また、本発
明の他の目的は、簡便な手法でもって、高誘電率である
金属酸化物の材料を容量絶縁膜とするＭＩＭ構造のキャ
パシタを高い歩留まりで量産できるようにすることにあ
る。
タを有する半導体装置の製造工程において、帯電による
上記キャパシタの容量絶縁膜の絶縁破壊を防止して、キ
ャパシタの信頼性を向上させることにある。また、本発
明の他の目的は、簡便な手法でもって、高誘電率である
金属酸化物の材料を容量絶縁膜とするＭＩＭ構造のキャ
パシタを高い歩留まりで量産できるようにすることにあ
る。
【００２１】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上の層間絶縁膜上に順に積層す
る下部電極、容量絶縁膜および上部電極で構成された容
量部と、前記容量絶縁膜と前記上部電極を共有する帯電
保護部とを有し、前記帯電保護部には前記容量絶縁膜下
部で接着する導電体層が設けられ、前記下部電極は第１
の導電体材料で形成され前記導電体層は前記第１の導電
体材料とは別種の第２の導電体材料で形成され、前記上
部電極に帯電する電荷が前記帯電保護部の容量絶縁膜を
通して前記導電体層に放電されるようになっている。
体装置では、半導体基板上の層間絶縁膜上に順に積層す
る下部電極、容量絶縁膜および上部電極で構成された容
量部と、前記容量絶縁膜と前記上部電極を共有する帯電
保護部とを有し、前記帯電保護部には前記容量絶縁膜下
部で接着する導電体層が設けられ、前記下部電極は第１
の導電体材料で形成され前記導電体層は前記第１の導電
体材料とは別種の第２の導電体材料で形成され、前記上
部電極に帯電する電荷が前記帯電保護部の容量絶縁膜を
通して前記導電体層に放電されるようになっている。
【００２２】あるいは、本発明の半導体装置では、半導
体基板上の層間絶縁膜上に順に積層する下部電極、容量
絶縁膜および上部電極で構成された容量部と、前記容量
絶縁膜と前記上部電極を共有する帯電保護部とを有し、
前記下部電極が前記層間絶縁膜に設けられた第１のコン
タクトプラグを通して最終的に半導体基板表面の第１の
拡散層に電気接続され、前記帯電保護部の容量絶縁膜が
前記層間絶縁膜に設けられた第２のコンタクトプラグに
接着し且つ前記第２のコンタクトプラグは最終的に半導
体基板表面の第２の拡散層に電気接続され、前記下部電
極は第１の導電体材料で形成され、前記第１および第２
のコンタクトプラグは前記第１の導電体材料とは別種の
第２の導電体材料で形成されている。ここで、前記容量
部および前記帯電保護部は前記層間絶縁膜に設けられた
それぞれ別の容量用溝内に形成される。あるいは、前記
第２のコンタクトプラグにおいて、前記第２のコンタク
トプラグの上部は第３の導電体材料で置き換えられてい
る。
体基板上の層間絶縁膜上に順に積層する下部電極、容量
絶縁膜および上部電極で構成された容量部と、前記容量
絶縁膜と前記上部電極を共有する帯電保護部とを有し、
前記下部電極が前記層間絶縁膜に設けられた第１のコン
タクトプラグを通して最終的に半導体基板表面の第１の
拡散層に電気接続され、前記帯電保護部の容量絶縁膜が
前記層間絶縁膜に設けられた第２のコンタクトプラグに
接着し且つ前記第２のコンタクトプラグは最終的に半導
体基板表面の第２の拡散層に電気接続され、前記下部電
極は第１の導電体材料で形成され、前記第１および第２
のコンタクトプラグは前記第１の導電体材料とは別種の
第２の導電体材料で形成されている。ここで、前記容量
部および前記帯電保護部は前記層間絶縁膜に設けられた
それぞれ別の容量用溝内に形成される。あるいは、前記
第２のコンタクトプラグにおいて、前記第２のコンタク
トプラグの上部は第３の導電体材料で置き換えられてい
る。
【００２３】あるいは、本発明の半導体装置では、半導
体基板上の層間絶縁膜上に第１の下部電極と第２の下部
電極とがこの順に積層接続して形成された容量部下部電
極と、容量絶縁膜と上部電極とで構成された容量部と、
前記容量絶縁膜と前記上部電極を共有し別の第１の下部
電極で形成された帯電保護部下部電極を具備する帯電保
護部とを有し、前記容量部の第１の下部電極は前記層間
絶縁膜に設けられた第１のコンタクトプラグを通して最
終的に半導体基板表面の第１の拡散層に電気接続され、
前記帯電保護部の別の第１の下部電極は前記層間絶縁膜
に設けられた第２のコンタクトプラグを通して最終的に
半導体基板表面の第２の拡散層に電気接続され、前記第
２の下部電極は第１の導電体材料で形成され、前記第１
の下部電極は前記第１の導電体材料とは別種の第２の導
電体材料で形成されている。そして、前記容量部は半導
体装置のメモリセルを構成している。
体基板上の層間絶縁膜上に第１の下部電極と第２の下部
電極とがこの順に積層接続して形成された容量部下部電
極と、容量絶縁膜と上部電極とで構成された容量部と、
前記容量絶縁膜と前記上部電極を共有し別の第１の下部
電極で形成された帯電保護部下部電極を具備する帯電保
護部とを有し、前記容量部の第１の下部電極は前記層間
絶縁膜に設けられた第１のコンタクトプラグを通して最
終的に半導体基板表面の第１の拡散層に電気接続され、
前記帯電保護部の別の第１の下部電極は前記層間絶縁膜
に設けられた第２のコンタクトプラグを通して最終的に
半導体基板表面の第２の拡散層に電気接続され、前記第
２の下部電極は第１の導電体材料で形成され、前記第１
の下部電極は前記第１の導電体材料とは別種の第２の導
電体材料で形成されている。そして、前記容量部は半導
体装置のメモリセルを構成している。
【００２４】そして、前記第２の導電体材料および前記
第３の導電体材料の導電体材料の仕事関数（Φｍ）は、
前記第１の導電体材料の仕事関数（Φｍ）よりも小さく
設定されている。ここで、前記第１の導電体材料はＴｉ
Ｎ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2 、Ｉｒ、Ｉｒ
Ｏ2 、ＰｔあるいはＰｄであり、前記第２、第３の導電
体材料はＷ，Ｔｉ、ＴａあるいはＴａＮである。また、
前記容量絶縁膜は金属酸化膜で構成され、前記金属酸化
膜はＴａ2 Ｏ5 膜、ＺｒＯ2 膜、ＨｆＯ2 膜、ＳｒＴｉ
Ｏ3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜あるいはＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 膜である。また、前記第１の拡散層は前
記半導体基板表面と逆導電型の不純物で形成され、前記
第２の拡散層は前記半導体基板表面と同導電型あるいは
逆導電型の不純物で形成されている。
第３の導電体材料の導電体材料の仕事関数（Φｍ）は、
前記第１の導電体材料の仕事関数（Φｍ）よりも小さく
設定されている。ここで、前記第１の導電体材料はＴｉ
Ｎ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2 、Ｉｒ、Ｉｒ
Ｏ2 、ＰｔあるいはＰｄであり、前記第２、第３の導電
体材料はＷ，Ｔｉ、ＴａあるいはＴａＮである。また、
前記容量絶縁膜は金属酸化膜で構成され、前記金属酸化
膜はＴａ2 Ｏ5 膜、ＺｒＯ2 膜、ＨｆＯ2 膜、ＳｒＴｉ
Ｏ3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜あるいはＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 膜である。また、前記第１の拡散層は前
記半導体基板表面と逆導電型の不純物で形成され、前記
第２の拡散層は前記半導体基板表面と同導電型あるいは
逆導電型の不純物で形成されている。
【００２５】本発明では、帯電保護部の容量絶縁膜のリ
ーク電流が増大するように、容量絶縁膜に接する導電体
層、コンタクトプラグあるいは下部電極の材料が選択さ
れている。このために、半導体装置の製造工程におい
て、半導体装置の容量部の上部電極（セルプレート電
極）が帯電しても、イオンあるいは電子は、上記共通の
上部電極から帯電保護部の容量絶縁膜を容易に通過し最
終的に半導体基板あるいは拡散層に放電される。このよ
うにして、容量部の容量絶縁膜の帯電破壊は完全に防止
される。
ーク電流が増大するように、容量絶縁膜に接する導電体
層、コンタクトプラグあるいは下部電極の材料が選択さ
れている。このために、半導体装置の製造工程におい
て、半導体装置の容量部の上部電極（セルプレート電
極）が帯電しても、イオンあるいは電子は、上記共通の
上部電極から帯電保護部の容量絶縁膜を容易に通過し最
終的に半導体基板あるいは拡散層に放電される。このよ
うにして、容量部の容量絶縁膜の帯電破壊は完全に防止
される。
【００２６】あるいは、本発明の半導体装置の製造方法
は、半導体基板表面の所定の領域に第１の拡散層と第２
の拡散層とを設け全面に第１の層間絶縁膜を形成する工
程と、前記第１の拡散層と第２の拡散層にそれぞれ達す
るコンタクト孔を前記第１の層間絶縁膜に設け前記コン
タクト孔に導電体材料を充填し第１のコンタクトプラグ
と第２のコンタクトプラグとをそれぞれ形成する工程
と、全面に第２の層間絶縁膜を形成し前記第１のコンタ
クトプラグおよび第２のコンタクトプラグにそれぞれ達
する第１の容量用溝および第２の容量用溝を形成する工
程と、全面に導電体膜を成膜した後に感光性樹脂膜を全
面に形成する工程と、前記感光性樹脂膜を全面露光した
後に現像し前記第１の容量用溝内にのみ前記感光性樹脂
膜を残存させ露出した導電体膜をエッチング除去し前記
第２の容量用溝の底面の第２のコンタクトプラグを露出
される工程と、前記残存する感光性樹脂膜を除去し前記
第１の容量用溝の側面および底面に残存する導電体膜を
下部電極とし露出させる工程と、前記露出した下部電極
および第２のコンタクトプラグを被覆するように容量絶
縁膜を成膜する工程と、前記容量絶縁膜を被覆するよう
に容量の対向電極である上部電極を形成する工程とを含
む。
は、半導体基板表面の所定の領域に第１の拡散層と第２
の拡散層とを設け全面に第１の層間絶縁膜を形成する工
程と、前記第１の拡散層と第２の拡散層にそれぞれ達す
るコンタクト孔を前記第１の層間絶縁膜に設け前記コン
タクト孔に導電体材料を充填し第１のコンタクトプラグ
と第２のコンタクトプラグとをそれぞれ形成する工程
と、全面に第２の層間絶縁膜を形成し前記第１のコンタ
クトプラグおよび第２のコンタクトプラグにそれぞれ達
する第１の容量用溝および第２の容量用溝を形成する工
程と、全面に導電体膜を成膜した後に感光性樹脂膜を全
面に形成する工程と、前記感光性樹脂膜を全面露光した
後に現像し前記第１の容量用溝内にのみ前記感光性樹脂
膜を残存させ露出した導電体膜をエッチング除去し前記
第２の容量用溝の底面の第２のコンタクトプラグを露出
される工程と、前記残存する感光性樹脂膜を除去し前記
第１の容量用溝の側面および底面に残存する導電体膜を
下部電極とし露出させる工程と、前記露出した下部電極
および第２のコンタクトプラグを被覆するように容量絶
縁膜を成膜する工程と、前記容量絶縁膜を被覆するよう
に容量の対向電極である上部電極を形成する工程とを含
む。
【００２７】上記の製造方法では、フォトリソグラフィ
工程のマスク合わせ工程を省いて、帯電保護部の容量用
溝の底面にあった導電体膜を簡便に除去できる。また、
本発明では、帯電保護キャパシタ部の容量絶縁膜を除去
する必要は無く、半導体装置の製造工程が簡便になると
いう効果が生じる。
工程のマスク合わせ工程を省いて、帯電保護部の容量用
溝の底面にあった導電体膜を簡便に除去できる。また、
本発明では、帯電保護キャパシタ部の容量絶縁膜を除去
する必要は無く、半導体装置の製造工程が簡便になると
いう効果が生じる。
【００２８】あるいは、本発明の半導体装置の製造方法
は、半導体基板表面の所定の領域に第１の拡散層と第２
の拡散層とを設け全面に層間絶縁膜を形成する工程と、
前記第１の拡散層と第２の拡散層にそれぞれ達するコン
タクト孔を前記層間絶縁膜に設け前記コンタクト孔に導
電体材料を充填し第１のコンタクトプラグと第２のコン
タクトプラグとをそれぞれ形成する工程と、前記第１の
コンタクトプラグと第２のコンタクトプラグとにそれぞ
れ接続し積層した第１の下部電極と第２の下部電極とを
形成する工程と、前記第２のコンタクトプラグ上にある
前記第２の下部電極を選択的に除去する工程と、前記第
１のコンタクトプラグ上にある第２の下部電極と前記第
２のコンタクトプラグ上にある第１の下部電極を被覆す
るように容量絶縁膜を成膜する工程と、前記容量絶縁膜
を被覆するように容量の対向電極である上部電極を形成
する工程とを含む。
は、半導体基板表面の所定の領域に第１の拡散層と第２
の拡散層とを設け全面に層間絶縁膜を形成する工程と、
前記第１の拡散層と第２の拡散層にそれぞれ達するコン
タクト孔を前記層間絶縁膜に設け前記コンタクト孔に導
電体材料を充填し第１のコンタクトプラグと第２のコン
タクトプラグとをそれぞれ形成する工程と、前記第１の
コンタクトプラグと第２のコンタクトプラグとにそれぞ
れ接続し積層した第１の下部電極と第２の下部電極とを
形成する工程と、前記第２のコンタクトプラグ上にある
前記第２の下部電極を選択的に除去する工程と、前記第
１のコンタクトプラグ上にある第２の下部電極と前記第
２のコンタクトプラグ上にある第１の下部電極を被覆す
るように容量絶縁膜を成膜する工程と、前記容量絶縁膜
を被覆するように容量の対向電極である上部電極を形成
する工程とを含む。
【００２９】上記の半導体装置の製造方法では、前記下
部電極あるいは前記第２の下部電極の導電体材料はＴｉ
Ｎ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2 、Ｉｒ、Ｉｒ
Ｏ2、ＰｔあるいはＰｄにし、前記第２のコンタクトプ
ラグあるいは前記第１の下部電極の導電体材料はＷ，Ｔ
ｉ、ＴａあるいはＴａＮにする。
部電極あるいは前記第２の下部電極の導電体材料はＴｉ
Ｎ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2 、Ｉｒ、Ｉｒ
Ｏ2、ＰｔあるいはＰｄにし、前記第２のコンタクトプ
ラグあるいは前記第１の下部電極の導電体材料はＷ，Ｔ
ｉ、ＴａあるいはＴａＮにする。
【００３０】上述したように、本発明のような帯電保護
部の構造であると、半導体装置の製造工程でセルプレー
ト電極が帯電しても、従来の技術で説明したイオンある
いは電子は、上記セルプレート電極から容量絶縁膜を通
り半導体基板あるいは拡散層帯へと放電する。そして、
ＭＩＭ構造のキャパシタのような容量部の容量絶縁膜の
帯電破壊は防止されると共に、キャパシタの信頼性は大
幅に向上する。
部の構造であると、半導体装置の製造工程でセルプレー
ト電極が帯電しても、従来の技術で説明したイオンある
いは電子は、上記セルプレート電極から容量絶縁膜を通
り半導体基板あるいは拡散層帯へと放電する。そして、
ＭＩＭ構造のキャパシタのような容量部の容量絶縁膜の
帯電破壊は防止されると共に、キャパシタの信頼性は大
幅に向上する。
【００３１】そして、本発明では、帯電保護部の容量絶
縁膜を選択的に除去する必要はない。このために、容量
絶縁膜を選択的に除去するために容量絶縁膜上にレジス
ト膜を塗布しレジストマスクを形成する工程および上記
容量絶縁膜の選択的なエッチング工程は不要になる。通
常、容量絶縁膜上にレジスト膜を塗布すると、容量絶縁
膜の品質が劣化する。そして、この劣化は容量絶縁膜の
膜厚が薄くなるほど顕著になる。本発明では上述した理
由からこのような劣化は皆無となる。このようにして、
本発明では、簡便な製造工程でもって、高誘電率である
金属酸化物のような材料を容量絶縁膜とするＭＩＭ構造
のキャパシタを高い品質および歩留まりで量産できるよ
うになる。
縁膜を選択的に除去する必要はない。このために、容量
絶縁膜を選択的に除去するために容量絶縁膜上にレジス
ト膜を塗布しレジストマスクを形成する工程および上記
容量絶縁膜の選択的なエッチング工程は不要になる。通
常、容量絶縁膜上にレジスト膜を塗布すると、容量絶縁
膜の品質が劣化する。そして、この劣化は容量絶縁膜の
膜厚が薄くなるほど顕著になる。本発明では上述した理
由からこのような劣化は皆無となる。このようにして、
本発明では、簡便な製造工程でもって、高誘電率である
金属酸化物のような材料を容量絶縁膜とするＭＩＭ構造
のキャパシタを高い品質および歩留まりで量産できるよ
うになる。
【００３２】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１乃至図４で説明する。ここで、図１はメモ
リセル端部の平面図である。そして、図２は、図１に記
したＡ−Ｂで切断したところの断面図である。なお、図
１では、図面を簡明にするために、必要な構成物を図示
し一部の記載を省略している。
について図１乃至図４で説明する。ここで、図１はメモ
リセル端部の平面図である。そして、図２は、図１に記
したＡ−Ｂで切断したところの断面図である。なお、図
１では、図面を簡明にするために、必要な構成物を図示
し一部の記載を省略している。
【００３３】図１に示すように、従来の技術で説明した
ように、トレンチ素子分離領域で囲われた素子活性領域
１が形成されている。素子活性領域１には２つのメモリ
セルが形成される。そして、メモリセルのワード線２，
２ａ，２ｂ…が配設され、メモリセルのキャパシタ部に
容量用コンタクト孔３，３ａがそれぞれ形成され、容量
用コンタクト孔３，３ａ上であって後述する層間絶縁膜
に、容量用溝４，４ａがメモリセル部に形成されてい
る。このような構造のものがメモリセル部に多数配列さ
れている。
ように、トレンチ素子分離領域で囲われた素子活性領域
１が形成されている。素子活性領域１には２つのメモリ
セルが形成される。そして、メモリセルのワード線２，
２ａ，２ｂ…が配設され、メモリセルのキャパシタ部に
容量用コンタクト孔３，３ａがそれぞれ形成され、容量
用コンタクト孔３，３ａ上であって後述する層間絶縁膜
に、容量用溝４，４ａがメモリセル部に形成されてい
る。このような構造のものがメモリセル部に多数配列さ
れている。
【００３４】そして、本発明では、帯電保護キャパシタ
部が設けられている。すなわち、上述したメモリセル部
と同様に、帯電保護用コンタクト孔５が形成され、帯電
保護用コンタクト孔５上であって後述する層間絶縁膜
に、帯電保護用溝６が形成されている。ここで、帯電保
護用溝６は叙述した容量用溝４よりもその専有面積は大
きい。そして、セルプレート電極７が上記メモリセル領
域の全面および帯電保護キャパシタ部を被覆するように
形成されるようになる。なお、この帯電保護キャパシタ
部にはダミーワード線８，８ａが形成されていてもよ
い。そして、この帯電保護キャパシタ部は、メモリセル
部の周辺に亘って複数備え付けられていてもよい。
部が設けられている。すなわち、上述したメモリセル部
と同様に、帯電保護用コンタクト孔５が形成され、帯電
保護用コンタクト孔５上であって後述する層間絶縁膜
に、帯電保護用溝６が形成されている。ここで、帯電保
護用溝６は叙述した容量用溝４よりもその専有面積は大
きい。そして、セルプレート電極７が上記メモリセル領
域の全面および帯電保護キャパシタ部を被覆するように
形成されるようになる。なお、この帯電保護キャパシタ
部にはダミーワード線８，８ａが形成されていてもよ
い。そして、この帯電保護キャパシタ部は、メモリセル
部の周辺に亘って複数備え付けられていてもよい。
【００３５】次に、図２に基づいてメモリセル部と本発
明の帯電保護部となる帯電保護キャパシタ部の構造につ
いて説明する。図２に示すように、シリコン基板９上に
選択的にトレンチ素子分離領域１０，１０ａが形成さ
れ、上述した素子活性領域１が形成されている。そし
て、メモリセル部のトランスファゲートトランジスタに
なるゲート絶縁膜を介してシリコン基板９上と、トレン
チ素子分離領域１０，１０ａ上に、それぞれワード線
２，２ａ、ワード線２ｂ等が設けられ、ビット線用拡散
層１１、容量用拡散層１２，１２ａが形成されている。
この容量用拡散層１２，１２ａが第１の拡散層となる。
明の帯電保護部となる帯電保護キャパシタ部の構造につ
いて説明する。図２に示すように、シリコン基板９上に
選択的にトレンチ素子分離領域１０，１０ａが形成さ
れ、上述した素子活性領域１が形成されている。そし
て、メモリセル部のトランスファゲートトランジスタに
なるゲート絶縁膜を介してシリコン基板９上と、トレン
チ素子分離領域１０，１０ａ上に、それぞれワード線
２，２ａ、ワード線２ｂ等が設けられ、ビット線用拡散
層１１、容量用拡散層１２，１２ａが形成されている。
この容量用拡散層１２，１２ａが第１の拡散層となる。
【００３６】同様に、帯電保護キャパシタ部では、ダミ
ーワード線８，８ａ、帯電保護用拡散層１３が形成され
ている。帯電保護用拡散層１３が第２の拡散層となる。
ーワード線８，８ａ、帯電保護用拡散層１３が形成され
ている。帯電保護用拡散層１３が第２の拡散層となる。
【００３７】そして、全面に表面を平坦化した第１層間
絶縁膜１４が形成され、メモリセル部では、第１層間絶
縁膜１４で上記ビット線用拡散層１１に達するビット線
用コンタクト孔１５が形成され、このビット線用コンタ
クト孔１５にビット線用プグ１６が埋め込まれている。
同様に、上記第１層間絶縁膜１４であって容量用拡散層
１２，１２ａに達する容量用コンタクト孔３，３ａが設
けられ、この容量用コンタクト孔３，３ａに容量用プラ
グ１７，１７ａが埋め込まれている。ここで、ビット線
用プラグ１６および容量用プラグ１７，１７ａは窒化チ
タン（ＴｉＮ）膜をバリア層としたタングステン（Ｗ）
膜で構成される。この容量用プラグ１７，１７ａが第１
のコンタクトプラグとなる。
絶縁膜１４が形成され、メモリセル部では、第１層間絶
縁膜１４で上記ビット線用拡散層１１に達するビット線
用コンタクト孔１５が形成され、このビット線用コンタ
クト孔１５にビット線用プグ１６が埋め込まれている。
同様に、上記第１層間絶縁膜１４であって容量用拡散層
１２，１２ａに達する容量用コンタクト孔３，３ａが設
けられ、この容量用コンタクト孔３，３ａに容量用プラ
グ１７，１７ａが埋め込まれている。ここで、ビット線
用プラグ１６および容量用プラグ１７，１７ａは窒化チ
タン（ＴｉＮ）膜をバリア層としたタングステン（Ｗ）
膜で構成される。この容量用プラグ１７，１７ａが第１
のコンタクトプラグとなる。
【００３８】同様に、帯電保護キャパシタ部では、第１
層間絶縁膜１４で帯電保護用拡散層１３に達する帯電保
護用コンタクト孔５が形成され、この帯電保護用コンタ
クト孔５に帯電保護用プラグ１８が埋め込まれている。
ここで、帯電保護用プラグ１８はＴｉＮ膜をバリア層と
したＷ膜で構成される。この帯電保護用プラグ１８が第
２のコンタクトプラグとなる。
層間絶縁膜１４で帯電保護用拡散層１３に達する帯電保
護用コンタクト孔５が形成され、この帯電保護用コンタ
クト孔５に帯電保護用プラグ１８が埋め込まれている。
ここで、帯電保護用プラグ１８はＴｉＮ膜をバリア層と
したＷ膜で構成される。この帯電保護用プラグ１８が第
２のコンタクトプラグとなる。
【００３９】そして、上記第１層間絶縁膜１４上に第２
層間絶縁膜１９が形成され、メモリセル部では、容量用
溝４，４ａが形成され、容量用溝４，４ａの側面および
底面に下部電極２０，２０ａが設けられている。ここ
で、下部電極２０，２０ａはＴｉＮ膜で構成される。こ
の容量用溝４，４ａが第１の容量用溝となる。
層間絶縁膜１９が形成され、メモリセル部では、容量用
溝４，４ａが形成され、容量用溝４，４ａの側面および
底面に下部電極２０，２０ａが設けられている。ここ
で、下部電極２０，２０ａはＴｉＮ膜で構成される。こ
の容量用溝４，４ａが第１の容量用溝となる。
【００４０】これに対して、帯電保護キャパシタ部で
は、上記メモリセルのキャパシタより専有面積の大きな
帯電保護用溝６が形成され、帯電保護用溝６の側面にの
み側壁電極２１，２１ａが形成され底面には電極は全く
形成されていない。この帯電保護用溝６が第２の容量用
溝となる。
は、上記メモリセルのキャパシタより専有面積の大きな
帯電保護用溝６が形成され、帯電保護用溝６の側面にの
み側壁電極２１，２１ａが形成され底面には電極は全く
形成されていない。この帯電保護用溝６が第２の容量用
溝となる。
【００４１】そして、全面に容量絶縁膜２２が成膜され
ており、その上に上部電極となるセルプレート電極７が
設けられている。そして、第３層間絶縁膜２３がセルプ
レート電極７を被覆するように形成され、メモリセル部
では、第３層間絶縁膜２３および第２層間絶縁膜１９に
スルーホール２４が設けられている。更に、スルーホー
ル２４内にスルーホール用プラグ２５が充填され、上記
スルーホール用プラグ２５に接続するビット線２６が設
けられている。
ており、その上に上部電極となるセルプレート電極７が
設けられている。そして、第３層間絶縁膜２３がセルプ
レート電極７を被覆するように形成され、メモリセル部
では、第３層間絶縁膜２３および第２層間絶縁膜１９に
スルーホール２４が設けられている。更に、スルーホー
ル２４内にスルーホール用プラグ２５が充填され、上記
スルーホール用プラグ２５に接続するビット線２６が設
けられている。
【００４２】本発明では、上述したように、メモリセル
キャパシタは、上部電極（セルプレート電極７）／容量
絶縁膜２２／下部電極２０の構造となり、下部電極２０
は容量用プラグ１７に接続する。これに対して、帯電保
護キャパシタは、上部電極（セルプレート電極７）／容
量絶縁膜２２の構造となり容量絶縁膜２２は帯電保護用
プラグ１８に接着することになる。
キャパシタは、上部電極（セルプレート電極７）／容量
絶縁膜２２／下部電極２０の構造となり、下部電極２０
は容量用プラグ１７に接続する。これに対して、帯電保
護キャパシタは、上部電極（セルプレート電極７）／容
量絶縁膜２２の構造となり容量絶縁膜２２は帯電保護用
プラグ１８に接着することになる。
【００４３】帯電保護キャパシタが上記のような構造で
あると、半導体装置の製造工程でセルプレート電極が帯
電しても、従来の技術で説明したイオンあるいは電子
は、上記セルプレート電極７から容量絶縁膜２２を通り
帯電保護用プラグ１８を通り帯電保護用拡散層１３へと
放電する。このようにして、容量絶縁膜２２の帯電破壊
は完全に防止される。
あると、半導体装置の製造工程でセルプレート電極が帯
電しても、従来の技術で説明したイオンあるいは電子
は、上記セルプレート電極７から容量絶縁膜２２を通り
帯電保護用プラグ１８を通り帯電保護用拡散層１３へと
放電する。このようにして、容量絶縁膜２２の帯電破壊
は完全に防止される。
【００４４】次に、本発明の帯電保護キャパシタ部とメ
モリセル部の製造方法を図３と図４に基づいて説明す
る。ここで、図２と同じものは同一符号で記し、重要で
ないものの説明は省略する。
モリセル部の製造方法を図３と図４に基づいて説明す
る。ここで、図２と同じものは同一符号で記し、重要で
ないものの説明は省略する。
【００４５】図３（ａ）に示すように、Ｐ導電型のシリ
コン基板９上に選択的にトレンチ素子分離領域１０，１
０ａを形成する。そして、メモリセル部のワード線２，
２ａを形成し、Ｎ導電型のビット線用拡散層１１、容量
用拡散層１２，１２ａを形成する。同様に、帯電保護キ
ャパシタ部に、ダミーワード線８，８ａ、Ｎ導電型の帯
電保護用拡散層１３を形成する。
コン基板９上に選択的にトレンチ素子分離領域１０，１
０ａを形成する。そして、メモリセル部のワード線２，
２ａを形成し、Ｎ導電型のビット線用拡散層１１、容量
用拡散層１２，１２ａを形成する。同様に、帯電保護キ
ャパシタ部に、ダミーワード線８，８ａ、Ｎ導電型の帯
電保護用拡散層１３を形成する。
【００４６】次に、図３（ｂ）に示すように、全面に膜
厚が５００ｎｍ程度のシリコン酸化膜で第１層間絶縁膜
１４を形成し、メモリセル部では、第１層間絶縁膜１４
で上記ビット線用拡散層１１に達するビット線用コンタ
クト孔１５を形成し、このビット線用コンタクト孔１５
にビット線用プラグ１６を充填する。同様に、上記第１
層間絶縁膜１４であって容量用拡散層１２，１２ａに達
する容量用コンタクト孔３，３ａを設け、この容量用コ
ンタクト孔３，３ａに容量用プラグ１７，１７ａを充填
する。同様に、帯電保護キャパシタ部では、第１層間絶
縁膜１４で帯電保護用拡散層１３に達する帯電保護用コ
ンタクト孔５を形成し、この帯電保護用コンタクト孔５
に帯電保護用プラグ１８を充填する。ここで、ビット線
用プラグ１６、容量用プラグ１７，１７ａおよび帯電保
護用プラグ１８はＴｉＮ膜をバリア層としたＷ膜で構成
される。
厚が５００ｎｍ程度のシリコン酸化膜で第１層間絶縁膜
１４を形成し、メモリセル部では、第１層間絶縁膜１４
で上記ビット線用拡散層１１に達するビット線用コンタ
クト孔１５を形成し、このビット線用コンタクト孔１５
にビット線用プラグ１６を充填する。同様に、上記第１
層間絶縁膜１４であって容量用拡散層１２，１２ａに達
する容量用コンタクト孔３，３ａを設け、この容量用コ
ンタクト孔３，３ａに容量用プラグ１７，１７ａを充填
する。同様に、帯電保護キャパシタ部では、第１層間絶
縁膜１４で帯電保護用拡散層１３に達する帯電保護用コ
ンタクト孔５を形成し、この帯電保護用コンタクト孔５
に帯電保護用プラグ１８を充填する。ここで、ビット線
用プラグ１６、容量用プラグ１７，１７ａおよび帯電保
護用プラグ１８はＴｉＮ膜をバリア層としたＷ膜で構成
される。
【００４７】次に、図３（ｃ）に示すように、上記第１
層間絶縁膜１４上に膜厚が１μｍのシリコン酸化膜で第
２層間絶縁膜１９を形成し、メモリセル部では、間口寸
法が０．２μｍ程度の容量用溝４，４ａを設け、帯電保
護キャパシタ部では、間口寸法が２μｍ程度の帯電保護
用溝６を設け、全面に下部電極用金属膜２７を膜厚が２
０ｎｍ程度のＴｉＮ膜で形成する。
層間絶縁膜１４上に膜厚が１μｍのシリコン酸化膜で第
２層間絶縁膜１９を形成し、メモリセル部では、間口寸
法が０．２μｍ程度の容量用溝４，４ａを設け、帯電保
護キャパシタ部では、間口寸法が２μｍ程度の帯電保護
用溝６を設け、全面に下部電極用金属膜２７を膜厚が２
０ｎｍ程度のＴｉＮ膜で形成する。
【００４８】次に、膜厚が０．４μｍ程度でポジ形のレ
ジスト膜２８を塗布する。そして、全面露光した後に現
像する。このようにすると、図３（ｄ）に示すように容
量用溝４，４ａに充填レジスト膜２９，２９ａがそれぞ
れ残存するようになる。これに対して、帯電保護用溝６
内のレジスト膜２８は全て除去されるようになる。
ジスト膜２８を塗布する。そして、全面露光した後に現
像する。このようにすると、図３（ｄ）に示すように容
量用溝４，４ａに充填レジスト膜２９，２９ａがそれぞ
れ残存するようになる。これに対して、帯電保護用溝６
内のレジスト膜２８は全て除去されるようになる。
【００４９】次に、上記下部電極用金属膜２７に異方性
の全面ドライエッチング（エッチバック)を施す。この
エッチバック工程で、図４（ａ）に示すように、容量用
溝４，４ａ内には上記充填レジスト膜２９，２９ａによ
りエッチングされないで下部電極２０，２０ａが形成さ
れるようになる。これに対して、上記エッチング工程
で、帯電保護キャパシタ部ではレジスト膜が残存しない
ために、帯電保護用溝６のの側面に側壁電極２１，２１
ａが残存するが底面の下部電極用金属膜２７はエッチン
グされて、帯電保護用プラグ１８が露出するようにな
る。
の全面ドライエッチング（エッチバック)を施す。この
エッチバック工程で、図４（ａ）に示すように、容量用
溝４，４ａ内には上記充填レジスト膜２９，２９ａによ
りエッチングされないで下部電極２０，２０ａが形成さ
れるようになる。これに対して、上記エッチング工程
で、帯電保護キャパシタ部ではレジスト膜が残存しない
ために、帯電保護用溝６のの側面に側壁電極２１，２１
ａが残存するが底面の下部電極用金属膜２７はエッチン
グされて、帯電保護用プラグ１８が露出するようにな
る。
【００５０】次に、図４（ｂ）に示すように、膜厚が１
０ｎｍ程度の五酸化タンタル膜で容量絶縁膜２２を全面
に成膜する。そして、膜厚が２００ｎｍ程度のＴｉＮ膜
あるいはＷ／ＴｉＮの積層膜でセルプレート用金属膜を
形成し、公知のフォトリソグラフィ技術とドライエッチ
ング技術とで上記セルプレート用金属膜をパターニング
してセルプレート電極７を形成する。
０ｎｍ程度の五酸化タンタル膜で容量絶縁膜２２を全面
に成膜する。そして、膜厚が２００ｎｍ程度のＴｉＮ膜
あるいはＷ／ＴｉＮの積層膜でセルプレート用金属膜を
形成し、公知のフォトリソグラフィ技術とドライエッチ
ング技術とで上記セルプレート用金属膜をパターニング
してセルプレート電極７を形成する。
【００５１】ここで、上記容量絶縁膜２２である五酸化
タンタル膜と帯電保護用プラグ１８であるＷ膜との接着
（密着）性は非常に高い。また、上記五酸化タンタル膜
と下部電極２０，２０ａであるＴｉＮ膜との接着性も非
常によい。
タンタル膜と帯電保護用プラグ１８であるＷ膜との接着
（密着）性は非常に高い。また、上記五酸化タンタル膜
と下部電極２０，２０ａであるＴｉＮ膜との接着性も非
常によい。
【００５２】次に、図４（ｃ）に示すように、ＨＤＰの
ＰＥＣＶＤ法により成膜した膜厚が５００ｎｍ程度のシ
リコン酸化膜で第３層間絶縁膜２３を形成する。そし
て、メモリセル部では、第３層間絶縁膜２３および第２
層間絶縁膜１９にドライエッチングによりスルーホール
２４を形成し、スルーホール２４内にスルーホール用プ
ラグ２５を充填して、上記スルーホール用プラグ２５に
接続するビット線２６を設ける。
ＰＥＣＶＤ法により成膜した膜厚が５００ｎｍ程度のシ
リコン酸化膜で第３層間絶縁膜２３を形成する。そし
て、メモリセル部では、第３層間絶縁膜２３および第２
層間絶縁膜１９にドライエッチングによりスルーホール
２４を形成し、スルーホール２４内にスルーホール用プ
ラグ２５を充填して、上記スルーホール用プラグ２５に
接続するビット線２６を設ける。
【００５３】本発明では、図４（ｂ）で説明したセルプ
レート電極７を形成するためのセルプレート用金属膜の
ドライエッチング工程、および、図４（ｃ）で説明した
第３層間絶縁膜２３を成膜するためのＰＥＣＶＤ工程、
においてセルプレート電極７に帯電するイオンあるいは
電子は、帯電保護キャパシタ部の上記セルプレート電極
７から容量絶縁膜２２を通り帯電保護用プラグ１８を通
り帯電保護用拡散層１３へと放電する。この理由につい
ては後で図５に基づいて詳述する。いずれにしろこのよ
うにして、容量絶縁膜２２の帯電破壊は完全に防止され
るようになる。また、従来の技術の課題で説明したスル
ーホール２４等の形成のためのドライエッチング工程で
の帯電も同様にして放電できるようになる。
レート電極７を形成するためのセルプレート用金属膜の
ドライエッチング工程、および、図４（ｃ）で説明した
第３層間絶縁膜２３を成膜するためのＰＥＣＶＤ工程、
においてセルプレート電極７に帯電するイオンあるいは
電子は、帯電保護キャパシタ部の上記セルプレート電極
７から容量絶縁膜２２を通り帯電保護用プラグ１８を通
り帯電保護用拡散層１３へと放電する。この理由につい
ては後で図５に基づいて詳述する。いずれにしろこのよ
うにして、容量絶縁膜２２の帯電破壊は完全に防止され
るようになる。また、従来の技術の課題で説明したスル
ーホール２４等の形成のためのドライエッチング工程で
の帯電も同様にして放電できるようになる。
【００５４】上記の製造方法では、図４（ａ）で説明し
たようにフォトリソグラフィ工程のマスク合わせ工程を
省いて、帯電保護キャパシタ部の帯電保護用溝６の底面
にあった下部電極用金属膜を除去できる。また、本発明
では、半導体装置の製造工程でセルプレート電極７に生
じる電荷は、帯電保護キャパシタ部の容量絶縁膜を通り
抜け帯電保護用プラグ１８を通って帯電保護用拡散層１
３あるいはシリコン基板９へと放電される。このため
に、本発明では、帯電保護キャパシタ部の容量絶縁膜を
除去する必要は無く、半導体装置の製造工程が簡便にな
るという効果が生じることになる。
たようにフォトリソグラフィ工程のマスク合わせ工程を
省いて、帯電保護キャパシタ部の帯電保護用溝６の底面
にあった下部電極用金属膜を除去できる。また、本発明
では、半導体装置の製造工程でセルプレート電極７に生
じる電荷は、帯電保護キャパシタ部の容量絶縁膜を通り
抜け帯電保護用プラグ１８を通って帯電保護用拡散層１
３あるいはシリコン基板９へと放電される。このため
に、本発明では、帯電保護キャパシタ部の容量絶縁膜を
除去する必要は無く、半導体装置の製造工程が簡便にな
るという効果が生じることになる。
【００５５】次に、図５を参照して上記放電が可能にな
る理由を説明する。上述したように帯電保護キャパシタ
では、上部電極（セルプレート電極７）／容量絶縁膜２
２／帯電保護用プラグ１８の構造は、材料としてはＴｉ
Ｎ／Ｔａ2 Ｏ5 ／Ｗのようになる。そして、メモリセル
キャパシタでは、上部電極（セルプレート電極７）／容
量絶縁膜２２／下部電極２０の構造は、材料としてはＴ
ｉＮ／Ｔａ2 Ｏ5 ／ＴｉＮのようになる。
る理由を説明する。上述したように帯電保護キャパシタ
では、上部電極（セルプレート電極７）／容量絶縁膜２
２／帯電保護用プラグ１８の構造は、材料としてはＴｉ
Ｎ／Ｔａ2 Ｏ5 ／Ｗのようになる。そして、メモリセル
キャパシタでは、上部電極（セルプレート電極７）／容
量絶縁膜２２／下部電極２０の構造は、材料としてはＴ
ｉＮ／Ｔａ2 Ｏ5 ／ＴｉＮのようになる。
【００５６】図５では、横軸に示すセルプレート電極の
電圧を変えた時、縦軸に示す容量絶縁膜を流れる単位面
積あたりのリーク電流の変化が示されている。ここで、
対向電極となる帯電保護用プラグおよび下部電極は接地
電位に固定されている。
電圧を変えた時、縦軸に示す容量絶縁膜を流れる単位面
積あたりのリーク電流の変化が示されている。ここで、
対向電極となる帯電保護用プラグおよび下部電極は接地
電位に固定されている。
【００５７】図５から判るように、帯電保護キャパシタ
のところでは、メモリセルキャパシタのところに比べて
容量絶縁膜中の単位面積あたりのリーク電流値は大き
い。このリーク電流値の増加は、セルプレート電極の極
性に無関係である。このセルプレート電極の電圧は、上
述した製造工程で帯電するイオン量あるいは電子量に対
応するものである。このように帯電保護キャパシタが上
記のような構造であると、イオンあるいは電子は、上記
セルプレート電極から容量絶縁膜を通り帯電保護用プラ
グを通り帯電保護用拡散層へと容易に放電し、容量絶縁
膜の帯電破壊は完全に防止されることになる。
のところでは、メモリセルキャパシタのところに比べて
容量絶縁膜中の単位面積あたりのリーク電流値は大き
い。このリーク電流値の増加は、セルプレート電極の極
性に無関係である。このセルプレート電極の電圧は、上
述した製造工程で帯電するイオン量あるいは電子量に対
応するものである。このように帯電保護キャパシタが上
記のような構造であると、イオンあるいは電子は、上記
セルプレート電極から容量絶縁膜を通り帯電保護用プラ
グを通り帯電保護用拡散層へと容易に放電し、容量絶縁
膜の帯電破壊は完全に防止されることになる。
【００５８】次に、本発明の第２の実施の形態について
図６と図７に基づいて説明する。図６（ａ）は、メモリ
セルキャパシタの模式的断面図であり、図６（ｂ）は帯
電保護キャパシタ部の略断面図である。ここで、これら
のキャパシタは高誘電率材料を容量絶縁膜としたＭＩＭ
構造のものとなっている。
図６と図７に基づいて説明する。図６（ａ）は、メモリ
セルキャパシタの模式的断面図であり、図６（ｂ）は帯
電保護キャパシタ部の略断面図である。ここで、これら
のキャパシタは高誘電率材料を容量絶縁膜としたＭＩＭ
構造のものとなっている。
【００５９】図６（ａ）に示すように、メモリセルキャ
パシタでは、シリコン基板３１上の所定の領域に容量用
拡散層３２が形成され、層間絶縁膜３３を貫通し上記容
量用拡散層３２に達する容量用コンタクト孔３４が形成
されている。そして、この容量用コンタクト孔３４には
容量用プラグ３５が充填されている。
パシタでは、シリコン基板３１上の所定の領域に容量用
拡散層３２が形成され、層間絶縁膜３３を貫通し上記容
量用拡散層３２に達する容量用コンタクト孔３４が形成
されている。そして、この容量用コンタクト孔３４には
容量用プラグ３５が充填されている。
【００６０】更に、この場合には、下部電極は積層する
２種類以上の導電体材料で形成されている。図６（ａ）
では、第１下部電極３６と第２下部電極３７でもって下
部電極が構成される。そして、第２下部電極３７表面お
よび層間絶縁膜３３表面を被覆するように容量絶縁膜３
８が形成され、上記容量絶縁膜３８上にセルプレート電
極３９が形成されている。
２種類以上の導電体材料で形成されている。図６（ａ）
では、第１下部電極３６と第２下部電極３７でもって下
部電極が構成される。そして、第２下部電極３７表面お
よび層間絶縁膜３３表面を被覆するように容量絶縁膜３
８が形成され、上記容量絶縁膜３８上にセルプレート電
極３９が形成されている。
【００６１】これに対して、帯電保護キャパシタ部で
は、上記メモリセル部のキャパシタ構造で第２下部電極
３７が除去された構造になっている。すなわち、図６
（ｂ）に示すように、シリコン基板３１上に帯電保護用
拡散層４０が形成され、層間絶縁膜３３を貫通し上記帯
電保護用拡散層４０に達する帯電保護用コンタクト孔４
１が形成され、帯電保護用コンタクト孔４１に帯電保護
用プラグ４２が充填されている。そして、この帯電保護
用プラグ４２に接続する第１下部電極３６が形成され、
第１下部電極３６表面と層間絶縁膜３３表面に容量絶縁
膜３８が形成され、上記容量絶縁膜３８上にセルプレー
ト電極３９が形成されている。
は、上記メモリセル部のキャパシタ構造で第２下部電極
３７が除去された構造になっている。すなわち、図６
（ｂ）に示すように、シリコン基板３１上に帯電保護用
拡散層４０が形成され、層間絶縁膜３３を貫通し上記帯
電保護用拡散層４０に達する帯電保護用コンタクト孔４
１が形成され、帯電保護用コンタクト孔４１に帯電保護
用プラグ４２が充填されている。そして、この帯電保護
用プラグ４２に接続する第１下部電極３６が形成され、
第１下部電極３６表面と層間絶縁膜３３表面に容量絶縁
膜３８が形成され、上記容量絶縁膜３８上にセルプレー
ト電極３９が形成されている。
【００６２】以上のような構造を有するメモリセルキャ
パシタと帯電保護キャパシタとが、第１の実施の形態で
説明した図１のように半導体チップ上にレイアウトされ
ることになる。
パシタと帯電保護キャパシタとが、第１の実施の形態で
説明した図１のように半導体チップ上にレイアウトされ
ることになる。
【００６３】上記のメモリセルキャパシタと帯電保護キ
ャパシタとを構成する電極部の製造方法を概説すると次
のようである。すなわち、図６に示しているような容量
用コンタクト孔３４および帯電保護用コンタクト孔４１
に、ＴｉＮ膜をバリア層としＷ膜を充填して容量用プラ
グ３５および帯電保護用プラグ４２を充填する。そし
て、初めに、メモリセルキャパシタ部および帯電保護キ
ャパシタ部に第１下部電極３６と第２下部電極３７とを
積層して形成する。ここで、第１下部電極３６にはＷ膜
を第２下部電極３７にはＴｉＮ膜を用いる。
ャパシタとを構成する電極部の製造方法を概説すると次
のようである。すなわち、図６に示しているような容量
用コンタクト孔３４および帯電保護用コンタクト孔４１
に、ＴｉＮ膜をバリア層としＷ膜を充填して容量用プラ
グ３５および帯電保護用プラグ４２を充填する。そし
て、初めに、メモリセルキャパシタ部および帯電保護キ
ャパシタ部に第１下部電極３６と第２下部電極３７とを
積層して形成する。ここで、第１下部電極３６にはＷ膜
を第２下部電極３７にはＴｉＮ膜を用いる。
【００６４】次に、帯電保護キャパシタ部の第２下部電
極３７のみを選択的にエッチング除去し第１下部電極３
６を残存させる。そして、全面に容量絶縁膜３８を成膜
し、セルプレート電極３９をＷ膜／ＴｉＮ膜の積層膜で
形成する。ここで、上記容量絶縁膜３８の成膜では原子
層化学気相成長（ＡＬＣＶＤ）法が非常に効果的であ
る。この方法は、１原子層あるいは数原子層づつ成膜す
る手法であるために、形成された容量絶縁膜の絶縁性が
非常に向上する。
極３７のみを選択的にエッチング除去し第１下部電極３
６を残存させる。そして、全面に容量絶縁膜３８を成膜
し、セルプレート電極３９をＷ膜／ＴｉＮ膜の積層膜で
形成する。ここで、上記容量絶縁膜３８の成膜では原子
層化学気相成長（ＡＬＣＶＤ）法が非常に効果的であ
る。この方法は、１原子層あるいは数原子層づつ成膜す
る手法であるために、形成された容量絶縁膜の絶縁性が
非常に向上する。
【００６５】ここで、上述したように、五酸化タンタル
膜である容量絶縁膜と第１下部電極および第２下部電極
との接着（密着）性は良好である。
膜である容量絶縁膜と第１下部電極および第２下部電極
との接着（密着）性は良好である。
【００６６】この実施の形態の場合も、第１の実施の形
態で説明したように、製造工程で帯電するセルプレート
電極３９に帯電する電荷は、容量絶縁膜３８を通過し第
１下部電極３６および帯電保護用プラグ４２を通って帯
電保護用拡散層４０あるいはシリコン基板３１に放電す
ることになる。このために、第１下部電極３６を構成す
る導電体材料として、容量絶縁膜３８のリーク電流が大
きくなるものを選択する必要がある。これに対し、メモ
リセルキャパシタでは容量絶縁膜３８のリーク電流を低
減させる必要がある。このような導電体材料を上記第２
下部電極として選択する必要がある。
態で説明したように、製造工程で帯電するセルプレート
電極３９に帯電する電荷は、容量絶縁膜３８を通過し第
１下部電極３６および帯電保護用プラグ４２を通って帯
電保護用拡散層４０あるいはシリコン基板３１に放電す
ることになる。このために、第１下部電極３６を構成す
る導電体材料として、容量絶縁膜３８のリーク電流が大
きくなるものを選択する必要がある。これに対し、メモ
リセルキャパシタでは容量絶縁膜３８のリーク電流を低
減させる必要がある。このような導電体材料を上記第２
下部電極として選択する必要がある。
【００６７】そこで、本発明者は、上記第１下部電極お
よび第２下部電極を構成する導電体材料について詳細に
検討した。その結果、容量絶縁膜中のリーク電流は、下
部電極を構成する導電体材料の仕事関数（Φｍ）値に大
きく依存することを見いだした。すなわち、下部電極の
Φｍ値が小さくなると容量絶縁膜中のリーク電流が増加
し、Φｍ値が大きくなると容量絶縁膜中のリーク電流は
減少しその絶縁性が向上する。なお、このような容量絶
縁膜中のリーク電流は、成膜方法に強く依存する。
よび第２下部電極を構成する導電体材料について詳細に
検討した。その結果、容量絶縁膜中のリーク電流は、下
部電極を構成する導電体材料の仕事関数（Φｍ）値に大
きく依存することを見いだした。すなわち、下部電極の
Φｍ値が小さくなると容量絶縁膜中のリーク電流が増加
し、Φｍ値が大きくなると容量絶縁膜中のリーク電流は
減少しその絶縁性が向上する。なお、このような容量絶
縁膜中のリーク電流は、成膜方法に強く依存する。
【００６８】次に、上記のリーク電流とΦｍとの関係の
概略を図７で説明する。図７はＭＩＭ構造（セルプレー
ト電極／容量絶縁膜／下部電極）でセルプレート電極が
正帯電したときのバンドダイヤグラムである。図７に示
すように、容量絶縁膜は伝導帯、禁制帯、価電子帯とを
有する。ここで、容量絶縁膜のリーク電流は、下部電極
のフェルミレベルと上記伝導帯との間のバリア高さΦｂ
に大きく依存する。すなわち、Φｂ値が小さくなると容
量絶縁膜中のリーク電流が増加し、Φｂ値が大きくなる
と容量絶縁膜中のリーク電流は減少する。そして、この
Φｂ値は、容量絶縁膜に依存しているが、Φｍ値が大き
くなると増加し逆に小さくなると減少する。以上のこと
から、本発明の第１下部電極３６には、Φｍ値の小さな
導電体材料を用い、第２下部電極３７にはΦｍ値の大き
な導電体材料を用いるとよいことが判った。また、本発
明では、上記第１下部電極と容量絶縁膜との接着性が高
くなるようにすることも重要である。上述したようなこ
とは第１の実施の形態で説明した場合でも同様に当ては
まることである。
概略を図７で説明する。図７はＭＩＭ構造（セルプレー
ト電極／容量絶縁膜／下部電極）でセルプレート電極が
正帯電したときのバンドダイヤグラムである。図７に示
すように、容量絶縁膜は伝導帯、禁制帯、価電子帯とを
有する。ここで、容量絶縁膜のリーク電流は、下部電極
のフェルミレベルと上記伝導帯との間のバリア高さΦｂ
に大きく依存する。すなわち、Φｂ値が小さくなると容
量絶縁膜中のリーク電流が増加し、Φｂ値が大きくなる
と容量絶縁膜中のリーク電流は減少する。そして、この
Φｂ値は、容量絶縁膜に依存しているが、Φｍ値が大き
くなると増加し逆に小さくなると減少する。以上のこと
から、本発明の第１下部電極３６には、Φｍ値の小さな
導電体材料を用い、第２下部電極３７にはΦｍ値の大き
な導電体材料を用いるとよいことが判った。また、本発
明では、上記第１下部電極と容量絶縁膜との接着性が高
くなるようにすることも重要である。上述したようなこ
とは第１の実施の形態で説明した場合でも同様に当ては
まることである。
【００６９】本発明では、帯電保護キャパシタの下部電
極あるいは帯電保護用プラグの導電体材料を上述したよ
うに選択し、この領域の容量絶縁膜中のリーク電流が増
加するようにしている。このようにすることで、帯電保
護部となる帯電保護キャパシタの容量絶縁膜を選択的に
除去することは全く不要になる。そして、容量絶縁膜を
選択的に除去するために容量絶縁膜上にレジスト膜を塗
布しレジストマスクを形成する工程、上記容量絶縁膜の
選択的なエッチング工程等は必要なくなる。ここで、容
量絶縁膜上にレジスト膜を塗布すると容量絶縁膜の品質
は劣化する。本発明では上述した理由からこのような劣
化は皆無になる。このようにして、本発明では、高誘電
率である金属酸化物のような材料を容量絶縁膜とするＭ
ＩＭ構造のキャパシタを高い品質および歩留まりで量産
できるようになる。
極あるいは帯電保護用プラグの導電体材料を上述したよ
うに選択し、この領域の容量絶縁膜中のリーク電流が増
加するようにしている。このようにすることで、帯電保
護部となる帯電保護キャパシタの容量絶縁膜を選択的に
除去することは全く不要になる。そして、容量絶縁膜を
選択的に除去するために容量絶縁膜上にレジスト膜を塗
布しレジストマスクを形成する工程、上記容量絶縁膜の
選択的なエッチング工程等は必要なくなる。ここで、容
量絶縁膜上にレジスト膜を塗布すると容量絶縁膜の品質
は劣化する。本発明では上述した理由からこのような劣
化は皆無になる。このようにして、本発明では、高誘電
率である金属酸化物のような材料を容量絶縁膜とするＭ
ＩＭ構造のキャパシタを高い品質および歩留まりで量産
できるようになる。
【００７０】次に、この第１および第２下部電極の導電
体材料について下記の表１で具体的に説明する。
体材料について下記の表１で具体的に説明する。
【００７１】
【表１】
【００７２】表１では、容量絶縁膜の種類によりメモリ
セル部のキャパシタ（Ｉ）とキャパシタ（ＩＩ）に分け
ている。キャパシタ（Ｉ）では、容量絶縁膜の比誘電率
は数十程度であり、キャパシタ（ＩＩ）では、容量絶縁
膜の比誘電率は１００以上である。ここで、帯電保護キ
ャパシタの電極構造は、図６で説明したように表１で第
２下部電極が除かれたものになる。
セル部のキャパシタ（Ｉ）とキャパシタ（ＩＩ）に分け
ている。キャパシタ（Ｉ）では、容量絶縁膜の比誘電率
は数十程度であり、キャパシタ（ＩＩ）では、容量絶縁
膜の比誘電率は１００以上である。ここで、帯電保護キ
ャパシタの電極構造は、図６で説明したように表１で第
２下部電極が除かれたものになる。
【００７３】表１に示すように、どのような種類の容量
絶縁膜でも、第１下部電極にはチタン（Ｔｉ）膜、タン
タル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜あるいはＷ
膜のような導電体材料を使用する。ここで、容量絶縁膜
はＡＬＤ法で成膜するとよい。このようにして、帯電保
護キャパシタのリーク電流を増加させることができるよ
うになる。
絶縁膜でも、第１下部電極にはチタン（Ｔｉ）膜、タン
タル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜あるいはＷ
膜のような導電体材料を使用する。ここで、容量絶縁膜
はＡＬＤ法で成膜するとよい。このようにして、帯電保
護キャパシタのリーク電流を増加させることができるよ
うになる。
【００７４】これに対して、キャパシタ（Ｉ）を構成す
る容量絶縁膜の場合には、第２下部電極にＴｉＮ膜、モ
リブデン（Ｍｏ）膜、窒化モリブデン（ＭｏＮ）膜ある
いは窒化タングステン（ＷＮ）膜のような導電体材料を
使用する。そして、キャパシタ（ＩＩ）を構成する容量
絶縁膜の場合には、第２下部電極にルテニウム（Ｒｕ）
膜、二酸化ルテニウム（ＲｕＯ2 ）膜、イリジウム（Ｉ
ｒ）膜、二酸化イリジウム（ＩｒＯ2 ）膜、白金（Ｐ
ｔ）膜あるいはパラジウム（Ｐｄ）膜のような導電体材
料を使用する。このような材料を選択することで、メモ
リセルキャパシタのリーク電流を大幅に低減させること
ができる。
る容量絶縁膜の場合には、第２下部電極にＴｉＮ膜、モ
リブデン（Ｍｏ）膜、窒化モリブデン（ＭｏＮ）膜ある
いは窒化タングステン（ＷＮ）膜のような導電体材料を
使用する。そして、キャパシタ（ＩＩ）を構成する容量
絶縁膜の場合には、第２下部電極にルテニウム（Ｒｕ）
膜、二酸化ルテニウム（ＲｕＯ2 ）膜、イリジウム（Ｉ
ｒ）膜、二酸化イリジウム（ＩｒＯ2 ）膜、白金（Ｐ
ｔ）膜あるいはパラジウム（Ｐｄ）膜のような導電体材
料を使用する。このような材料を選択することで、メモ
リセルキャパシタのリーク電流を大幅に低減させること
ができる。
【００７５】ここで、上記容量絶縁膜としては、表１に
示すものをそれぞれ積層して用いてもよい。あるいは、
極薄のシリコン酸化膜あるいはシリコン窒化膜との積層
膜であってもよい。また、上記第１下部電極あるいは第
２下部電極においては、それぞれ積層したものであって
もよい。このように積層電極にする場合には、上記第１
下部電極の上部、第２下部電極の上部に上述したような
導電体材料を選択することになる。
示すものをそれぞれ積層して用いてもよい。あるいは、
極薄のシリコン酸化膜あるいはシリコン窒化膜との積層
膜であってもよい。また、上記第１下部電極あるいは第
２下部電極においては、それぞれ積層したものであって
もよい。このように積層電極にする場合には、上記第１
下部電極の上部、第２下部電極の上部に上述したような
導電体材料を選択することになる。
【００７６】また、上述したように、特に容量絶縁膜と
第１下部電極との接着性を高くすることが重要になる。
ここで、接着性が悪いとリーク電流が低下するからであ
る。そこで、上述した第１下部電極を構成する導電体材
料と容量絶縁膜を構成する高誘電率材料との組み合わせ
を考える必要がある。
第１下部電極との接着性を高くすることが重要になる。
ここで、接着性が悪いとリーク電流が低下するからであ
る。そこで、上述した第１下部電極を構成する導電体材
料と容量絶縁膜を構成する高誘電率材料との組み合わせ
を考える必要がある。
【００７７】以上に説明したように、第２の実施の形態
では、メモリセルキャパシタと帯電保護キャパシタの下
部電極を互いに異なる導電体材料とすることで、第１の
実施の形態で説明したのと同様な効果が生じるようにな
る。
では、メモリセルキャパシタと帯電保護キャパシタの下
部電極を互いに異なる導電体材料とすることで、第１の
実施の形態で説明したのと同様な効果が生じるようにな
る。
【００７８】上記の実施の形態では、製造工程での帯電
破壊からメモリセルキャパシタを保護する場合について
説明した。本発明はこの場合に限定されるものではな
い。アナログ回路を構成するような面積の大きな容量部
を製造工程での帯電破壊から保護する場合にも同様に本
発明は適用できるものである。このような場合には、上
述したようなコンタクトプラグは必ずしも必要ではな
い。また、本発明は、ＦｅＲＡＭに使用するような、強
誘電体材料を容量部に使用する半導体装置にも同様に適
用できるものである。この場合には、コンタクトプラグ
は配線層等に接続されてから最終的に半導体基板表面の
拡散層に電気接続されるようになる。
破壊からメモリセルキャパシタを保護する場合について
説明した。本発明はこの場合に限定されるものではな
い。アナログ回路を構成するような面積の大きな容量部
を製造工程での帯電破壊から保護する場合にも同様に本
発明は適用できるものである。このような場合には、上
述したようなコンタクトプラグは必ずしも必要ではな
い。また、本発明は、ＦｅＲＡＭに使用するような、強
誘電体材料を容量部に使用する半導体装置にも同様に適
用できるものである。この場合には、コンタクトプラグ
は配線層等に接続されてから最終的に半導体基板表面の
拡散層に電気接続されるようになる。
【００７９】また、上記の実施の形態では、帯電保護用
拡散層１３，４０はシリコン基板と逆導電型となるよう
にした。本発明では、帯電保護用拡散層１３，４０の導
電型がシリコン基板と同じ導電型となるようにしてもよ
い。
拡散層１３，４０はシリコン基板と逆導電型となるよう
にした。本発明では、帯電保護用拡散層１３，４０の導
電型がシリコン基板と同じ導電型となるようにしてもよ
い。
【００８０】また、第１の実施の形態では、メモリセル
キャパシタの下部電極と帯電保護キャパシタの帯電用プ
ラグとの導電体材料が互いに異なるようにした。そし
て、下部電極をＴｉＮ膜とし帯電用プラグをＷ膜とし
た。しかし、第１の実施の形態においては、第２の実施
の形態で説明した理由から、メモリセルキャパシタの下
部電極を構成する導電体材料として、Ｍｏ膜、ＭｏＮ膜
あるいはＷＮ膜等を用い、上記帯電用プラグの導電体材
料として、Ｔｉ膜、ＴａＮ膜あるいはＴａＮ膜を用いて
も同様の効果が生じることに言及しておく。
キャパシタの下部電極と帯電保護キャパシタの帯電用プ
ラグとの導電体材料が互いに異なるようにした。そし
て、下部電極をＴｉＮ膜とし帯電用プラグをＷ膜とし
た。しかし、第１の実施の形態においては、第２の実施
の形態で説明した理由から、メモリセルキャパシタの下
部電極を構成する導電体材料として、Ｍｏ膜、ＭｏＮ膜
あるいはＷＮ膜等を用い、上記帯電用プラグの導電体材
料として、Ｔｉ膜、ＴａＮ膜あるいはＴａＮ膜を用いて
も同様の効果が生じることに言及しておく。
【００８１】また、上記第１の実施の形態では、メモリ
セルキャパシタ部の容量用プラグと帯電保護キャパシタ
部の帯電保護用プラグとは同一材料であった。本発明
は、これに限定されることはない。すなわち、上記容量
用プラグと帯電保護用プラグとで異なる導電体材料を使
用してもよい。例えば、帯電保護用プラグの下部では容
量用プラグの導電体材料と同じにし、帯電保護用プラグ
の上部のみ容量用プラグの導電体材料と異なるものにす
る。このようにすることで、セルプレート電極の帯電時
での帯電保護キャパシタ部のリーク電流を大きくするこ
とができ、メモリセルキャパシタの保護能力が向上す
る。
セルキャパシタ部の容量用プラグと帯電保護キャパシタ
部の帯電保護用プラグとは同一材料であった。本発明
は、これに限定されることはない。すなわち、上記容量
用プラグと帯電保護用プラグとで異なる導電体材料を使
用してもよい。例えば、帯電保護用プラグの下部では容
量用プラグの導電体材料と同じにし、帯電保護用プラグ
の上部のみ容量用プラグの導電体材料と異なるものにす
る。このようにすることで、セルプレート電極の帯電時
での帯電保護キャパシタ部のリーク電流を大きくするこ
とができ、メモリセルキャパシタの保護能力が向上す
る。
【００８２】また、上記の実施の形態では、層間絶縁膜
をシリコン酸化膜で形成する場合について説明した。本
発明はこれに限定されるものではない。その他、層間絶
縁膜として、シルセスキオキサン類の絶縁膜、あるい
は、Ｓｉ−Ｈ結合、Ｓｉ−ＣＨ 3 結合、Ｓｉ−Ｆ結合の
うち少なくとも１つの結合を含むシリカ膜で形成しても
よい。ここで、シルセスキオキサン類の絶縁膜は、Ｓｉ
−Ｏベースの誘電体膜であり、そのような絶縁膜として
は、シルセスキオキサン類であるハイドロゲンシルセス
キオキサン（Hydrogen Silsesquioxane）、メチルシル
セスキオキサン（Methyl Silsesquioxane）、メチレー
テッドハイドロゲンシルセスキオキサン（Methylated H
ydrogen Silsesquioxane）あるいはフルオリネーテッド
シルセスキオキサン（Furuorinated Silsesquioxane）
のような低誘電率膜がある。
をシリコン酸化膜で形成する場合について説明した。本
発明はこれに限定されるものではない。その他、層間絶
縁膜として、シルセスキオキサン類の絶縁膜、あるい
は、Ｓｉ−Ｈ結合、Ｓｉ−ＣＨ 3 結合、Ｓｉ−Ｆ結合の
うち少なくとも１つの結合を含むシリカ膜で形成しても
よい。ここで、シルセスキオキサン類の絶縁膜は、Ｓｉ
−Ｏベースの誘電体膜であり、そのような絶縁膜として
は、シルセスキオキサン類であるハイドロゲンシルセス
キオキサン（Hydrogen Silsesquioxane）、メチルシル
セスキオキサン（Methyl Silsesquioxane）、メチレー
テッドハイドロゲンシルセスキオキサン（Methylated H
ydrogen Silsesquioxane）あるいはフルオリネーテッド
シルセスキオキサン（Furuorinated Silsesquioxane）
のような低誘電率膜がある。
【００８３】本発明は、上記の実施の形態に限定され
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。
【００８４】
【発明の効果】以上に説明したように、本発明では、帯
電保護キャパシタ部の容量絶縁膜のリーク電流が増加し
易くなるように、この領域の容量絶縁膜に接するコンタ
クトプラグあるいは下部電極が形成され、そして、これ
らを構成する導電体材料が選択される。
電保護キャパシタ部の容量絶縁膜のリーク電流が増加し
易くなるように、この領域の容量絶縁膜に接するコンタ
クトプラグあるいは下部電極が形成され、そして、これ
らを構成する導電体材料が選択される。
【００８５】このために、半導体装置の製造工程におい
て、半導体装置のメモリセルキャパシタのような容量部
のセルプレート電極（上部電極）がイオンあるいは電子
で帯電しても、イオンあるいは電子は、上記帯電保護キ
ャパシタ部上に共通に配設された上記セルプレート電極
から帯電保護キャパシタ部の容量絶縁膜を容易に通過
し、半導体基板あるいは拡散層に放電される。このよう
にして、容量部の容量絶縁膜の帯電破壊は完全に防止さ
れる。
て、半導体装置のメモリセルキャパシタのような容量部
のセルプレート電極（上部電極）がイオンあるいは電子
で帯電しても、イオンあるいは電子は、上記帯電保護キ
ャパシタ部上に共通に配設された上記セルプレート電極
から帯電保護キャパシタ部の容量絶縁膜を容易に通過
し、半導体基板あるいは拡散層に放電される。このよう
にして、容量部の容量絶縁膜の帯電破壊は完全に防止さ
れる。
【００８６】また、本発明では、簡便な手法でもって、
高誘電率である金属酸化物の材料を容量絶縁膜とするＭ
ＩＭ構造のキャパシタを高い歩留まりで量産できるよう
になる。そして、半導体装置の超高集積化および高密度
化が大幅に促進される。
高誘電率である金属酸化物の材料を容量絶縁膜とするＭ
ＩＭ構造のキャパシタを高い歩留まりで量産できるよう
になる。そして、半導体装置の超高集積化および高密度
化が大幅に促進される。
【図１】本発明の第１の実施の形態を説明するためのメ
モリセル部と帯電保護キャパシタ部の平面図である。
モリセル部と帯電保護キャパシタ部の平面図である。
【図２】本発明の第１の実施の形態を説明するためのメ
モリセル部と帯電保護キャパシタ部の断面図である。
モリセル部と帯電保護キャパシタ部の断面図である。
【図３】本発明の第１の実施の形態を説明するためのメ
モリセル部と帯電保護キャパシタ部の製造工程順の断面
図である。
モリセル部と帯電保護キャパシタ部の製造工程順の断面
図である。
【図４】上記製造工程の続きを示すメモリセル部と帯電
保護キャパシタ部の製造工程順の断面図である。
保護キャパシタ部の製造工程順の断面図である。
【図５】本発明の帯電保護キャパシタ部とメモリセルキ
ャパシタ部の容量絶縁膜の絶縁性を示すグラフである。
ャパシタ部の容量絶縁膜の絶縁性を示すグラフである。
【図６】本発明の第２の実施の形態を説明するためのメ
モリセル部と帯電保護キャパシタ部の断面図である。
モリセル部と帯電保護キャパシタ部の断面図である。
【図７】本発明を説明するためのＭＩＭ構造キャパシタ
のバンドダイヤグラムである。
のバンドダイヤグラムである。
【図８】従来の技術を説明するためのメモリセル部と平
面図である。
面図である。
【図９】従来の技術を説明するためのメモリセル部の製
造工程順の断面図である。
造工程順の断面図である。
１ 素子活性領域 ２，２ａ，２ｂ ワード線 ３，３ａ 容量用コンタクト孔 ４，４ａ 容量用溝 ５，４１ 帯電保護用コンタクト孔 ６ 帯電保護用溝 ７，３９ セルプレート電極 ８，８ａ ダミーワード線 ９，３１ シリコン基板 １０ トレンチ素子分離領域 １１ ビット線用拡散層 １２，１２ａ，３２ 容量用拡散層 １３，４０ 帯電保護用拡散層 １４ 第１層間絶縁膜 １５ ビット線用コンタクト孔 １６ ビット線用プラグ １７，１７ａ，３５ 容量用プラグ １８，４２ 帯電保護用プラグ １９ 第２層間絶縁膜 ２０，２０ａ 下部電極 ２１，２１ａ 側壁電極 ２２，３８ 容量絶縁膜 ２３ 第３層間絶縁膜 ２４ スルーホール ２５ スルーホール用プラグ ２６ ビット線 ２７ 下部電極用金属膜 ２８ レジスト膜 ２９ 充填レジスト膜 ３３ 層間絶縁膜 ３６ 第１下部電極 ３７ 第２下部電極
Claims (13)
- 【請求項１】 半導体基板上の層間絶縁膜上に順に積層
する下部電極、容量絶縁膜および上部電極で構成された
容量部と、前記容量絶縁膜と前記上部電極を共有する帯
電保護部とを有し、前記帯電保護部には前記容量絶縁膜
下部で接着する導電体層が設けられ、前記下部電極は第
１の導電体材料で形成され前記導電体層は前記第１の導
電体材料とは別種の第２の導電体材料で形成され、前記
上部電極に帯電する電荷が前記帯電保護部の容量絶縁膜
を通して前記導電体層に放電されるようになっているこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板上の層間絶縁膜上に順に積層
する下部電極、容量絶縁膜および上部電極で構成された
容量部と、前記容量絶縁膜と前記上部電極を共有する帯
電保護部とを有し、前記下部電極は前記層間絶縁膜に設
けられた第１のコンタクトプラグを通して最終的に半導
体基板表面の第１の拡散層に電気接続され、前記帯電保
護部の容量絶縁膜は前記層間絶縁膜に設けられた第２の
コンタクトプラグに接着し且つ前記第２のコンタクトプ
ラグは最終的に半導体基板表面の第２の拡散層に電気接
続され、前記下部電極は第１の導電体材料で形成され、
前記第１および第２のコンタクトプラグは前記第１の導
電体材料とは別種の第２の導電体材料で形成されている
ことを特徴とする半導体装置。 - 【請求項３】 前記容量部および前記帯電保護部は前記
層間絶縁膜に設けられたそれぞれ別の容量用溝内に形成
されていることを特徴とする請求項２記載の半導体装
置。 - 【請求項４】 前記第２のコンタクトプラグにおいて、
前記第２のコンタクトプラグの上部が第３の導電体材料
で置き換えられていることを特徴とする請求項２または
請求項３記載の半導体装置。 - 【請求項５】 半導体基板上の層間絶縁膜上に第１の下
部電極と第２の下部電極とがこの順に積層接続して形成
された容量部下部電極と、容量絶縁膜と、上部電極とで
構成された容量部と、前記容量絶縁膜と前記上部電極を
共有し別の第１の下部電極で形成された帯電保護部下部
電極を具備する帯電保護部とを有し、前記容量部の第１
の下部電極は前記層間絶縁膜に設けられた第１のコンタ
クトプラグを通して最終的に半導体基板表面の第１の拡
散層に電気接続され、前記帯電保護部の別の第１の下部
電極は前記層間絶縁膜に設けられた第２のコンタクトプ
ラグを通して最終的に半導体基板表面の第２の拡散層に
電気接続され、前記第２の下部電極は第１の導電体材料
で形成され、前記第１の下部電極は前記第１の導電体材
料とは別種の第２の導電体材料で形成されていることを
特徴とする半導体装置。 - 【請求項６】 前記容量部が半導体装置のメモリセルを
構成していることを特徴とする請求項２、請求項３、請
求項４または請求項５記載の半導体装置。 - 【請求項７】 前記第２の導電体材料および前記第３の
導電体材料の仕事関数（Φｍ）が前記第１の導電体材料
の仕事関数（Φｍ）よりも小さく設定されていることを
特徴とする請求項１から請求項６のうち１つの請求項に
記載の半導体装置。 - 【請求項８】 前記第１の導電体材料はＴｉＮ、Ｍｏ、
ＭｏＮ、ＷＮ、Ｒｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 、Ｐｔ
あるいはＰｄであり、前記第２、第３の導電体材料は
Ｗ，Ｔｉ、ＴａあるいはＴａＮであることを特徴とする
請求項７記載の半導体装置。 - 【請求項９】 前記容量絶縁膜は金属酸化膜で構成さ
れ、前記金属酸化膜はＴａ2 Ｏ5 膜、ＺｒＯ2 膜、Ｈｆ
Ｏ2 膜、ＳｒＴｉＯ3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜あ
るいはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜であることを特徴とす
る請求項１から請求項８のうち１つの請求項に記載の半
導体装置。 - 【請求項１０】 前記第１の拡散層の導電型は前記半導
体基板表面とは逆の導電型であり、前記第２の拡散層の
導電型は前記半導体基板表面と同導電型あるいは逆導電
型であることを特徴とする請求項２から請求項９のうち
１つの請求項に記載の半導体装置。 - 【請求項１１】 半導体基板表面の所定の領域に第１の
拡散層と第２の拡散層とを設け全面に第１の層間絶縁膜
を形成する工程と、 前記第１の拡散層と第２の拡散層にそれぞれ達するコン
タクト孔を前記第１の層間絶縁膜に設け前記コンタクト
孔に導電体材料を充填し第１のコンタクトプラグと第２
のコンタクトプラグとをそれぞれ形成する工程と、 全面に第２の層間絶縁膜を形成し前記第１のコンタクト
プラグおよび第２のコンタクトプラグにそれぞれ達する
第１の容量用溝および第２の容量用溝を形成する工程
と、 全面に導電体膜を成膜した後に感光性樹脂膜を全面に形
成する工程と、 前記感光性樹脂膜を全面露光した後に現像し前記第１の
容量用溝内にのみ前記感光性樹脂膜を残存させ露出した
導電体膜をエッチング除去し前記第２の容量用溝の底面
の第２のコンタクトプラグを露出させる工程と、 前記残存する感光性樹脂膜を除去し前記第１の容量用溝
の側面および底面に残存する導電体膜を下部電極とし露
出させる工程と、 前記露出した下部電極および第２のコンタクトプラグを
被覆するように容量絶縁膜を成膜する工程と、 前記容量絶縁膜を被覆するように容量の対向電極である
上部電極を形成する工程と、を含むことを特徴とする半
導体装置の製造方法。 - 【請求項１２】 半導体基板表面の所定の領域に第１の
拡散層と第２の拡散層とを設け全面に層間絶縁膜を形成
する工程と、 前記第１の拡散層と第２の拡散層にそれぞれ達するコン
タクト孔を前記層間絶縁膜に設け前記コンタクト孔に導
電体材料を充填し第１のコンタクトプラグと第２のコン
タクトプラグとをそれぞれ形成する工程と、 前記第１のコンタクトプラグと第２のコンタクトプラグ
とにそれぞれ接続し積層した第１の下部電極と第２の下
部電極とを形成する工程と、 前記第２のコンタクトプラグ上にある前記第２の下部電
極を選択的に除去する工程と、 前記第１のコンタクトプラグ上にある第２の下部電極と
前記第２のコンタクトプラグ上にある第１の下部電極を
被覆するように容量絶縁膜を成膜する工程と、 前記容量絶縁膜を被覆するように容量の対向電極である
上部電極を形成する工程と、を含むことを特徴とする半
導体装置の製造方法。 - 【請求項１３】 前記下部電極あるいは前記第２の下部
電極の導電体材料はＴｉＮ、Ｍｏ、ＭｏＮ、ＷＮ、Ｒ
ｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 、ＰｔあるいはＰｄであ
り、前記請求項１１記載の第２のコンタクトプラグある
いは前記第１の下部電極の導電体材料はＷ，Ｔｉ、Ｔａ
あるいはＴａＮであることを特徴とする請求項１１また
は請求項１２記載の半導体装置の製造方法。
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|---|---|---|---|
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| US10/131,045 US6696720B2 (en) | 2001-04-26 | 2002-04-25 | Semiconductor device having stacked capacitor and protection element |
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Citations (2)
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|---|---|---|---|---|
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Patent Citations (2)
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|---|---|---|---|---|
| JPH02273966A (ja) * | 1989-04-15 | 1990-11-08 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| JP2001057412A (ja) * | 1999-08-19 | 2001-02-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7485484B2 (en) | 2003-05-08 | 2009-02-03 | Sumitomo Electric Industries, Ltd. | Group III-V crystal |
| JP2006203128A (ja) * | 2005-01-24 | 2006-08-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JP2012038978A (ja) * | 2010-08-09 | 2012-02-23 | Renesas Electronics Corp | 半導体装置、及び半導体装置の製造方法 |
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