JPH02113573A - Ｍｏｓ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＭＯＳ型半導体装置に関し、特に、ソースま
たはドレインに容量が付加されたＭＯＳ型半導体装置に
関する。

［従来の技術］ 従来、ＭＯＳトランジスタのソース、ドレイン領域に、
プレート電極を接続して、その点の容量の増強を図るこ
とがあった０例えば、スタティックＲＡＭのメモリセル
は、第２図に示すように、メモリトランジスタ１５．１
５、負荷抵抗１７．１７、トランスフファゲート１６．
１６によって構成されているが、情報は、ノードの寄生
容量２０．２０にＭ積されている。ところが、メモリセ
ルの微細化が進み、この寄生容量が減少すると、α線等
の照射により、寄生容量内の情報が破壊され、このメモ
リセルの記憶情報が反転する事故、所謂ソフトエラーが
発生する可能性が増大する。

そこで、その対策としてメモリセルを構成するトランジ
スタ上に薄い絶１＆膜を介して接地電位に固定された電
極を設け、スタック容量を付加する方法がとられている
。

［発明が解決しようとする問題点］ 上述した従来の方法では、−ｉに、ＭＯＳ型半導体装置
の表面においては、ゲート電極や素子分離用酸化膜等に
よる段差が存在するので、この段差のコーナーの部分で
スタック容量を形成する絶縁膜が薄くなり、ここで容量
絶縁膜の破壊が発生しやすい、また、この部分での耐圧
を確保するために容量絶縁膜の膜厚を厚くすると、十分
な容量を付加するためには容量部の面積を大きくとらな
ければならないので、高集積化が阻害される。

［問題点を解決するための手段］ 本発明のＭＯＳ型半導体装置は、ＭＯＳトランジスタの
ソース、ドレイン電極を、ゲート電極と同じ高さにまで
選択エピタキシャル成長された半導体層によって形成し
て、ＭＯＳトランジスタにおける段差を解消し、この上
にスタック容量を設けたものである。

［実施例］ 次に、図面を参照して、本発明の実施例について説明す
る。

第１図は、本発明の一実施例を示す断面図である。同図
において、８．９は、Ｐ型半導体基板１内に形成された
、ソース、ドレイン領域を構成するＮ−拡散層とＮ＋型
型数散層２は、半導体基板１上に形成されたフィールド
酸化膜、４．５は、半導体基板１上に、ゲート酸化膜３
を介して形成された多結晶シリコンゲート電極とＷ　Ｓ
　ｉ　２ゲート電極、６は、ゲート電極５上に形成され
た多結晶シリコン、７は、ゲート電極４．５およびフィ
ールド酸化膜２の側面に形成された側壁酸化膜、１０は
、側壁酸化膜７に囲まれて、ソース、ドレイン領域上に
、その上表面が、フィールド酸化膜２、ゲート電極５お
よび側壁酸化膜７の上表面とほぼ一致するように形成さ
れたシリコンエピタキシャル層、１１は、多結晶シリコ
ン６およびシリコンエピタキシャル層１０上に形成され
た熱酸化膜、１２は、酸化膜２．７．１１上に形成され
た窒化膜、１３は、窒化膜１２上に形成された酸化膜、
１４は、酸化膜１２上に形成され、シリコンエピタキシ
ャル層１０の一方に接続された多結晶シリコン層である
。

第１図において示されたように、フィールド酸化膜２、
側壁酸化膜７、シリコンエピタキシャル層１０およびＷ
Ｓｉ□ゲート電極５の上表面は、はぼ同一平面上に存在
するようになされているので、その上に形成される絶縁
膜は均一の厚さのものとすることができる。

ここで、熱酸化膜１１、窒化膜１２、酸化膜１３のそれ
ぞれの厚さの和は、５０ｎｍ以下で、１０ｎｍ以上であ
るようになされている。この厚さが５０ｎｍ以上である
と十分の容量を得るには大面積を必要とするようになり
、また、これが１０ｎｍ以下であると安定な成膜が難し
く、かつ、耐圧が低下するからである。

次に、第３図＜ａ）〜（ｅ＞を参照して、第１図の実施
例の製造方法について説明する６Ｐ型型半体基板１の素
子分離領域に６００ｎｍ程度の酸化膜２を形成し、能動
領域の基板表面にゲート酸化膜３を形成した後、連続し
て多結晶シリコン、ＷＳｉ２−多結晶シリコン６、酸化
膜７′を堆積し、ゲートｔｉおよび配線のバターニング
を行なう、その後、ドーズ量１０１３〜１．　Ｑ　１４
Ｃ１１−２のリン（Ｐ）を注入して、Ｎ−拡散層８を形
成する［第３図＜ａ）　コ。続いて、酸化膜を３００ｎ
ｍ程度堆積し、これをエッチバックすることによってゲ
ート電極上および側壁に酸化膜７ご形成した後。

この酸化膜をマスクとしてドーズＪＬ５　Ｘ　１０　”
ｃ１１１″２の砒素（Ａｓ）をイオン注入してＮ゛拡散
層つと形成する［第３図（ｂ）］。次に、選択エピタキ
シャル成長によって、拡散、ｒｌ　Ｑ上にゲート電極と
同じ高さになるようにシリコンエピタキシャル層１０を
形成した後、ゲート電極上の酸化膜７を除去するし第３
図（Ｃ）］。

続いて、熱酸化膜によってシリコンエピタキシャル層１
０、多結晶シリコン６上に１０　ｎ　ｍ以下の酸化膜１
１を形成した後、その上に２０ｎｍ以下の窒化膜１２を
堆積し、さらにその上に２〜５ｎｍの酸化膜１３を堆積
する［第３図（ｄ）］。

然る後、ＭＯＳトランジスタの一方の拡散層９上にコン
タクトホールを形成し、全面に多結晶シリコン１４を堆
積してからこれをパターニングする［第３図（ｅ）コ。

ところで、先のコンタクトホールの形成は、プラズマエ
ツチングによって行われるのであるが、この工程中にお
いて、拡散層９はエピタキシャル層１０に覆われている
ので、エツチング雰囲気に晒されることがない。従って
、本発明によれば、ソース、ドレイン拡散層が損傷を受
けることによって生じるリーク電流の増大を防止するこ
とができる。

以上の実施例では、ゲート電極をポリサイドとして説明
したが１本発明は、これに限定されるものではなく、他
の材料、例えば多結晶シリコン、あるいはシリサイド等
を用いたものであってもよい。また、多結晶シリコン１
４は、適宜、他の材料、例えば、高融点金属、アルミニ
ウム等と置き替えうる。

［発明の効果］ 以上説明したように、本発明は、ＭＯＳトランジスタの
拡散Ｊ脅上に半導体材料を選択エピタキシャル成長させ
ることにより、ゲート電極と拡散層の段差をなくし、そ
こにスタック容量の絶縁膜を形成するものであるので、
この絶縁膜の特定部分に電界集中が起こらないようにす
ることができ、また、絶縁膜の膜厚を薄くすることがで
きる。従って、本発明によれば、絶縁膜の破壊が抑制さ
れた大容量のスタック容量を得ることができる。さらに
、本発明によれば、半導体基板内の拡散層が選択エピタ
キシャル成長された半導体材料で覆われているのでプラ
ズマエツチング等の工程で、拡散層が損傷を受けること
がなく、拡散層の逆方向電圧印加時のリーク電流を抑え
ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の断面図、第２図は、メモ
リセルの回路図、第３図は、本発明の実施例装置の製造
工程を示す断面図である。 １・・・Ｐ型半導体基板、　２・・・フィールド酸化膜
３・・・ゲート酸化膜、　４・・・多結晶シリコンゲー
ト電極、　　５・・・ＷＳｉ２　ゲート電極、　　６・
・多結晶シリコン、　７・・・側壁酸化膜、　８・・Ｎ
−拡散層、　９・・・Ｎ＋拡散層、　１０・・・シリコ
ンエピタキシャル層、　　１１・・・熱酸化膜、　１２
・・・窒化膜、　１３・・・酸化膜、　１４・・・多結
晶シリコン。

Claims (1)

【特許請求の範囲】
1. 一導電型の半導体基板と、該半導体基板上にゲート絶縁
   層を介して形成されたゲート電極と、該ゲート電極の両
   側面にこれを覆うように形成された絶縁膜と、前記半導
   体基板内に前記ゲート電極を挟んで形成された逆導電型
   のソース、ドレイン領域とを具備するＭＯＳ型半導体装
   置において、前記ソース、ドレイン領域上には、それぞ
   れ、前記ゲート電極とほぼ同一の高さの半導体電極が形
   成され、該半導体電極および前記ゲート電極の上には、
   薄い容量絶縁膜を介して、前記半導体電極のいずれかと
   接続された導体層が形成されていることを特徴とするＭ
   ＯＳ型半導体装置。