JP3213442B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP3213442B2 JP3213442B2 JP15280493A JP15280493A JP3213442B2 JP 3213442 B2 JP3213442 B2 JP 3213442B2 JP 15280493 A JP15280493 A JP 15280493A JP 15280493 A JP15280493 A JP 15280493A JP 3213442 B2 JP3213442 B2 JP 3213442B2
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Description
【０００１】
【産業上の利用分野】本発明は、スタックドキャパシタ
ＤＲＡＭ等の半導体記憶装置及びその製造方法に関する
ものである。
ＤＲＡＭ等の半導体記憶装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】従来のスタックドキャパシタＤＲＡＭに
おけるアクセストランジスタのドレイン或いはソースに
接触するキャパシタの下部電極は一層で形成されてい
た。
おけるアクセストランジスタのドレイン或いはソースに
接触するキャパシタの下部電極は一層で形成されてい
た。
【０００３】図１０は、従来のスタックドキャパシタＤ
ＲＡＭのメモリセルを示している。このＤＲＡＭメモリ
セルを製造するためには、Ｐ型のＳｉ基板１１の表面に
ＳｉＯ2 膜１２を選択的に形成して素子分離領域を設
け、素子活性領域の表面にゲート酸化膜としてのＳｉＯ
2 膜１３を形成する。そして、ＳｉＯ2 膜１３、１２上
に多結晶Ｓｉ膜１４とＷＳｉx 膜１５とから成るポリサ
イド膜１６をパターニングで形成して、ゲート電極つま
りワード線を形成する。
ＲＡＭのメモリセルを示している。このＤＲＡＭメモリ
セルを製造するためには、Ｐ型のＳｉ基板１１の表面に
ＳｉＯ2 膜１２を選択的に形成して素子分離領域を設
け、素子活性領域の表面にゲート酸化膜としてのＳｉＯ
2 膜１３を形成する。そして、ＳｉＯ2 膜１３、１２上
に多結晶Ｓｉ膜１４とＷＳｉx 膜１５とから成るポリサ
イド膜１６をパターニングで形成して、ゲート電極つま
りワード線を形成する。
【０００４】次に、ポリサイド膜１６とＳｉＯ2 膜１２
とをマスクにして素子活性領域にＮ型の不純物を低濃度
にイオン注入し、更にＳｉＯ2 膜１７等でポリサイド膜
１６の側壁を形成した後、ポリサイド膜１６とＳｉＯ2
膜１２、１７とをマスクとして素子活性領域にＮ型の不
純物を高濃度にイオン注入して、拡散領域２１、２２を
形成する。ここまでの工程で、ＬＤＤ（Lightly Doped
Drain)構造のアクセストランジスタ２３を形成する。
とをマスクにして素子活性領域にＮ型の不純物を低濃度
にイオン注入し、更にＳｉＯ2 膜１７等でポリサイド膜
１６の側壁を形成した後、ポリサイド膜１６とＳｉＯ2
膜１２、１７とをマスクとして素子活性領域にＮ型の不
純物を高濃度にイオン注入して、拡散領域２１、２２を
形成する。ここまでの工程で、ＬＤＤ（Lightly Doped
Drain)構造のアクセストランジスタ２３を形成する。
【０００５】次に、層間絶縁膜２４を全面に形成し、拡
散領域２１に達するコンタクト孔２５を層間絶縁膜２４
に開孔する。そして、コンタクト孔２５を介して拡散領
域２１にコンタクトする多結晶Ｓｉ膜２６を全面に堆積
させ、この多結晶Ｓｉ膜２６にＮ型の不純物を導入す
る。この不純物の導入は、イオン注入や固相拡散等によ
って行う。その後、この多結晶Ｓｉ膜２６を下部電極の
パターンに加工する。
散領域２１に達するコンタクト孔２５を層間絶縁膜２４
に開孔する。そして、コンタクト孔２５を介して拡散領
域２１にコンタクトする多結晶Ｓｉ膜２６を全面に堆積
させ、この多結晶Ｓｉ膜２６にＮ型の不純物を導入す
る。この不純物の導入は、イオン注入や固相拡散等によ
って行う。その後、この多結晶Ｓｉ膜２６を下部電極の
パターンに加工する。
【０００６】次に、ＯＮＯ膜等のキャパシタ誘電体膜２
７と多結晶Ｓｉ膜３１とを順次に全面に形成し、多結晶
Ｓｉ膜３１に不純物を導入した後、この多結晶Ｓｉ膜３
１を上部電極のパターンに加工する。ここまでの工程
で、スタックドキャパシタ３２を形成する。
７と多結晶Ｓｉ膜３１とを順次に全面に形成し、多結晶
Ｓｉ膜３１に不純物を導入した後、この多結晶Ｓｉ膜３
１を上部電極のパターンに加工する。ここまでの工程
で、スタックドキャパシタ３２を形成する。
【０００７】その後、層間絶縁膜３３を全面に形成し、
拡散領域２２に達するコンタクト孔３４を層間絶縁膜３
３、２４等に開孔する。そして、図示してはいないが、
コンタクト孔３４を介して拡散領域２２にコンタクトす
るビット線をパターニングし、更にオーバーコート膜等
を形成して、スタックドキャパシタＤＲＡＭを完成させ
る。
拡散領域２２に達するコンタクト孔３４を層間絶縁膜３
３、２４等に開孔する。そして、図示してはいないが、
コンタクト孔３４を介して拡散領域２２にコンタクトす
るビット線をパターニングし、更にオーバーコート膜等
を形成して、スタックドキャパシタＤＲＡＭを完成させ
る。
【０００８】例えば、特開平3-44068 号公報には、電極
を凹凸形に形成することにより電極面積を大きくしてキ
ャパシタ容量を大きくしたスタックドキャパシタＤＲＡ
Ｍが開示されているが、この公報記載のスタックドキャ
パシタの下部電極もリンをドープした一層のポリシリコ
ンで形成されている。
を凹凸形に形成することにより電極面積を大きくしてキ
ャパシタ容量を大きくしたスタックドキャパシタＤＲＡ
Ｍが開示されているが、この公報記載のスタックドキャ
パシタの下部電極もリンをドープした一層のポリシリコ
ンで形成されている。
【０００９】
【発明が解決しようとする課題】ところが、多結晶Ｓｉ
膜２６に導入するＮ型の不純物としてリンを用いると、
リンは拡散係数が大きいので、図１０に示すように、拡
散領域２１の接合が深くなる。このように拡散領域２１
の接合が深くなると、α線放射を原因とするソフトエラ
ーに対する耐性やアクセストランジスタ２３の特性が劣
化する。一方、拡散係数の小さいヒ素を多結晶Ｓｉ膜２
６に導入すると、拡散領域２１の接合は浅くなる。しか
し、ヒ素を用いる場合は、多結晶Ｓｉ膜２６上に形成す
るキャパシタ誘電体膜２７の膜質が劣化することが知ら
れている。
膜２６に導入するＮ型の不純物としてリンを用いると、
リンは拡散係数が大きいので、図１０に示すように、拡
散領域２１の接合が深くなる。このように拡散領域２１
の接合が深くなると、α線放射を原因とするソフトエラ
ーに対する耐性やアクセストランジスタ２３の特性が劣
化する。一方、拡散係数の小さいヒ素を多結晶Ｓｉ膜２
６に導入すると、拡散領域２１の接合は浅くなる。しか
し、ヒ素を用いる場合は、多結晶Ｓｉ膜２６上に形成す
るキャパシタ誘電体膜２７の膜質が劣化することが知ら
れている。
【００１０】即ち、上述した従来の構成では、ソフトエ
ラー耐性の劣化及びアクセストランジスタ２３の特性の
劣化を防止しつつ、キャパシタ誘電体膜２７の膜質の劣
化を防止することができなかった。
ラー耐性の劣化及びアクセストランジスタ２３の特性の
劣化を防止しつつ、キャパシタ誘電体膜２７の膜質の劣
化を防止することができなかった。
【００１１】そこで、本発明の目的は、ソフトエラー耐
性の劣化及びアクセストランジスタの特性の劣化を防止
し、且つ、キャパシタ誘電体膜の膜質の劣化を防止する
ことのできる半導体記憶装置及びその製造方法を提供す
ることである。
性の劣化及びアクセストランジスタの特性の劣化を防止
し、且つ、キャパシタ誘電体膜の膜質の劣化を防止する
ことのできる半導体記憶装置及びその製造方法を提供す
ることである。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体記憶装置は、トランジスタとキ
ャパシタとで構成されたメモリセルを有する半導体記憶
装置において、前記キャパシタの下部電極が、前記トラ
ンジスタの一方の拡散領域にコンタクトする第１導電型
の第１の不純物が導入された第１の半導体膜と、前記第
１の半導体膜の上に形成されており且つ同一導電型で異
種の第２の不純物が導入された第２の半導体膜とを有し
ている。
ために、本発明の半導体記憶装置は、トランジスタとキ
ャパシタとで構成されたメモリセルを有する半導体記憶
装置において、前記キャパシタの下部電極が、前記トラ
ンジスタの一方の拡散領域にコンタクトする第１導電型
の第１の不純物が導入された第１の半導体膜と、前記第
１の半導体膜の上に形成されており且つ同一導電型で異
種の第２の不純物が導入された第２の半導体膜とを有し
ている。
【００１３】また、本発明の一態様において、前記第２
の不純物の拡散係数が前記第１の不純物の拡散係数より
大きいことが好ましい。
の不純物の拡散係数が前記第１の不純物の拡散係数より
大きいことが好ましい。
【００１４】また、本発明の一態様において、前記第１
及び第２の半導体膜はいずれも多結晶シリコン膜であ
り、前記第１の半導体膜にヒ素が導入され、前記第２の
半導体膜にリンが導入されているのが好ましい。
及び第２の半導体膜はいずれも多結晶シリコン膜であ
り、前記第１の半導体膜にヒ素が導入され、前記第２の
半導体膜にリンが導入されているのが好ましい。
【００１５】また、本発明の一態様において、前記第１
の半導体膜のヒ素の濃度が１０19〜１０21ｃｍ-3であ
り、前記第２の半導体膜のリンの濃度が１０19〜１０21
ｃｍ-3であることが好ましい。
の半導体膜のヒ素の濃度が１０19〜１０21ｃｍ-3であ
り、前記第２の半導体膜のリンの濃度が１０19〜１０21
ｃｍ-3であることが好ましい。
【００１６】また、本発明の一態様において、前記第１
の半導体膜はヒ素がイオン注入により導入されており、
前記第２の半導体膜はリンが固相拡散で導入されている
ことが好ましい。
の半導体膜はヒ素がイオン注入により導入されており、
前記第２の半導体膜はリンが固相拡散で導入されている
ことが好ましい。
【００１７】また、本発明の半導体記憶装置の製造方法
は、トランジスタとキャパシタとで構成されたメモリセ
ルを有する半導体記憶装置の製造方法において、前記ト
ランジスタの一方の拡散領域にコンタクトする第１の半
導体膜を形成する工程と、拡散係数が相対的に小さい第
１の不純物を前記第１の半導体膜に導入する工程と、前
記第１の不純物の導入後に、前記第１の半導体膜上に第
２の半導体膜を形成する工程と、拡散係数が相対的に大
きい第２の不純物を前記第２の半導体膜に導入する工程
と、前記第１及び第２の半導体膜を前記キャパシタの下
部電極のパターンに加工する工程とを有することを特徴
としている。
は、トランジスタとキャパシタとで構成されたメモリセ
ルを有する半導体記憶装置の製造方法において、前記ト
ランジスタの一方の拡散領域にコンタクトする第１の半
導体膜を形成する工程と、拡散係数が相対的に小さい第
１の不純物を前記第１の半導体膜に導入する工程と、前
記第１の不純物の導入後に、前記第１の半導体膜上に第
２の半導体膜を形成する工程と、拡散係数が相対的に大
きい第２の不純物を前記第２の半導体膜に導入する工程
と、前記第１及び第２の半導体膜を前記キャパシタの下
部電極のパターンに加工する工程とを有することを特徴
としている。
【００１８】また、本発明の製造方法の一態様におい
て、前記第１及び第２の半導体膜がいずれも多結晶シリ
コン膜であり、前記第１の半導体膜にヒ素を導入し、前
記第２の半導体膜にリンを導入することが好ましい。
て、前記第１及び第２の半導体膜がいずれも多結晶シリ
コン膜であり、前記第１の半導体膜にヒ素を導入し、前
記第２の半導体膜にリンを導入することが好ましい。
【００１９】また、本発明の製造方法の一態様におい
て、前記第１の半導体膜のヒ素の濃度を１０19〜１０21
ｃｍ-3とし、前記第２の半導体膜のリンの濃度を１０19
〜１０21ｃｍ-3とすることが好ましい。
て、前記第１の半導体膜のヒ素の濃度を１０19〜１０21
ｃｍ-3とし、前記第２の半導体膜のリンの濃度を１０19
〜１０21ｃｍ-3とすることが好ましい。
【００２０】また、本発明の製造方法の一態様におい
て、前記第１の半導体膜にはヒ素をイオン注入により導
入し、前記第２の半導体膜にはリンを固相拡散で導入す
ることが好ましい。
て、前記第１の半導体膜にはヒ素をイオン注入により導
入し、前記第２の半導体膜にはリンを固相拡散で導入す
ることが好ましい。
【００２１】
【作用】本発明においては、キャパシタの下部電極を半
導体の２層構造とし、夫々に別の不純物を導入するよう
にしている。従って、例えば、トランジスタの拡散領域
にコンタクトする第１の半導体膜にヒ素のような拡散係
数の小さい不純物を導入して、ソフトエラー耐性の劣化
及びアクセストランジスタの特性の劣化を防止するとと
もに、キャパシタ誘電体膜と接する第２の半導体膜にリ
ンのような不純物を導入することによって、キャパシタ
誘電体膜の劣化を防止することができる。
導体の２層構造とし、夫々に別の不純物を導入するよう
にしている。従って、例えば、トランジスタの拡散領域
にコンタクトする第１の半導体膜にヒ素のような拡散係
数の小さい不純物を導入して、ソフトエラー耐性の劣化
及びアクセストランジスタの特性の劣化を防止するとと
もに、キャパシタ誘電体膜と接する第２の半導体膜にリ
ンのような不純物を導入することによって、キャパシタ
誘電体膜の劣化を防止することができる。
【００２２】
【実施例】以下、本発明をスタックドキャパシタＤＲＡ
Ｍに適用した一実施例を、図１〜図９を参照しながら説
明する。なお、図１〜図９の実施例において、図１０の
従来例と対応する部分には同一の符号を付した。
Ｍに適用した一実施例を、図１〜図９を参照しながら説
明する。なお、図１〜図９の実施例において、図１０の
従来例と対応する部分には同一の符号を付した。
【００２３】図１において、コンタクト孔２５を介して
アクセストランジスタ２３の拡散領域２１に電気的に接
続されたスタックドキャパシタ３２が形成されており、
このスタックドキャパシタ３２はヒ素がイオン注入され
た多結晶Ｓｉ膜４１及びリンが固相拡散された多結晶Ｓ
ｉ膜４２からなる下部電極とキャパシタ誘電体膜２７と
多結晶Ｓｉ膜３１からなる上部電極とから構成されてい
る。
アクセストランジスタ２３の拡散領域２１に電気的に接
続されたスタックドキャパシタ３２が形成されており、
このスタックドキャパシタ３２はヒ素がイオン注入され
た多結晶Ｓｉ膜４１及びリンが固相拡散された多結晶Ｓ
ｉ膜４２からなる下部電極とキャパシタ誘電体膜２７と
多結晶Ｓｉ膜３１からなる上部電極とから構成されてい
る。
【００２４】次に、このスタックドキャパシタＤＲＡＭ
の製造方法を図２〜図９を参照しながら説明する。
の製造方法を図２〜図９を参照しながら説明する。
【００２５】まず、図２に示すようにＰ型のＳｉ基板１
１の表面にＳｉＯ2 膜１２を４００〜５００ｎｍの膜厚
に選択的に形成して素子分離領域を設け、素子活性領域
の表面にゲート酸化膜としてのＳｉＯ2 膜１３を１０〜
３０ｎｍの膜厚に形成する。そして、膜厚が１００〜２
００ｎｍである多結晶Ｓｉ膜１４と膜厚が１００〜２０
０ｎｍであるＷＳｉx 膜１５とから成るポリサイド膜１
６をＳｉＯ2 膜１３、１２上でパターニングして、ゲー
ト電極つまりワード線を形成する。
１の表面にＳｉＯ2 膜１２を４００〜５００ｎｍの膜厚
に選択的に形成して素子分離領域を設け、素子活性領域
の表面にゲート酸化膜としてのＳｉＯ2 膜１３を１０〜
３０ｎｍの膜厚に形成する。そして、膜厚が１００〜２
００ｎｍである多結晶Ｓｉ膜１４と膜厚が１００〜２０
０ｎｍであるＷＳｉx 膜１５とから成るポリサイド膜１
６をＳｉＯ2 膜１３、１２上でパターニングして、ゲー
ト電極つまりワード線を形成する。
【００２６】次に、図３に示すように既述の従来例と同
様の工程を経てＬＤＤ構造のアクセストランジスタ２３
を形成した後、層間絶縁膜２４を５００〜１０００ｎｍ
の膜厚に全面に堆積させ、拡散領域２１に達するコンタ
クト孔２５を層間絶縁膜２４に開孔する。
様の工程を経てＬＤＤ構造のアクセストランジスタ２３
を形成した後、層間絶縁膜２４を５００〜１０００ｎｍ
の膜厚に全面に堆積させ、拡散領域２１に達するコンタ
クト孔２５を層間絶縁膜２４に開孔する。
【００２７】そして、図４に示すようにコンタクト孔２
５を介して拡散領域２１にコンタクトする多結晶Ｓｉ膜
４１を１００〜２００ｎｍの膜厚に全面に堆積させ、こ
の多結晶Ｓｉ膜４１にヒ素５０を５０〜１００ｋｅＶの
加速エネルギーで１×１０14〜１×１０16ｃｍ-2のドー
ズ量で１×１０19〜１×１０21ｃｍ-3の濃度になるよう
にイオン注入する。
５を介して拡散領域２１にコンタクトする多結晶Ｓｉ膜
４１を１００〜２００ｎｍの膜厚に全面に堆積させ、こ
の多結晶Ｓｉ膜４１にヒ素５０を５０〜１００ｋｅＶの
加速エネルギーで１×１０14〜１×１０16ｃｍ-2のドー
ズ量で１×１０19〜１×１０21ｃｍ-3の濃度になるよう
にイオン注入する。
【００２８】その後、図５に示すように多結晶Ｓｉ膜４
２を１００〜２００ｎｍの膜厚に全面に堆積させ、この
多結晶Ｓｉ膜４２にリンを１×１０19〜１×１０21ｃｍ
-3の濃度になるように固相拡散させる。そして、図６に
示すように多結晶Ｓｉ膜４１、４２を下部電極のパター
ンに加工する。
２を１００〜２００ｎｍの膜厚に全面に堆積させ、この
多結晶Ｓｉ膜４２にリンを１×１０19〜１×１０21ｃｍ
-3の濃度になるように固相拡散させる。そして、図６に
示すように多結晶Ｓｉ膜４１、４２を下部電極のパター
ンに加工する。
【００２９】次に、図７に示すように膜厚が２０〜３０
ｎｍのＯＮＯ膜等のキャパシタ誘電体膜２７と膜厚が２
００〜３００ｎｍの多結晶Ｓｉ膜３１とを順次に全面に
形成し、多結晶Ｓｉ膜３１にリン５２を導入した後、図
８に示すように、この多結晶Ｓｉ膜３１を上部電極のパ
ターンに加工する。ここまでの工程で、スタックドキャ
パシタ３２を形成する。その後、図９に示すように、層
間絶縁膜３３を形成し、この層間絶縁膜３３に形成した
コンタクト孔３４を介して拡散領域２２にコンタクトす
るビット線（図示せず）をパターニングし、更に、図示
はしていないがオーバーコート膜等を形成して、スタッ
クドキャパシタＤＲＡＭを完成させる。
ｎｍのＯＮＯ膜等のキャパシタ誘電体膜２７と膜厚が２
００〜３００ｎｍの多結晶Ｓｉ膜３１とを順次に全面に
形成し、多結晶Ｓｉ膜３１にリン５２を導入した後、図
８に示すように、この多結晶Ｓｉ膜３１を上部電極のパ
ターンに加工する。ここまでの工程で、スタックドキャ
パシタ３２を形成する。その後、図９に示すように、層
間絶縁膜３３を形成し、この層間絶縁膜３３に形成した
コンタクト孔３４を介して拡散領域２２にコンタクトす
るビット線（図示せず）をパターニングし、更に、図示
はしていないがオーバーコート膜等を形成して、スタッ
クドキャパシタＤＲＡＭを完成させる。
【００３０】以上のような実施例では、多結晶Ｓｉ膜４
１にイオン注入したヒ素の拡散係数が小さいので、拡散
領域２１の接合が深くなるのを防止することができる。
従って、ソフトエラー耐性の劣化及びアクセストランジ
スタ２３の特性の劣化を防止しつつ、下部電極のコンタ
クト抵抗を低減させることができる。
１にイオン注入したヒ素の拡散係数が小さいので、拡散
領域２１の接合が深くなるのを防止することができる。
従って、ソフトエラー耐性の劣化及びアクセストランジ
スタ２３の特性の劣化を防止しつつ、下部電極のコンタ
クト抵抗を低減させることができる。
【００３１】一方、キャパシタ誘電体膜２７と接するの
は、ヒ素を含有する多結晶Ｓｉ膜４１ではなく、リンを
含有した多結晶Ｓｉ膜４２であるので、キャパシタ誘電
体膜２７の膜質の劣化を防止することができる。
は、ヒ素を含有する多結晶Ｓｉ膜４１ではなく、リンを
含有した多結晶Ｓｉ膜４２であるので、キャパシタ誘電
体膜２７の膜質の劣化を防止することができる。
【００３２】
【発明の効果】本発明の半導体記憶装置及びその製造方
法によれば、ソフトエラー耐性の劣化及びトランジスタ
特性の劣化を防止し、且つ、キャパシタ誘電体膜の膜質
の劣化を防止することができる。
法によれば、ソフトエラー耐性の劣化及びトランジスタ
特性の劣化を防止し、且つ、キャパシタ誘電体膜の膜質
の劣化を防止することができる。
【図１】本発明の一実施例によるスタックドキャパシタ
ＤＲＡＭメモリセルの側断面図である。
ＤＲＡＭメモリセルの側断面図である。
【図２】本発明の一実施例によるスタックドキャパシタ
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
【図３】本発明の一実施例によるスタックドキャパシタ
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
【図４】本発明の一実施例によるスタックドキャパシタ
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
【図５】本発明の一実施例によるスタックドキャパシタ
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
【図６】本発明の一実施例によるスタックドキャパシタ
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
【図７】本発明の一実施例によるスタックドキャパシタ
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
【図８】本発明の一実施例によるスタックドキャパシタ
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
【図９】本発明の一実施例によるスタックドキャパシタ
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
ＤＲＡＭメモリセルの製造工程を示す側断面図である。
【図１０】従来のスタックドキャパシタＤＲＡＭメモリ
セルの側断面図である。
セルの側断面図である。
２１ 拡散領域 ２３ アクセストランジスタ ３２ スタックドキャパシタ ４１ 多結晶Ｓｉ膜 ４２ 多結晶Ｓｉ膜
Claims (9)
- 【請求項１】 トランジスタとキャパシタとで構成され
たメモリセルを有する半導体記憶装置において、 前記キャパシタの下部電極が、前記トランジスタの一方
の拡散領域にコンタクトする第１導電型の第１の不純物
が導入された第１の半導体膜と、前記第１の半導体膜の
上に形成されており且つ同一導電型で異種の第２の不純
物が導入された第２の半導体膜とを有することを特徴と
する半導体記憶装置。 - 【請求項２】 前記第２の不純物の拡散係数が前記第１
の不純物の拡散係数より大きいことを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記第１及び第２の半導体膜がいずれも
多結晶シリコン膜であり、前記第１の半導体膜にヒ素が
導入され、前記第２の半導体膜にリンが導入されている
ことを特徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記第１の半導体膜のヒ素の濃度が１０
19〜１０21ｃｍ-3であり、前記第２の半導体膜のリンの
濃度が１０19〜１０21ｃｍ-3であることを特徴とする請
求項３に記載の半導体記憶装置。 - 【請求項５】 前記第１の半導体膜はヒ素がイオン注入
により導入されており、前記第２の半導体膜はリンが固
相拡散で導入されていることを特徴とする請求項３又は
４に記載の半導体記憶装置。 - 【請求項６】 トランジスタとキャパシタとで構成され
たメモリセルを有する半導体記憶装置の製造方法におい
て、 前記トランジスタの一方の拡散領域にコンタクトする第
１の半導体膜を形成する工程と、 拡散係数が相対的に小さい第１の不純物を前記第１の半
導体膜に導入する工程と、 前記第１の不純物の導入後に、前記第１の半導体膜上に
第２の半導体膜を形成する工程と、 拡散係数が相対的に大きい第２の不純物を前記第２の半
導体膜に導入する工程と、 前記第１及び第２の半導体膜を前記キャパシタの下部電
極のパターンに加工する工程とを有することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項７】 前記第１及び第２の半導体膜がいずれも
多結晶シリコン膜であり、前記第１の半導体膜にヒ素を
導入し、前記第２の半導体膜にリンを導入することを特
徴とする請求項６に記載の半導体記憶装置の製造方法。 - 【請求項８】 前記第１の半導体膜のヒ素の濃度を１０
19〜１０21ｃｍ-3とし、前記第２の半導体膜のリンの濃
度を１０19〜１０21ｃｍ-3とすることを特徴とする請求
項７に記載の半導体記憶装置の製造方法。 - 【請求項９】 前記第１の半導体膜にはヒ素をイオン注
入により導入し、前記第２の半導体膜にはリンを固相拡
散で導入することを特徴とする請求項７又は８に記載の
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280493A JP3213442B2 (ja) | 1992-05-29 | 1993-05-31 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16405692 | 1992-05-29 | ||
| JP4-164056 | 1992-05-29 | ||
| JP15280493A JP3213442B2 (ja) | 1992-05-29 | 1993-05-31 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669451A JPH0669451A (ja) | 1994-03-11 |
| JP3213442B2 true JP3213442B2 (ja) | 2001-10-02 |
Family
ID=26481616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15280493A Expired - Fee Related JP3213442B2 (ja) | 1992-05-29 | 1993-05-31 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3213442B2 (ja) |
-
1993
- 1993-05-31 JP JP15280493A patent/JP3213442B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669451A (ja) | 1994-03-11 |
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