KR100243741B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 디램의 리프레쉬 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 반도체 기판에 제1도전형의 웰을 형성하는 단계; 상기 웰이 형성된 반도체 기판의 소정 부분에 소자 형성 영역을 한정하는 필드 산화막을 형성하는 단계; 소오스 영역이 형성될 상기 웰 부분의 소정 깊이에 제2도전형의 불순물 영역을 형성하는 단계; 상기 반도체 기판의 소자 형성 영역 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 웰 부분에 저면이 상기 불순물 영역과 접하도록 제2도전형의 소오스 및 드레인 영역을 형성하는 단계; 상기 결과물 상부에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부분을 식각하여, 상기 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 층간절연막 상에 상기 콘택홀을 통하여 상기 소오스 영역과 콘택되는 스토리지 노드 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 다이나믹 랜덤 어세스 메모리(dynamic random access memory : 이하, 디램)의 접합 누설 전류를 방지하여, 디램의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 반도체 제조 기술의 발달과 더불어 메모리 디바이스의 수요가 급증함에 따라, 고집적화된 메모리 셀이 요구된다. 이러한 메모리 셀의 데이타는 행과 열을 따라서 호출되어 리드(read) 및 라이트(write)된다. 특히, 고집적화된 구조의 메모리 디바이스의 단위 셀은 1개의 캐패시터와 1개의 트랜지스터로 구성되고, 이때, 트랜지스터는 대개의 경우에 N모스 트랜지스터이며, 캐패시터에 전하를 저장하거나 또는 호출할 수 있게 하는 스위치로서의 기능을 수행한다. 이러한 메모리 셀에서의 캐패시터는 일정 시간이 경과되면 전하가 방전되므로 주기적으로 전하가 재충전되어야 된다. 캐패시터에 대한 주기적인 전하의 재충전을 "리플레쉬(refresh)"라고 하며, 이러한 메모리 셀이 리플레쉬되게 하기 위해서, 별도의 리플레쉬 회로부가 메모리 집적회로에 부착된다.
이와같은, 디램 셀은 도 1a에 도시된 바와 같이, P웰(1A)이 구비된 반도체 기판(1)의 적소에 공지된 로코스 기술에 의하여 소자 형성 영역을 한정하는 필드산화막(2)이 형성되고, 이어서, 반도체 기판(1) 상에 게이트 절연막(3A)과 게이트 전극용 물질, 예를들어, 불순물이 도핑된 폴리실리콘막이 소정 두께로 증착된 다음, 상기 막들이 식각되어, 소자 형성 영역 상에 게이트 전극(3)이 형성된다.
다음으로, 게이트 전극(3)의 양측 기판(1) 부분에 상기 기판(1)과 반대 타입의 불순물, 예를들어, 인 이온이 2×1013내지 1018ion/cm2정도의 농도 및 소정의 이온 주입 에너지로 이온주입되어, 소오스 및 드레인 영역(4A, 4B)이 형성된다. 그런다음, 상기 결과물 상에 층간절연막(6)이 형성되고, 이어서, 층간절연막(6)은 그의 소정 부분이 식각되고, 이 결과로, 후속에서 스토리지 노드 전극과 콘택되어질 소오스 영역(4A)을 노출시키는 콘택홀(도시되지 않음)이 형성된다. 이때, 콘택홀을 형성하는 공정시, 충분힌 콘택홀의 폭을 확보하기 위하여, 필드산화막(2)의 양측단, 즉, 버즈 빅부분이 일부 식각되도록 하며, 식각되어진 필드산화막(2)의 버즈 빅 부분의 데미지를 보상하기 위하여, 소오스 영역(4A)에 플러그 이온, 예를들어, 인 이온이 이온주입된다.
그후, 노출된 소오스 영역(4A)과 콘택되도록, 소정 농도의 불순물, 예를들어, 2×1018-2×1018ion/cm2정도의 농도를 갖는 인 이온을 포함하는 폴리실리콘이 상기 층간절연막(6) 상부에 형성된 후, 소정 부분 패터닝되어, 스토리지 노드 전극(7)이 형성되고, 그 이후의 공정이 진행된다.
도 1b는 종래의 반도체 소자의 소오스 영역의 깊이에 따른 불순물의 농도 분포도를 나타낸 그래프로서, 도면에서 A 곡선은 반도체 기판의 깊이에 따른 제1도전형, 즉, P웰의 도핑 프로파일을 나타낸 곡선이고, B 곡선은 반도체 기판의 깊이에 따른 제2도전형, 즉, N형의 접합 영역의 도핑 프로 파일을 나타낸 곡선이며, C 곡선은 A 곡선과 B 곡선의 농도 분포의 차를 나타낸 곡선이다.
도면을 참조하여, P웰의 도핑 프로 파일을 나타낸 A 곡선은, 반도체 기판의 소정 깊이까지는 거의 비슷한 농도 분포를 하고 있다. 반면, 접합 영역의 도핑 프로파일을 나타낸 B 곡선은, 반도체 기판 표면에서는 불순물이 피크치를 갖다가, 점차적으로 감소되는 농도 분포를 갖는다. A 곡선과 B 곡선과의 농도 분포차인 C 곡선은, A 곡선과 B 곡선이 교차하는 부분 즉, 접합 경계면 영역에서는 급격히 강하되다가, 그 이후에는 P웰과 같은 농도 분포를 갖는다.
그러나, 상기와 같은 종래의 디램은 스토리지 노드 전극의 형성후, 스토리지 노드 전극에 포함된 불순물의 농도가 접합 영역의 불순물 농도보다 높음으로 인하여, 스토리지 노드 전극내의 불순물은 농도가 낮은 접합 영역쪽으로 외방 확산된다. 이때, 스토리지 노드 전극내의 불순물들은 상기 플러그 이온이 주입된 부분에 대부분 확산되어, 소오스 영역(4A)은 대칭의 형태가 아닌 비정상적인 형태가 되고, 이 비정상적인 부분에는 강한 전계가 걸리게 된다.
이로 인하여, 강한 전계가 걸리는 영역에는 충돌 이온화(impact ionization)에 의하여 다량의 전류가 발생되고, 이 다량의 전류의 발생으로, 접합 누설이 발생하게 된다. 이때, 디램에서의 접합 누설 전류는 디램의 리프레쉬 특성을 저하시키므로, 디램의 신뢰성 및 수율이 저하시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 스토리지 노드 전극이 콘택되는 소오스 영역에서의 공핍 영역의 폭을 증대시키어, 강하게 걸리는 전계를 약하게 하고, 아울러, 누설 전류의 발생을 최소화시킴으로써, 디램의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
제1a도는 종래 기술에 따라 제조된 반도체 소자의 단면도.
제1b도는 종래 반도체 소자의 접합 영역의 깊이에 따른 불순물의 농도 분포도를 나타낸 그래프.
제2a 내지 2c도는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
제3a 내지 3d도는 본 발명에 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
제4도는 본 발명에 따라 제조된 반도체 소자의 접합 영역의 깊이에 따른 불순물의 농도 분포도를 나타낸 그래프.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 반도체 기판 11A : P웰
12 : 필드산화막 13 : 마스크 패턴
14, 20 : 불순물 영역 15 : 게이트 전극
16A : 소오스 영역 16B : 드레인 영역
17 : 층간절연막 18 : 스토리지 노드 전극
상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판에 제1도전형의 웰을 형성하는 단계; 상기 웰이 형성된 반도체 기판의 소정 부분에 소자 형성 영역을 한정하는 필드 산화막을 형성하는 단계; 소오스 영역이 형성될 상기 웰 부분의 소정 깊이에 제2도전형의 불순물 영역을 형성하는 단계; 상기 반도체 기판의 소자 형성 영역 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 웰 부분에 저면이 상기 불순물 영역과 접하도록 제2도전형의 소오스 및 드레인 영역을 형성하는 단계; 상기 결과물 상부에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부분을 식각하여, 상기 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 층간절연막 상에 상기 콘택홀을 통하여 상기 소오스 영역과 콘택되는 스토리지 노드 전극을 형성하는 단계를 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판에 제1도전형의 웰을 형성하는 단계; 상기 웰이 형성된 반도체 기판의 소정 부분에 소자 형성 영역을 한정하는 필드 산화막을 형성하는 단계; 상기 반도체 기판의 소자 형성 영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 웰 내에 제2도전형의 소오스 및 드레인 영역을 형성하는 단계; 상기 결과물의 상부에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부분을 식각하여, 상기 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 노출된 소오스 영역에 제2도전형의 불순물을 이온주입하여, 상기 소오스 영역과 웰의 접합 경계면에 불순물 영역을 형성하는 단계; 및 상기 층간절연막 상에 상기 콘택홀을 통하여 상기 소오스 영역과 콘택되는 스토리지 노드 전극을 형성하는 단계를 포함한다.
본 발명에 의하면, 제1도전형의 웰과 제2도전형의 소오스 영역의 접합 경계면에 제2도전형의 불순물 영역을 형성시켜 공핍 영역의 폭이 증대되도록 함으로써, 충돌 이온화 현상을 감소시킬 수 있으며, 아울러, 누설 전류의 발생을 최소시킬 수 있고, 이 결과로, 디램의 리프레쉬 특성을 개선시킬 수 있다.
[실시예]
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
첨부한 도면 도 2a 내지 2c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(11)에 제1도전형, 예를들어, P형의 불순물이 이온주입되고, 그런다음, 열처리되어 상기 반도체 기판(11)에 P웰(11A)이 형성된다. 그런다음, P웰(11A)이 형성된 반도체 기판(1)의 소정 부분에 공지의 로코스 방식에 의해 필드산화막(12)이 형성된다. 이때, 상기 필드산화막(12)은 기판의 선택적 산화로 인하여, 그 양끝단에 버즈 빅(도면에서 B로 표시됨)이 형성될 수 있다.
도 2b를 참조하면, 반도체 기판(11) 상에 후속에서 스토리지 노드 전극과 콘택되어질 소오스 예정 영역을 노출시키는 되도록 마스크 패턴(13)이 형성되고, 마스크 패턴(13)에 의해 노출된 영역에 공핍 영역의 폭을 증대시키키 위한 불순물 이온이 이온주입되어, 불순물 영역(14)이 형성된다. 이때, 상기 불순물 영역(14)은 후속에서 소오스 및 드레인 영역의 형성시, 상기 소오스 영역과 P웰(11A)간의 접합 경계면에 위치하도록 형성된다.
여기서, 공핍 영역의 폭을 증대시키기 위한 불순물은 기판 또는 웰과는 반대도전형, 즉, 제2도전형의 불순물, 예를들어, 인(P) 이온이 이용되며, 상기 인 이온은 1×1012내지 7×1012ion/cm2의 농도와 50 내지 300KeV의 에너지로 이온주입된다.
또한, 본 실시예에서는 P형의 웰(11A)에 그와는 반대인 N형의 불순물이 이온주입되지만, 만약, N형의 기판 또는 N형의 웰에 불순물 영역을 형성할 경우, 공핍 영역의 폭을 증대시키기 위한 불순물 이온은 제1도전형의 불순물, 예를들어, 보론 이온이 이용되며, 상기 보론 이온은 1×1011내지 7×1011ion/cm2의 농도 및 30 내지 100 KeV의 에너지로 이온주입된다.
2c를 참조하면, 마스크 패턴은 플라즈마 애슁 공정 등에 의하여 제거되고, 반도체 기판(11)의 소자 형성 영역에는 공지의 방식에 의하여 게이트 산화막을 갖는 게이트 전극(15)과 소오스 및 드레인 영역(16A, 16B)이 형성되고, 연이어서, 상기 결과물 상에 층간절연막(17)이 형성된다. 여기서, 소오스 영역(16A)은 후속에서 스토리지 노드 전극이 콘택되어질 영역이고, 드레인 영역(16B)은 후속에서 비트 라인이 콘택되어질 영역이다. 또한, 상기 소오스 영역(16A)은 상기의 불순물 영역(14)과 접하도록 형성된다.
그리고나서, 층간절연막(17)의 일부분은 식각되고, 이에 따라, 소오스 영역(16A)을 노출시키는 스토리지 노드 콘택홀이 형성된다. 이때, 스토리지 노드 콘택홀을 형성하기 위한 층간절연막(17)의 식각 공정시, 상기 스토리지 노드 콘택홀이 콘택 마진을 확보하기 위하여, 필드산화막(12)의 버즈 빅 부분이 식각될 수 있다. 따라서, 버즈 빅이 식각되는 것에 기인하여 소오스 영역의 일부가 손실되는 것을 보상하기 위하여, 스토리지 노드 콘택홀이 형성된 후, 필드산화막(12)의 버즈 빅 하단의 기판 영역에 플러그 이온, 예를들어, 소오스 영역과 동일 도전형의 불순물인 인(phosphorus) 원자로 공지의 플러그 이온 주입이 수행된다.
그 후, 층간절연막 상에 소정의 불순물, 예를들어, 인 이온이 2×1014내지 1020ion/cm2농도로 이온주입되어 있는 폴리실리콘막이 스토리지 노드 콘택홀을 완전히 매립시킬 정도의 두께로 증착되고, 상기 폴리실리콘막이 패터닝되어, 소오스 영역(16A)과 콘택되는 스토리지 노드 전극(18)이 형성된다.
이와 같이, 소오스 영역(16A)과 P웰(11A) 사이의 경계면에 불순물 영역(14)이 형성됨으로써, 소자의 동작시, 공핍 영역의 폭은 증대되고, 이에 따라, 소오스 영역에 강한 전계가 인가되는 것이 분산되는 것에 기인하여, 누설 전류의 발생은 최소화된다.
첨부 도면 도 3a 내지 도 3d는 본 발명의 다른 실시예를 설명하기 위한 공정 단면도로서, 이 실시예에서는 상기 일 실시예에서의 공핍 영역의 폭을 증대시키기 위한 불순물 영역의 형성 공정이 소오스 영역이 형성된 후에 수행된다.
도 3a를 참조하면, 반도체 기판(11)에 제1도전형, 예를들어, P타입의 불순물이 이온주입되고, 그런다음, 열처리되는 것에 의해 P웰(11A)이 형성된다. 이어서, P웰(11A)이 형성된 반도체 기판(11)의 소정 부분에 공지의 로코스 방식에 의하여 소자 형성 영역을 한정하는 필드산화막(12)이 형성된다 이때, 필드산화막(12)은 기판의 선택적 산화로 인하여, 양 끝단에 버즈 빅이 형성될 수 있다.
도 3b를 참조하면, 공지의 방식에 의하여, 소자 형성 영역 상에 게이트 산화막을 갖는 게이트 전극(15)이 형성되고, 그 양측의 웰(11A) 내에 소오스 및 드레인 영역(16A, 16B)이 형성된다. 여기서, 소오스 영역(16A)은 후속에서 스토리지 노드 전극이 콘택되어질 영역이고, 드레인 영역(16B)은 비트 라인이 콘택되어질 영역이다.
도 3c를 참조하면, 상기 결과물 상에 층간 절연막(17)이 형성되고, 상기 층간 절연막(17)의 일부분이 식각되어, 후속에서 스토리지 노드 전극과 콘택되어질 소오스 영역(16A)을 노출시키는 스토리지 노드 콘택홀(도시되지 않음)이 형성된다. 이때, 스토리지 노드 콘택홀읗 여성하기 위한 층간절연막(17)의 식각 공정시, 스토리지 노드 콘택홀의 콘택 마진을 확보하기 위하여, 필드산화막(12)의 버즈 빅 부분이 함께 식각된다. 따라서, 버즈 빅의 식각으로 소오스 영역(16A)의 일부가 손실된 것을 보상하기 위하여, 상기 층간절연막(17)의 식각 후에는 필드산화막(12)의 버즈 빅 부분 하단의 기판 영역에 플러그 이온, 예를들어, 소오스 영역과 동일한 불순물 타입인 인(phosphorus) 원자로 공지의 플러그 이온 주입이 수행된다.
그 다음, 소오스 영역(16A)에서의 공핍 영역의 폭을 증대시키기 위하여, 노출된 소오스 영역(16A)에 소정 도전형의 불순물이 이온주입되어, 상기 소오스 영역(16A)과 P웰(11A)이 접하는 접합 경계면에 불순물 영역(20)이 형성된다. 여기서, 불순물 영역(20)을 형성하기 위한 불순물로는 제2도전형, 예를들어, 인 이온이 이용되며, 상기 인 이온은 1×1012내지 7×1012ion/cm2의 농도와 50 내지 300KeV의 에너지로 이온주입된다. 또한, P형의 웰(11A)에 그와 반대인 N형의 불순물이 이온주입되지만, 만약, N형의 기판 또는 N형의 웰에 불순물 영역을 형성할 경우, 공핍 영역의 폭을 증대시키기 위한 불순물 이온은 제1도전형의 불순물, 예를들어, 보론 이온이 이용되며, 상기 보론 이온은 1×1011내지 7×1011ion/cm2의 농도 및 30 내지 100 Kev의 에너지로 이온주입된다.
도 3d를 참조하면, 층간절연막(17) 상에 소정의 불순물이 도핑되어 있는 폴리실리콘막이 스토리지 노드 콘택홀을 완전히 매립시킬 정도의 충분한 두께로 증착되며, 상기 폴리실리콘막은 패터닝되어, 소오스 영역(16A)과 콘택되는 스토리지 노드 전극(18)이 형성된다.
도 4는 본 발명의 실시예들에 의하여 형성된 반도체 메모리 소자의 소오스 영역의 깊이에 따른 불순물의 농도 분포도를 나타낸 그래프로서, 도면에서 A 곡선은 반도체 기판의 깊이에 따른 제1도전형, 즉, P웰의 도핑 프로파일을 나타낸 곡선이고, B 곡선은 반도체 기판의 깊이에 따른 제2도전형 영역, 즉, 소오스 영역의 도핑프로 파일을 나타낸 곡선이며, C 곡선은 A 곡선과 B 곡선의 농도 분포의 차를 나타낸 곡선이다.
도면을 참조하며, P웰의 도핑 프로 파일을 나타낸 A 곡선은, 반도체 기판의 소정 깊이까지는 거의 비슷한 농도 분포를 하고 있다. 반면 소오스 영역의 도핑 프로파일을 나타낸 B 곡선은, 반도체 기판 표면에서는 불순물이 피크치를 갖다가, 점차적으로 감소되는 농도 분포를 갖는다. A 곡선과 B 곡선과의 농도 분포차인 C 곡선은, A 곡선과 B 곡선이 교차하는 부분에서는 급격히 강하되다가, 그 이후에는 P웰과 같은 농도 분포를 갖는다. 이때, 도면의 C 곡선에서, 급격히 강하되는 부분 즉, 소오스 영역과 P웰간의 접합 경계면에는 상기 불순물 영역이 형성되어 있어, 종래에 비하여 완곡한 경사를 갖으며 넓은 공핍 영역 폭(d)을 갖는다. 따라서, 넓은 공핍 영역의 폭에 의하여, 소오스 영역에 강하게 걸리던 전계가 약하게 되어, 접합 누설이 감소된다.
이상에서와 같이, 본 발명은 기판 또는 웰과 소오스 영역의 접합 경계면에 상기 기판 또는 웰과의 반대 도전형의 불순물 영역을 형성시킴으로써, 상기 소오스 영역에서의 공핍 영역의 폭을 증대시키는 것에 의해 스토리지 노드 전극이 콘택되어질 소오스 영역에 강한 전계가 걸리어, 충돌 이온화 현상이 일어나는 것을 방지할 수 있으며, 이에 따라, 접함 누설을 감소시킬 수 있고, 이 결과로, 디램의 리프레쉬 특성을 향상시킬 수 있다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 이 기술에 속하는 당업자에게 자명할 뿐만 아니라 용이하게 발명해 낼 수 있다. 따라서 여기에 첨부된 청구범위는 앞서 설명된 것에 한정하지 않고, 상기의 청구범위는 이 발명에 내재되어 있는 특허성 있는 신규한 모든 것을 포함하며, 아울러 이 발명이 속하는 기술 분야에서 통상의 지식을 가진자에 의해서 균등하게 처리되는 모든 특징을 포함한다.

Claims (15)

  1. 반도체 기판에 제1도전형의 웰을 형성하는 단계; 상기 웰이 형성된 반도체 기판의 소정 부분에 소자 형성 영역을 한정하는 필드 산화막을 형성하는 단계; 소오스 영역이 형성될 상기 웰 부분의 소정 깊이에 제2도전형의 불순물 영역을 형성하는 단계; 상기 반도체 기판의 소자 형성 영역 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 웰 부분에 저면이 상기 불순물 영역과 접하도록 제2도전형의 소오스 및 드레인 영역을 형성하는 단계; 상기 결과물 상부에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부분을 식각하여, 상기 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 층간절연막 상에 상기 콘택홀을 통하여 상기 소오스 영역과 콘택되는 스토리지 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 불순물 영역을 형성하는 단계는, 웰이 형성된 반도체 기판 상에 소오스 예정 영역을 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 웰 부분의 소정 깊이에 제2도전형의 불순물을 소정의 농도 및 에너지로 이온 주입하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 불순물 영역을 형성하기 위한 불순물은 인(P) 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 인 이온은 1×1012내지 7×1012ion/cm2의 농도로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제4항에 있어서, 상기 인 이온은 50 내지 300Kev의 에너지로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 콘택홀을 형성하는 단계와 상기 스토리지 노드 전극을 형성하는 단계 사이에, 상기 소오스 영역에 플러그 이온을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 플러그 이온은 상기 소오스 영역과 동일 도전형의 불순물인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 반도체 기판에 제1도전형의 웰을 형성하는 단계; 상기 웰이 형성된 반도체 기판의 소정 부분에 소자 형성 영역을 한정하는 필드 산화막을 형성하는 단계; 상기 반도체 기판의 소자 형성 영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 웰 내에 제2도전형의 소오스 및 드레인 영역을 형성하는 단계; 상기 결과물의 상부에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부분을 식각하여, 상기 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 노출된 소오스 영역에 제2도전형의 불순물을 이온주입하여, 상기 소오스 영역과 웰의 접합 경계면에 불순물 영역을 형성하는 단계; 및 상기 층간절연막 상에 상기 콘택홀을 통하여 상기 소오스 영역과 콘택되는 스토리지 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제9항에 있어서, 상기 불순물 영역을 형성하기 위한 불순물은 인(P) 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 인 이온은 1×1012내지 7×1012ion/cm2의 농도로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서, 상기 인 이온은 50 내지 300Kev의 에너지로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제9항에 있어서, 상기 콘택홀을 형성하는 단계와 상기 불순물 영역을 형성하는 단계 사이에, 상기 소오스 영역에 플러그 이온을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제14항에 있어서, 상기 플러그 이온은 상기 소오스 영역과 동일 도전형의 불순물인 것을 특징으로 하는 반도체 소자의 제조방법.
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