JPS63318150A - Ｄｒａｍメモリセルの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、１トランジスタ・１キヤパシタ匿のＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリコメモ
リセルの製造方法に関するものでちる。

（従来の技術） 一般にＤＲＡＭのメモリセルは、ｌトランジスタ・１キ
ヤ／＃シタからなり、キャパシタに電荷を蓄積すること
により情報の記憶を行っている。従来、この種のメモリ
セルとしては、２次元の平面構造からなるブレーナ型メ
モリセルか用いられてきたが、メガビット級のＤＲＡＭ
では、キャノぞシタを上方に積み上げるスタック型メモ
リセルや、半導体基板に溝を堀り、該溝内にキャパシタ
を形成するトレンチ型メモリセルといった３次元構造化
により実効的なキャパシタ面積を増大させるメモリセル
が使われ始めている。その理由は、キヤ／セシタの容量
が小さい（すなわち、キャパシタに蓄積される電荷量が
少ない）場合、回路の誤動作（記憶信号が小さいため）
や、アルファ線によるンフトエラーが起９やすくなるな
どの問題が生じることにある。

第２図は、従来の通常のスタック型メモリセルの製造方
法を示す工程断面図である。この図により従来のスタッ
ク型メモリセルの製造方法を説明する。

まず、半導体基板ｌの非能動領域に周知の素子分離技術
を駆使してフィールド酸化膜２全形成した後、能動領域
にはｒ−ト絶縁膜３．Ｐ−ト電極４、ンース・ドレイン
拡散層５ａ、５ｂを順次形成し、トランジスタを形成す
る。この後、ＣＶＤ酸化膜などの絶縁膜６ｔ−全面に被
着形成し、トランジスタの一方の拡散層５ｂとメモリ中
ヤパシタの下部電極を接続するための開孔部７を周知の
ホトリン技術により絶縁膜６とＰ−ト絶縁膜３に形成し
、拡散層５ｂの一部を露出させ、第２図の（ＩＬ）なる
構造を得る。

続いて、Ｎ型ポリシリコンなどの導電材料を被着し、そ
れをホトリソ技術を用いて／臂ターニングすることによ
り、前記開孔部７において拡散層５ｂと電気的に接続さ
れたキャパシタ下部電極８を形成する。この後、キャパ
シタ下部電極８の表面に気相成長窒化膜などのキャパシ
タ誘電体膜９を形成し、第２図（ｂ）なる構造を得る。

さらに、キャパシタ下部電極８およびキャパシタ誘電体
膜９を覆うようにして、Ｎ型ポリシリコンなどの導電材
料によりキャパシタ上部電極１０を形成し、メモリキャ
ノぐシタを完成させ、第２図（ｃ）なる構造を得る。

このようにして製造されたスタック型メモリセルでは、
上方に積み上げられたメモリキャパシタおよび半導体基
板１と拡散層５ｂによる接合容量とから一定の容量全得
ることができる。

（発明が解決しようとする問題点） しかるに、上記従来方法によるメモリセルでは次のよう
な欠点を有している。まず、上方に積み上げられたメモ
リキャパシタでは、電荷蓄積容量を増大させるため、凹
凸を設ける工程を追加して実効的な表面槓全壇大させる
、あるいはキヤ・々シタ誘電体膜９ｔ−薄くするなどの
方法が考えられるが、誘電体膜９ｔ−薄くする方法では
、耐圧の低下および電荷の漏れが問題となり、また前者
の凹凸を設ける方法では、その後の微細／９ターン形成
が困難となる。このように、メモリキャパシタでは、物
理的またはグロセス的な制約によって一定値以上の電荷
蓄積容量を得る仁とが難しい。次に、半導体基板ｌと拡
散層５ｂによる接合容量は、基本的には、低濃度側に該
尚する半導体基板１の濃度を濃くすれば空乏層拡がりが
抑えられ接合容量が増加するが、半導体基板１とキャパ
シタ下部電極に接続される拡散層５ｂ以外の接合容量も
同時に増加するため、トランジスタ延いては回路のスピ
ードの低下、あるいは元放電電荷増による消費電流の増
加をもたらしてしまう。ここで、キヤ／ぐシタ下部電極
８に接続される拡散層５ｂの領域に限定して半導体基板
ｌの濃度を高くするには、限定するためのホトマスク工
程を増やさねばならない問題がある。

以上のように、従来の製造方法では、物理的。

グロセス的あるいは回路性能上の制約から、電荷蓄積容
量のより大きいスタック型メモリセルを得ることができ
なかった。

この発明は上記の点に鑑みなされたもので、従来の工程
にイオン注入工程を唯一回追加するだけで物理的、グロ
セス的あるいは回路性能上の問題を伴うことなく電荷蓄
積容量のより大きいスタック型メモリセルを得ることが
できるＤＲＡＭメモリセルの製造方法全提供すること全
目的とする。

（問題点を解決するための手段） この発明では、キャパシタ下部電極とトランジスタ拡散
層とを接続するための開孔部を形成した泊縁膜または該
絶縁膜上の、前記開孔部形成時に用いたホトＶソストパ
ターンをマスクとして前記開孔部を通して半導体基板に
不純物イオン注入することにより、キャパシタ下部電極
と接続されるトランジスタの一方の拡散層下に限定して
高濃度不純物領域を基板に形成する。

（作用） 上記の方法によれば、高濃度不純物領域によシ、キャパ
シタ下部電極と接続されるトランジスタ拡散層部分での
み接合容量が増大し、電荷蓄積容量が増大する。そのた
めの前記高濃度不純物領域は、従来工程でも存在する接
続用開孔部を形成した絶縁膜やホトレジストパターンを
利用して、ホトマスク工程を追加することなく、唯一回
のイオン注入工程の追加のみで形成されている。

（実施例） 以下この発明の一実施例を第１図を参照して説明する。

まず、半導体基板２１の非能動領域に周知の素子分離技
術を駆使してフィールド酸化膜２２を形成した後、能動
領域にはｒ−ト絶縁膜２３．ｒ−ト電極２４．ソース・
ドレイン拡散層２５ａ、２５ｂを順次形成し、トランジ
スタを形成する。この後、ＣＶＤ酸化膜などの絶縁膜２
６を全面に被着形成し、トランジスタの一部の拡散層２
５ｂとメモリキャパシタの下部電極を接続するための開
孔部２７を周知のホトリン技術により絶縁膜２６とｒ−
ト絶縁膜２３に形成し、拡散層２５ｂの一部を露出させ
、第１図の（ａ）なる構造全得る。ここで、半導体基板
２１の不純物濃度は１通常の半導体装置の製造に用いら
れるｌＸｌ０”〜５　Ｘ　１０”３−”でよい。

続いて、第１図（ｂ）に示すように、絶縁膜２６をマス
クとして開孔部２７全通してイオン注入２８を行い、−
万の拡散Ｊ＠２５ｂ下の基板領域に該基板２１と同極性
の筒濃度不純物領域２９を形成する。ここで、高濃度不
純物領域２９の一度は１×１０１７〜ｌ　Ｘ　ＩＱ”ｃ
ｒｎ−’程度になるのが好ましく、また拡散層２５ｂの
直下に形成されているようにするのがよい。そのために
も、イオン注入２８０条件として、拡散層２５ｂの深さ
よ＃）深い位置にピークｍ度がくるように選ぶべきであ
る。例えばがロン（１１’Ｂ　＋　）を用いるとすれば
、加速電圧８０　ＫｅＶ〜１２０　ＫｅＶ　を選び、ド
ーズ量としては１ｘ１０１２〜ｌ　Ｘ　１０”　ｔｏｎ
ｓ／ａｄが良い。

また、上述のように絶縁膜２６をイオン注入２８のマス
クとして用いる場合、注入時のボロンの突き抜けを防ぐ
ためにも絶縁膜２６の厚さは２５００λ以上に設定する
。また、絶縁膜２６の厚さを２５００λ以下に設定しな
ければならない場合は、該絶縁膜２６とダート絶縁膜２
３に開孔部２７を形成するホトリソ工程で用いた、絶縁
膜２６上の図示しないホトレジストパターン（５ｏｏｏ
λ〜１２０００λ厚）をマスクとして前記イオン注入２
８を行うことができる。

続いて、Ｎ型ポリシリコンなどの導電材料全被着し、そ
れをホトリン技術を用いて・ダターニングすることによ
り、前記開孔部２７において拡散層２５ｂと電気的に接
続されたキヤ・９シタ下部電極３０を形成する。この後
、キャパシタ下部電極３０の表面に気相成長窒化膜など
のキヤ・そシタ誘電体膜３１を形成し、第１図（Ｃ）な
る構造を得る。

さらに、＝？ヤノ（シタ下部電極３０および午ヤパシタ
誘電体膜３１を覆うようにしてＮ型ポリシリコンなどの
導電材料によりキャパシタ上部電極３２を形成し、メモ
リキャ・ぞシタを完成させ、第１図（ｄ）なる構造を得
る。

このようにして製造されたスタック型メモリセルにおい
ては、高濃度不純物領域２９によシ、キャパシタ下部電
極３０と接続される拡散層２５ｂ部分でのみ接合容量が
増大し、電荷蓄積容量が増大する。

（発明の効果） 以上詳細に説明したように、この発明の製造方法は、キ
ャパシタ下部電極に接続されるトランジスタ拡散層部分
で接合容量を増大させ、電荷蓄積答１１を増大させるも
のであり、上方に積み上げられたメモリキャパシタにお
いて電荷蓄積容量を増大させるものでないため、キヤ／
臂シタ誘電体膜薄膜化による耐圧の低下や電荷の漏れの
問題、さらには凹凸化による微細加工上の問題を一切無
くして電荷蓄積容量の増加が期待できる。また、キャパ
シタ下部電極に接続される拡散層に限定して接合容量を
増大させるものであり、他の拡散層と半導体基板との接
合容量は増加することがないため、トランジスタ延いて
は回路のスピードの低下あるいは元放電電荷増による消
費電流の増加など、デバイス性能に影響を及ぼすことな
く電荷蓄積容量の増加を実現できる。また、接合容量を
増大させるための高濃度不純物領域は、従来工程でも存
在する絶縁膜やホトレジスト・臂ターンを利用して必要
個所に選択的にイオン注入により形成するようにしてお
り、したがって、ホトマスク工程の追加を無くして、唯
一回のイオン注入工程の追加のみで容易に容量増加を達
成できる。

【図面の簡単な説明】

、１１図はこの発明のＤＲＡＭメモリセルの製造方法の
一実施例を示す工程断面図、第２図は従来の製造方法を
示す工程断面図である。 ２１・・・半導体基板％　２３・・・ゲート胎縁膜、２
４・・・’ｙ’−４電極、２５ａ　、２５　ｂ・・・ン
ース・ドレイン拡散層、２６・・・絶縁膜、２７・・・
開孔部、２８・・・イオン注入、２９・・・高濃度不純
物領域、３０・・・キャパシタ下部電極、３１・・・キ
ャパシタ誘電体膜。 ３２・・・キャパシタ上部電極。 未発チセ１屯＃′Ｊ４エル浜護９ 第１図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板にゲート酸化膜、ゲート電極および一
   対の拡散層からなるトランジスタを形成した後、その上
   に絶縁膜を形成する工程と、 （ｂ）その絶縁膜の一部に、前記トランジスタの一方の
   拡散層とキャパシタ下部電極とを接続するための開孔部
   をホトリソ工程で形成する工程と、 （ｃ）前記絶縁膜または該絶縁膜上の前記ホトリソ工程
   で用いたホトレジストパターンをマスクとして前記開孔
   部を通して基板に不純物イオン注入し、前記トランジス
   タの一方の拡散層下の基板領域に高濃度不純物領域を形
   成する工程と、 （ｄ）その後、前記開孔部を通して一方の拡散層に接続
   されるキャパシタ下部電極、その上のキャパシタ誘電体
   膜、その上のキャパシタ上部電極を順次形成する工程と
   を具備してなるＤＲＡＭメモリセルの製造方法。