DE102022128549B3 - Feldeffekttransistor mit drainerweiterungsgebiet - Google Patents

Feldeffekttransistor mit drainerweiterungsgebiet Download PDF

Info

Publication number
DE102022128549B3
DE102022128549B3 DE102022128549.9A DE102022128549A DE102022128549B3 DE 102022128549 B3 DE102022128549 B3 DE 102022128549B3 DE 102022128549 A DE102022128549 A DE 102022128549A DE 102022128549 B3 DE102022128549 B3 DE 102022128549B3
Authority
DE
Germany
Prior art keywords
fet
region
dielectric
lateral direction
along
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102022128549.9A
Other languages
English (en)
Inventor
Andreas Hoffmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102022128549.9A priority Critical patent/DE102022128549B3/de
Priority to US18/487,170 priority patent/US20240145580A1/en
Priority to CN202311408934.4A priority patent/CN117954496A/zh
Application granted granted Critical
Publication of DE102022128549B3 publication Critical patent/DE102022128549B3/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Es wird ein Feldeffekttransistor, FET (100), beschrieben. Der FET (100) weist eine dielektrische Struktur (102) auf, die ein Gatedielektrikum (1021) und ein Abschirmdielektrikum (1022) umfasst. Das Abschirmdielektrikum (1022) ist dicker als das Gatedielektrikum (1021) und grenzt entlang einer ersten lateralen Richtung (x1) an das Gatedielektrikum oder ist hiervon beabstandet. Der FET weist zudem ein Kanalgebiet (106) von einem ersten Leitfähigkeitstyp auf, das an eine Unterseite (1051) des Gatedielektrikums (1021) grenzt. Ebenso umfasst der FET (100) ein Hilfsgebiet (108) von einem zweiten Leitfähigkeitstyp, das an die Unterseite (1051) des Gatedielektrikums (1021) grenzt und entlang einer zweiten lateralen Richtung (x2) an das Kanalgebiet (106) grenzt. Ein Drainerweiterungsgebiet (110) vom ersten Leitfähigkeitstyp grenzt an eine Unterseite (1052) des Abschirmdielektrikums (1022).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich auf ein Halbleiterbauelement, insbesondere auf einen Feldeffekttransistor (FET), der ein Drainerweiterungsgebiet aufweist.
  • HINTERGRUND
  • Die Technologieentwicklung neuer Generationen von Halbleiterbauelementen, z. B. von FETs, zielt darauf ab, die elektrischen Eigenschaften der Bauelemente zu verbessern und die Fertigungskosten durch Verkleinern der Bauelementabmessungen zu reduzieren. Beispielhafte Halbleiterbauelemente sind aus den Druckschriften US 2017 / 0 141 213 A1 , US 2009 / 0 194 785 A1 sowie US 5 923 055 A bekannt. Obwohl die Kosten durch eine Verkleinerung der Bauelementabmessungen reduziert werden können, muss hierfür eine Reihe von Kompromissen und Herausforderungen bewältigt werden, um die Bauelementfunktionalität pro Flächeneinheit zu vergrößern. So ist beispielsweise ein Kompromiss zwischen dem flächenspezifischen Durchlasswiderstand, Ron×A, Schalteffizienz und Zuverlässigkeitsanforderungen, zu finden.
  • Daher besteht ein Bedarf an einem verbesserten Feldeffekttransistor.
  • ZUSAMMENFASSUNG
  • Ein Beispiel dieser Offenbarung betrifft einen Feldeffekttransistor, FET. Der FET weist eine dielektrische Struktur auf, die ein Gatedielektrikum und ein Abschirmdielektrikum umfasst. Das Abschirmdielektrikum ist dicker als das Gatedielektrikum und grenzt entlang einer ersten lateralen Richtung an das Gatedielektrikum oder ist hiervon beabstandet. Der FET weist ferner ein Kanalgebiet von einem ersten Leitfähigkeitstyp auf, das an eine Unterseite des Gatedielektrikums grenzt. Der FET weist ferner ein Hilfsgebiet von einem zweiten Leitfähigkeitstyp auf, das an die Unterseite des Gatedielektrikums grenzt und entlang einer zweiten lateralen Richtung an das Kanalgebiet grenzt. Auch weist der FET ein Drainerweiterungsgebiet vom ersten Leitfähigkeitstyp auf, das an eine Unterseite des Abschirmdielektrikums grenzt.
  • Ein weiteres Beispiel betrifft ein Verfahren zum Ausbilden eines Feldeffekttransistors, FET. Das Verfahren weist ein Ausbilden einer dielektrischen Struktur auf, die ein Gatedielektrikum und ein Abschirmdielektrikum umfasst, wobei das Abschirmdielektrikum dicker als das Gatedielektrikum ist und entlang einer ersten lateralen Richtung an das Gatedielektrikum grenzt oder hiervon beabstandet ist. Das Verfahren weist ein Ausbilden eines Kanalgebiets von einem ersten Leitfähigkeitstyp auf, das an eine Unterseite des Gatedielektrikums grenzt. Das Verfahren umfasst ferner ein Ausbilden eines Hilfsgebiets von einem zweiten Leitfähigkeitstyp, das an die Unterseite des Gatedielektrikums grenzt und entlang einer zweiten lateralen Richtung an das Kanalgebiet grenzt. Auch weist das Verfahren ein Ausbilden eines Drainerweiterungsgebiets vom ersten Leitfähigkeitstyp auf, das an eine Unterseite des Abschirmdielektrikums grenzt.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile beim Lesen der folgenden detaillierten Beschreibung und beim Studieren der beiliegenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Abbildungen veranschaulichen Beispiele von Feldeffekttransistoren und integrierten Schaltungen und dienen zusammen mit der Beschreibung dazu, Prinzipien der Beispiele zu erläutern. Weitere Beispiele werden in der folgenden detailierten Beschreibung erläutert.
    • 1A bis 1C zeigen einen beispielhaften Feldeffekttransistor vom Verarmungstyp in Drauf- und Querschnittsansicht.
    • 2A und 2B sind beispielhafte perspektivische Ansichten eines Feldeffekttransistors vom Verarmungstyp.
    • 3A bis 3C zeigen beispielhaft Kontaktanordnungen auf Body und Source eines FETs vom Verarmungstyp.
    • 4A, 4B und 5 zeigen beispielhafte Schaltungsanordnungen eines FETs vom Verarmungstyp.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende detaillierte Beschreibung nimmt Bezug auf die Zeichnungen, die beispielhafte Ausgestaltungen von FETs veranschaulichen. Merkmale, die für ein Beispiel dargestellt oder beschrieben sind, können in Verbindung mit anderen Beispielen verwendet werden, um ein weiteres Beispiel zu erhalten. Es ist ausdrücklich beabsichtigt, dass die vorliegende Offenbarung solche Modifikationen und Variationen umfasst. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich der Veranschaulichung.
  • Die Begriffe „aufweisen“, „umfassen“, „enthalten“ und dergleichen sind offene Begriffe, und geben das Vorhandensein der angegebenen Strukturen, Elemente oder Merkmale an, schließen aber das Vorhandensein zusätzlicher Elemente oder Merkmale nicht aus.
  • Der Begriff „elektrisch verbunden“ kann eine dauerhafte niederohmige Verbindung zwischen elektrisch verbundenen Elementen kennzeichnen, z. B. einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder ein stark dotiertes Halbleitermaterial. Der Begriff „elektrisch gekoppelt“ kann beinhalten, dass zwischen den elektrisch gekoppelten Elementen ein oder mehrere Zwischenelemente zur Signal- und/oder Leistungsübertragung geschaltet sein können, z. B. Elemente, die steuerbar sind, um in einem ersten Zustand eine niederohmige elektrische Verbindung und in einem zweiten Zustand eine hochohmige elektrische Entkopplung herzustellen.
  • Die für physikalische Größen angegebenen Bereiche schließen die Grenzwerte ein. Zum Beispiel lautet ein Bereich für einen Parameter y von a bis b a ≤ y ≤ b. Das Gleiche gilt für Bereiche mit einem Grenzwert wie „höchstens“ und „mindestens“.
  • Die Begriffe „auf“ und „über“ sind nicht so zu verstehen, dass sie nur „direkt auf“ und „direkt über“ bedeuten. Vielmehr kann, wenn ein Element „auf“ oder „über“ einem anderen Element liegt (z. B. eine Schicht „auf“ oder „über“ einer anderen Schicht oder „auf“ oder „über“ einem Substrat), eine weitere Komponente (z. B. eine weitere Schicht) zwischen den beiden Elementen liegen (z. B. kann eine weitere Schicht zwischen einer Schicht und einem Substrat liegen, wenn die Schicht „auf“ oder „über“ dem Substrat liegt).
  • Ein FET gemäß einem Ausführungsbeispiel weist eine dielektrische Struktur auf. Die dielektrische Struktur kann ein Gatedielektrikum und ein Abschirmdielektrikum umfassen. Das Abschirmdielektrikum ist beispielsweise dicker als das Gatedielektrikum und grenzt entlang einer ersten lateralen Richtung an das Gatedielektrikum oder ist hiervon beabstandet. Der FET weist beispielsweise zudem ein Kanalgebiet von einem ersten Leitfähigkeitstyp auf, das an eine Unterseite des Gatedielektrikums grenzt. Der FET weist beispielsweise zudem ein Hilfsgebiet von einem zweiten Leitfähigkeitstyp auf, das an die Unterseite des Gatedielektrikums grenzt und entlang einer zweiten lateralen Richtung an das Kanalgebiet grenzt. Auch weist der FET beispielsweise ein Drainerweiterungsgebiet vom ersten Leitfähigkeitstyp auf, das an eine Unterseite des Abschirmdielektrikums grenzt.
  • Der FET kann beispielsweise ein lateraler FET sein. Bei einem lateralen FET ist die Laststromflussrichtung eine laterale Richtung, z. B. die erste laterale Richtung, und ein Sourcegebiet und ein Draingebiet sind entlang der ersten lateralen Richtung voneinander beabstandet. Der laterale FET kann beispielsweise ein lateral-diffundierter Metalloxid-Halbleitertransistor (LDMOS-Transistor) sein. Im LDMOS-Transistor kann ein Kanalbereich durch einen lateralen Diffusionsversatz zwischen Dotierstoffen des Sourcegebiets und Dotierstoffen des Bodygebiets definiert werden, die zunächst durch eine gemeinsame Maske in einen Halbleiterkörper eingebracht werden können, z. B. durch Ionenimplantation. Bei der Herstellung von LDMOS-Transistoren werden jedoch in der Regel unterschiedliche Masken für die Einbringung der Dotierstoffe für das Sourcegebiet und die Dotierstoffe für das Bodygebiet verwendet. Daher kann der Kanalbereich des LDMOS-Transistors auch durch Lithographie definiert werden.
  • Der FET kann beispielsweise ein planarer FET sein. Anders als bei Trench- oder Graben-FETs, bei denen die Gateelektrode in einem Graben angeordnet ist und ein Kanalstrom entlang einer Seitenwand des Grabens fließt, ist die Gateelektrode beim planaren FET planar bzw. eben und über der ersten Oberfläche des Halbleiterkörpers angeordnet. Somit fließt der Kanalstrom entlang der ersten Oberfläche in einem Kanalbereich, der an das Gatedielektrikum an der ersten Oberfläche angrenzt.
  • Der FET kann beispielsweise monolithisch in einer Mischtechnologie realisiert sein. Derartige Mischtechnologien kommen zum Einsatz, um etwa analoge Schaltungsblöcke in einem Chip durch die in dieser Technologie enthaltenen bipolaren Bauelemente zu bilden und um Schnittstellen zu digitalen Systemen bereitzustellen, und um digitale Schaltungsblöcke durch die in dieser Technologie enthaltenen komplementären Metall-Oxid-Halbleiter (CMOS) - Bauelemente zu bilden und eine Signalverarbeitungsfunktionalität bereitzustellen, als auch um Nieder-, Mittel- oder Hochspannungs- oder Leistungsblöcke durch in dieser Technologie enthaltene Feldeffekttransistoren zu bilden. Solche Mischtechnologien sind z. B. als Bipolar CMOS-DMOS, BCD-Technologien oder Smart-Power-Technologien (SPT) bekannt und werden in einer Vielzahl von Anwendungsbereichen eingesetzt, z. B. in der Beleuchtungstechnik, der Motorsteuerung, der Automobilelektronik, dem Energiemanagement für mobile Geräte, Audioverstärkern, der Stromversorgung, in Festplatten und Druckern. Der FET kann z. B. Teil eines BCD- oder Smart-Power-Chips in einem der oben genannten Anwendungsbereiche sein.
  • Der den FET beinhaltende Halbleiterkörper kann auf verschiedenen Halbleitermaterialien basieren, z. B. Silizium (Si), Silizium-auf-Isolator (SOI), Silizium-Saphir (SOS), Silizium-Germanium, Germanium, Galliumarsenid, Siliziumkarbid, Galliumnitrid oder anderen Verbindungshalbleitermaterialien. Der Halbleiterkörper kann auf einem Halbleitersubstrat, z. B. einem Halbleiterwafer, basieren und eine oder mehrere darauf abgeschiedene Epitaxieschichten enthalten und auch rückseitig gedünnt sein.
  • Das Gatedielektrikum kann beispielsweise auf einer ersten Oberfläche des Halbleiterkörpers ausgebildet sein. Die erste Oberfläche kann eine Vorderseite oder eine Oberseite des Halbleiterkörpers sein, und eine zweite Oberfläche kann z. B. eine Rückseite oder eine Hinterseite des Halbleiterkörpers sein. Der Halbleiterkörper kann z. B. über die zweite Fläche an einem Leadframe befestigt werden. Über der ersten Oberfläche des Halbleiterkörpers können Bondpads angeordnet und Bonddrähte z. B. auf die Bondpads gebondet werden.
  • Der FET kann eine Sourceelektrode und eine Drainelektrode als Teil eines Verdrahtungsbereichs über dem Halbleiterkörper aufweisen. Der Verdrahtungsbereich kann eine oder mehr als eine, z. B. zwei, drei, vier oder noch mehr Verdrahtungsebenen umfassen. Jede Verdrahtungsebene kann aus einer einzelnen oder einem Stapel von leitenden Schichten, z. B. Metallschichten oder hochdotierten Halbleiterschichten, bestehen. Die Verdrahtungsebenen können z. B. lithografisch strukturiert sein. Zwischen den gestapelten Verdrahtungsebenen kann eine dielektrische Zwischenschichtstruktur angeordnet sein. In Öffnungen in der dielektrischen Zwischenschichtstruktur können Kontaktstöpsel oder Vias ausgebildet werden, um Teile, z. B. Metallleitungen oder Kontaktbereiche, verschiedener Verdrahtungsebenen elektrisch miteinander zu verbinden. Die Sourceelektrode kann aus einem oder mehreren Elementen des Verdrahtungsbereichs gebildet sein. Ebenso kann die Drainelektrode aus einem oder mehreren Elementen des Verdrahtungsbereichs gebildet sein. Beispielsweise können die Sourceelektrode und die Drainelektrode separate Teile einer strukturierten ersten Verdrahtungsebene, z. B. einer ersten Metallschicht, umfassen.
  • Die dielektrische Struktur kann eine Vielzahl von aneinander angrenzenden bzw. ineinander übergehenden oder zusammenhängenden Teilen umfassen, die sich beispielsweise in Material, Form und/oder Funktion unterscheiden können. Beispielsweise können die zusammenhängenden Teile der dielektrischen Struktur durch separate Prozesse gebildet werden. Die zusammenhängenden Teile der dielektrischen Struktur können zum Beispiel Teile sein, die entlang der ersten lateralen Richtung zusammenhängen. Das Gatedielektrikum kann beispielsweise ein elektrisch isolierendes Material wie ein Oxid, z. B. SiO2, ein Nitrid, z. B. Si3N4, ein high-k-Dielektrikum oder ein low-k-Dielektrikum oder eine beliebige Kombination davon sein. Das Gatedielektrikum kann zum Beispiel als thermisches Oxid ausgebildet sein. Die dielektrische Struktur kann z. B. weitere Teile in Richtung der Drainelektrode umfassen, die sich vom Gatedielektrikum in Bezug auf die Materialzusammensetzung oder die geometrischen Abmessungen wie die Dicke unterscheiden. Ein Beispiel für solch einen weiteren Teil der dielektrischen Struktur ist das Abschirmdielektrikum, das dicker als das Gatedielektrikum ist und entlang der ersten lateralen Richtung an das Gatedielektrikum grenzt oder hiervon beabstandet ist, z. B. durch einen dazwischen angeordneten weiteren Teil der dielektrischen Struktur. Zum Beispiel kann die Dicke des Abschirmdielektrikums die Dicke des Gatedielektrikums um 100 % bis 600 % übersteigen. In einigen anderen Beispielen kann die Dicke des Abschirmdielektrikums die Dicke des Gatedielektrikums sogar um 700 % oder noch mehr übersteigen. Zum Beispiel kann die Dicke des Abschirmdielektrikums die Dicke des Gatedielektrikums um 10 nm oder mehr übersteigen.
  • Eine Unterseite des Abschirmdielektrikums kann einen geringeren vertikalen Abstand zu der zweiten Oberfläche, z. B. Rückseite des Bauelements, haben als die erste Oberfläche. Beispielsweise kann sich die Unterseite des Abschirmdielektrikums an der Unterseite einer Ausnehmung oder eines Grabens im Halbleiterkörper befinden. In diesem Fall kann das Abschirmdielektrikum als flache Grabenisolierung (STI, shallow trench isolation) ausgebildet sein. Die Unterseite des Abschirmdielektrikums kann auch der Unterseite eines oxidierten Teils des Halbleiterkörpers entsprechen, z. B. die Unterseite einer lokalen Oxidation von Silizium (LOCOS, local oxidation of silicon).
  • Auf dem Abschirmdielektrikum kann beispielsweise eine dielektrische Zwischenschichtstruktur als weiterer Teil der dielektrischen Struktur angeordnet sein. Die erste Verdrahtungsebene kann eine Verdrahtungsebene des Verdrahtungsbereichs sein, die der ersten Oberfläche des Halbleiterkörpers am nächsten ist. Die erste Verdrahtungsebene kann separate Teile enthalten, z. B. separate Metallschichtabschnitte. Die separaten Teile können z. B. Teile einer Feldelektrode, einer Sourceelektrode oder einer Drainelektrode umfassen.
  • Die Gateelektrode kann aus einem oder mehreren leitfähigen Materialien bestehen, z. B. aus Metall, Metallsilicid, einer Metallverbindung, hochdotiertem Halbleitermaterial wie hochdotiertem polykristallinem Silizium. Die Gateelektrode kann z. B. aus einer einzelnen Schicht, z. B. einer hochdotierten polykristallinen Schicht, oder aus einem Schichtstapel bestehen. Die Gateelektrode kann eine planare Gatelektrode sein, die direkt auf dem Gatedielektrikum ausgebildet ist. Beispielsweise kann die Gateelektrode entlang der ersten lateralen Richtung um einen lateralen Abstand vom Abschirmdielektrikum beabstandet sein. Jedoch kann sich die Gateelektrode entlang der lateralen Richtung auch bis auf einen Teil des Abschirmdielektrikums erstrecken. Beispielsweise kann der FET zusätzlich zur Gateelektrode eine Feldelektrode aufweisen, die aus einem oder mehreren leitfähigen Materialien besteht, z. B. aus Metall, Metallsilizid, einer Metallverbindung oder einem hochdotierten Halbleitermaterial wie hochdotiertem polykristallinem Silizium. Die Feldelektrode kann z. B. in Form und/oder Material ähnlich wie Kontaktstöpsel oder Kontaktleitungen bzw. Vias im Verdrahtungsbereich ausgebildet sein, die zur elektrischen Verbindung eines aktiven Bereichs im Halbleiterkörper, z. B. eines Transistorzellenfeldes des FETs, mit einer Verdrahtungsebene im Verdrahtungsbereich verwendet werden. Die Feldelektrode grenzt beispielsweise an das Abschirmdielektrikum an und kann entlang der ersten lateralen Richtung von der Gateelektrode beabstandet sein. Somit kann die Feldelektrode elektrisch von der Gateelektrode getrennt sein. Die Feldelektrode kann zum Beispiel elektrisch mit der Sourceelektrode verbunden sein. Alternativ dazu kann die Feldelektrode elektrisch mit einer Referenzspannung verbunden sein. Die Referenzspannung kann z. B. durch einen Spannungsteiler oder eine Referenzspannungsversorgung bereitgestellt werden.
  • Das Hilfsgebiet des FETs, das an eine Unterseite des Gatedielektrikums grenzt und entlang der zweiten lateralen Richtung an das Kanalgebiet grenzt, kann beispielsweise Teil einer Bodystruktur eines zweiten Leitfähigkeitstyps sein. Beispielsweise können die Bodystruktur und das Sourcegebiet elektrisch kurzgeschlossen sein, z.B. indem sie mit der Sourceelektrode elektrisch verbunden sind. Das Kanalgebiet kann beispielsweise zwischen einem Teil der Bodystruktur und dem Gatedielektrikum ausgebildet sein. Auch kann die Bodystruktur ein tiefes Bodygebiet aufweisen, dessen vertikales Dotierstoffprofil zur ersten Oberfläche abfällt und mit einem in entgegengesetzter Richtung abfallenden vertikalen Dotierstoffprofil eines flachen Bodygebiets der Bodystruktur überlappt. Auch kann das tiefe Bodygebiet sich entlang der ersten lateralen Richtung bis unter das Drainerweiterungsgebiet bzw. darüber hinaus erstrecken, d.h. das tiefe Bodygebiet und das Drainerweiterungsgebiet können entlang der ersten lateralen Richtung teilweise überlappen. Die teilweise Überlappung kann sich aufgrund des Kompensationsprinzips oder des RESURF-Prinzips (REduced SURface Field) positiv auf die Sperrfähigkeit des FET auswirken.
  • Das Drainerweiterungsgebiet kann beispielsweise entlang der ersten lateralen Richtung an die Bodystruktur angrenzen. Auch kann das Drainerweiterungsgebiet beispielsweise auf eine Drain-Source-Durchbruchsspannung in einem Bereich von 5 V bis 200 V ausgelegt sein. Der gewünschte Sperrspannungsbereich kann beispielsweise durch eine geeignete Dimensionierung und Dotierung des Drainerweiterungsgebiets eingestellt werden. So kann der FET z.B. in Schaltungsanwendungen wie Spannungsversorgungsblöcken, z. B. einem Logikspannungsversorgungsblock mit Bandgap-Schaltung, eingesetzt werden. Um eine gewünschte Strombelastbarkeit zu realisieren, kann der FET aus einer Vielzahl parallel geschalteter FET-Zellen aufgebaut sein. Bei den parallel geschalteten FET-Zellen kann es sich zum Beispiel um Feldeffekttransistorzellen handeln, die in Form eines Streifens oder eines Streifensegments ausgebildet sind. Natürlich können die FET-Zellen auch jede andere Form haben, z. B. kreisförmig, elliptisch, polygonal wie oktaedrisch.
  • Die Kombination von Kanalgebiet und Hilfsgebiet entlang der zweiten lateralen Richtung ermöglicht eine Verbesserung der Zuverlässigkeit des selbstleitenden FETs. Ein Zentrum der Stoßionisation zwischen der Bodystruktur und dem Drainerweiterungsgebiet kann zu einer Löcheransammlung unterhalb des Gatedielektrikums führen, welche die Gatefunktionalität stören oder zum Verlust der Gatefunktionalität führen kann, z.B. durch Potentialverschiebungen. Das Hilfsgebiet kann dieser unerwünschten Löcheransammlung entgegenwirken, indem es einen Pfad zur Ableitung der Löcher bereitstellt und somit in Kombination mit dem Kanalgebiet zu einer Verbesserung der Zuverlässigkeit des FETs führt.
  • Beispielsweise kann der FET ein lateraler FET vom Verarmungstyp sein. Ein FET vom Verarmungstyp ist selbstleitend. Ein selbstleitender FET ist bereits nach angelegter Spannung zwischen Source und Drain leitend. Das wird beispielsweise durch eine schwache n-Dotierung zwischen n-leitenden Wannen (Source und Drain), z. B. das Kanalgebiet, erzielt. Der laterale FET vom Verarmungstyp sperrt beispielsweise nur vollständig, wenn die Gatespannung negativer ist als die Spannung am Sourceanschluss.
  • Beispielsweise können das Kanalgebiet und das Hilfsgebiet entlang der zweiten lateralen Richtung alternierend angeordnet sein. Jeweilige Breiten der entlang der zweiten Richtung versetzt angeordneten Kanalgebiete können übereinstimmen oder auch variieren. Eine Variation der Breite der Kanalgebiete kann auch auf einen oder mehrere Abschnitte entlang der zweiten lateralen Richtung beschränkt sein. Jeweilige Breiten der entlang der zweiten Richtung versetzt angeordneten Hilfsgebiete können übereinstimmen oder auch variieren. Eine Variation der Breite der Hilfsgebiete kann auch auf einen oder mehrere Abschnitte entlang der zweiten lateralen Richtung beschränkt sein.
  • Beispielsweise kann das Hilfsgebiet ein Teil eines Wannengebiets, z. B. Body- oder Bulkgebiets vom zweiten Leitfähigkeitstyp sein, das an eine Unterseite eines Teils des Kanalgebiets grenzt.
  • Beispielsweise weist das Wannengebiet ein erstes vertikales Profil von Dotierstoffen vom zweiten Leitfähigkeitstyp auf, z. B. Bor. Eine maximale Dotierstoffkonzentration des erstes vertikalen Profils kann in einem Bereich von 1017 cm-3 bis 5×1017 cm-3 liegen. Eine Dosis des ersten vertikalen Profils kann beispielsweise in einem Bereich von 1×1012 cm-2 bis 2×1013 cm-2 liegen.
  • Beispielsweise weist das Kanalgebiet ein zweites vertikales Profil von Dotierstoffen vom ersten Leitfähigkeitstyp auf, z. B. Arsen. Eine maximale Dotierstoffkonzentration des zweiten vertikalen Profils kann in einem Bereich von 1017 cm-3 bis 3×1018 cm-3 liegen. Eine Dosis des zweiten vertikalen Profils kann beispielsweise in einem Bereich von 5×1011 cm-2 bis 7×1012 cm-2 liegen.
  • Beispielsweise können die Dotierstoffe des ersten vertikalen Profils im Kanalgebiet die Dotierstoffe des zweiten vertikalen Profils im Kanalgebiet teilweise kompensieren. Die Nettodotierung ist somit durch den Leitfähigkeitstyp der Dotierstoffe des zweiten vertikalen Profils bestimmt.
  • Beispielsweise können sich das erste Kanalgebiet und das Hilfsgebiet jeweils streifenförmig entlang der ersten lateralen Richtung erstrecken. Abhängig von der Dimensionierung der in der zweiten lateralen Richtung abwechselnd angeordneten Kanal- und Hilfsgebiete kann eine Erstreckung eines Kanalgebiets entlang der ersten lateralen Richtung größer, kleiner oder auch gleich groß sein wie die Erstreckung des jeweiligen Kanalgebiets entlang der zweiten lateralen Richtung. Auch kann eine Erstreckung eines Hilfsgebiets entlang der ersten lateralen Richtung größer, kleiner oder auch gleich groß sein wie die Erstreckung des jeweiligen Hilfsgebiets entlang der zweiten lateralen Richtung.
  • Beispielsweise kann eine Streifenbreite des Kanalgebiets entlang der zweiten lateralen Richtung zwei bis zwanzig Mal so groß sein wie eine Streifenbreite des Hilfsgebiets entlang der zweiten lateralen Richtung. Eine geeignete Dimensionierung der Streifenbreiten ermöglicht eine ungehinderte Gatefunktionalität durch Unterdrückung der Löcheransammlung mittels des der Löcherableitung dienenden Hilfsgebiets bei gleichzeitig kompakter Bauweise durch Ausnutzung der Bauelementweite für das Kanalgebiet. So kann das Kanalgebiet beispielsweise eine Streifenbreite im Bereich von 3 µm bis 6 µm aufweisen, und das Hilfsgebiet kann beispielsweise eine Streifenbreite in einem Bereich von 0,3 µm bis 1 µm aufweisen, z. B. 0,6 µm Streifenbreite im Hilfsgebiet und 4,4 µm Streifenbreite im Kanalgebiet.
  • Beispielsweise kann eine Streifenlänge des Kanalgebiets entlang der ersten lateralen Richtung größer sein als eine Streifenlänge des Hilfsgebiets entlang der ersten lateralen Richtung. Beispielsweise können das Kanalgebiet und das Hilfsgebiet in Richtung zum Sourcegebiet bündig abschließen und das Kanalgebiet kann in Richtung zum Draingebiet entlang der ersten lateralen Richtung über das Hilfsgebiet hinausragen.
  • Beispielsweise kann ein Teil des Drainerweiterungsgebiets an eine Unterseite eines Teils des Kanalgebiets angrenzen. Der Teil der Drainerweiterungsgebiets kann zudem seitlich an die Bodystruktur angrenzen.
  • Beispielsweise können das Kanalgebiet und das Hilfsgebiet durch entlang der ersten lateralen Richtung oder entlang der zweiten lateralen Richtung zueinander versetzt angeordnete Kontakte, z.B. Kontaktstöpsel, elektrisch angeschlossen sein.
  • Beispielsweise können das Kanalgebiet und das Hilfsgebiet durch einen sich entlang der zweiten lateralen Richtung erstreckenden Kontakt elektrisch gemeinsam angeschlossen sein. Der Kontakt kann sich beispielsweise ohne Unterbrechung über die Grenze zwischen Kanalgebiet und Hilfsgebiet hinweg erstrecken.
  • Beispielsweise kann das Drainerweiterungsgebiet geeignet sein, eine Drain-zu-Source Spannung in einem Bereich von 5V bis 200V zu sperren. Dies kann etwa über das Dotierstoffprofil und/oder die lateralen Abmessungen des Drainerweiterungsgebiets eingestellt werden.
  • Beispielsweise kann der FET ein tiefes Bodygebiet vom zweiten Leitfähigkeitstyp aufweisen, das mit dem Hilfsgebiet elektrisch verbunden ist und sich unterhalb des Drainerweiterungsgebiets lateral erstreckt. Eine Erstreckung des tiefen Bodygebiets in der ersten lateralen Richtung und eine Erstreckung des Drainerweiterungsgebiets in der ersten lateralen Richtung können mindestens teilweise überlappen.
  • Beispielsweise kann das Abschirmdielektrikum eine Flachgrabenisolationsstruktur oder eine LOCOS-Struktur sein.
  • Beispielsweise kann eine Dicke des Abschirmdielektrikums eine Dicke des Gatedielektrikums um 100 % bis 600 % übersteigen.
  • Eine integrierte Schaltung gemäß einem Ausführungsbeispiel dieser Offenbarung weist den FET gemäß einem der hierin beschriebenen Beispiele auf.
  • Beispielsweise kann das Hilfsgebiet des FETs in der integrierten Schaltung mit einem GND Pin elektrisch verbunden sein.
  • Beispielsweise kann der FET in der integrierten Schaltung als High-Side Schalter zur Bereitstellung einer Versorgungsspannung für einen Logik-Schaltungsblock verschaltet sein.
  • Details zum strukturellen Aufbau, zur Funktion oder zu technischen Vorteilen der oben beschriebenen Merkmale gelten in gleicher Weise für das nachfolgend beschriebene Verfahren und die zeichnerisch veranschaulichten Beispiele und umgekehrt. Die oben und unten beschriebenen Beispiele und Merkmale können kombiniert werden.
  • Ein Verfahren zum Ausbilden eines FETs gemäß einem Ausführungsbeispiel umfasst beispielsweise ein Ausbilden einer dielektrischen Struktur, die ein Gatedielektrikum und ein Abschirmdielektrikum aufweist. Das Abschirmdielektrikum kann dicker als das Gatedielektrikum sein und entlang einer ersten lateralen Richtung an das Gatedielektrikum angrenzen oder hiervon beabstandet sein. Beispielsweise umfasst das Verfahren zudem ein Ausbilden eines Kanalgebiets von einem ersten Leitfähigkeitstyp, das an eine Unterseite des Gatedielektrikums grenzt. Das Verfahren weist beispielsweise zudem ein Ausbilden eines Hilfsgebiets von einem zweiten Leitfähigkeitstyp auf, das an die Unterseite des Gatedielektrikums grenzt und entlang einer zweiten lateralen Richtung an das Kanalgebiet grenzt. Auch kann das Verfahren ein Ausbilden eines Drainerweiterungsgebiets vom ersten Leitfähigkeitstyp aufweisen, das an eine Unterseite des Abschirmdielektrikums grenzt.
  • Funktionelle und strukturelle Details, die in Bezug auf die obigen Beispiele beschrieben wurden, gelten auch für die in den Figuren dargestellten und weiter unten beschriebenen Beispiele. In den dargestellten Beispielen ist der erste Leitfähigkeitstyp ein n-Typ und der zweite Leitfähigkeitstyp ist ein p-Typ für einen n-Kanal-FET. Die Leitfähigkeitstypen können auch umgekehrt sein, so dass für einen p-Kanal-FET der erste Leitfähigkeitstyp ein p-Typ und der zweite Leitfähigkeitstyp ein n-Typ sein kann.
  • In der schematischen Draufsicht von 1A sowie den zugehörigen beispielhaften Querschnittsansichten von 1B, 1C ist ein beispielhafter FET 100 dargestellt. Der FET ist vom Verarmungstyp, d.h. selbstleitend. Die Querschnittsansicht der 1B ist entlang der Schnittlinie AA` von 1A aufgenommen und die Querschnittsansicht der 1C ist entlang der Schnittlinie BB` von 1A aufgenommen.
  • Der FET 100 weist eine dielektrische Struktur 102 auf einem Halbleiterkörper 104 auf. Die dielektrische Struktur weist ein Gatedielektrikum 1021 und ein Abschirmdielektrikum 1022 auf. Das Abschirmdielektrikum 1022 ist dicker als das Gatedielektrikum 1021 und grenzt entlang einer ersten lateralen Richtung x1 an das Gatedielektrikum 1021. Eine Dicke, d.h. vertikale Abmessung, des Abschirmdielektrikums 1022 kann beispielsweise eine Dicke des Gatedielektrikums 1021 um 100 % bis 600 % übersteigen. Im dargestellten Beispiel ist das Abschirmdielektrikum 1022 als LOCOS-Struktur ausgeführt. Alternativ kann das Abschirmdielektrikum 1022 jedoch auch als STI-Dielektrikum oder planares Dielektrikum ausgeführt sein.
  • Der FET 100 vom Verarmungstyp weist zudem ein n-dotiertes Kanalgebiet 106 auf, das an eine Unterseite 1051 des Gatedielektrikums 1021 grenzt. Das n-dotierte Kanalgebiet 106 geht in ein n+-dotiertes Sourcegebiet 111 über. Auch weist der FET 100 ein p-dotiertes Hilfsgebiet 108 auf, das an die Unterseite 1051 des Gatedielektrikums 1021 grenzt und entlang einer zweiten lateralen Richtung x2 an das Kanalgebiet 106 grenzt. Das Kanalgebiet 106 und das Hilfsgebiet 108 erstrecken sich jeweils streifenförmig entlang der ersten lateralen Richtung x1. Eine Streifenbreite w1 des Kanalgebiets 106 entlang der zweiten lateralen Richtung x2 kann beispielsweise zwei bis zwanzig Mal so groß sein wie eine Streifenbreite w2 des Hilfsgebiets 108 entlang der zweiten lateralen Richtung x2. Eine Streifenlänge I1 des Kanalgebiets 106 entlang der ersten lateralen Richtung x1 kann beispielsweise größer sein als eine Streifenlänge I2 des Hilfsgebiets 108 entlang der ersten lateralen Richtung x1.
  • Der FET 100 umfasst auch ein n-dotiertes Drainerweiterungsgebiet 110, das an eine Unterseite 1052 des Abschirmdielektrikums 1022 und an einer Unterseite 107 des Kanalgebiets 106 grenzt. Das Drainerweiterungsgebiet 110 grenzt lateral an ein p-dotiertes Bodygebiet (Bulkgebiet) 112 an.
  • In der in 1A gezeigten Querschnittsansicht erstreckt sich das Kanalgebiet 106 entlang der ersten lateralen Richtung x1 vom Sourcegebiet 111 zum Abschirmdielektrikum 1022. Alternativ kann das Kanalgebiet 106 auch vor dem Abschirmdielektrikum 1022 enden, wie in 1D beispielhaft dargestellt ist.
  • In den perspektivischen Ansichten der 2A und 2B sind weitere beispielhafte Merkmale eines FETs 100 dargestellt. Hierbei basiert die 2B auf 2A ohne Darstellung des Verdrahtungsbereichs mit dielektrischen und leitenden Strukturen oberhalb des Halbleiterkörpers.
  • Das Kanalgebiet 106 grenzt an die Unterseite 1051 des Gatedielektrikums 1021 an. Eine Gateelektrode 114 ist auf dem Gatedielektrikum 1021 ausgebildet und erstreckt sich bis auf das Abschirmdielektrikum 1022. Auf dem Abschirmdielektrikum 1022 ist eine Feldelektrode 116 ausgebildet, die lateral von der Gatelektrode 114 beabstandet ist und wie die Gatelektrode 114 an ein Zwischenschichtdielektrikum 117 grenzt. Eine Sourceelektrode S umfasst einen Teil einer Metallisierungslage eines Verdrahtungsbereichs sowie einen Kontaktstöpsel oder eine Kontaktleitung, die sich durch das Zwischenschichtdielektrikum 117 zum n+-Sourcegebiet 111 erstreckt. Eine Drainelektrode D umfasst einen anderen Teil der Metallisierungslage des Verdrahtungsbereichs sowie einen weiteren Kontaktstöpsel oder eine weitere Kontaktleitung, die sich durch das Zwischenschichtdielektrikum 117 zu einem n+-Draingebiet 118 erstreckt.
  • Das p-dotierte Bodygebiet 112 ist in ein flaches Bodygebiet 1121 sowie ein tiefes Bodygebiet 1122 unterteilt. Das flache Bodygebiet 1121 grenzt an die Unterseite 107 des Kanalgebiets 106 and und kann das Hilfsgebiet 108 umfassen. Das tiefe Bodygebiet 1122 überlappt in vertikaler Richtung y mit dem flachen Bodygebiet 1121 und erstreckt sich lateral bis unter das Drainerweiterungsgebiet 110. Unterhalb des tiefen Bodygebiets 1122 ist ein n-dotiertes Halbleitersubstrat 1041 ausgebildet.
  • In der schematischen Draufsicht von 3A sind das Kanalgebiet 106 und das Hilfsgebiet 108 durch einen sich entlang der zweiten lateralen Richtung x2 erstreckenden Kontakt 120 elektrisch gemeinsam angeschlossen.
  • In der schematischen Draufsicht von 3B sind das Kanalgebiet 106 und das Hilfsgebiet 108 durch entlang der zweiten lateralen Richtung x2 zueinander versetzt angeordnete Kontakte 1201, 1202 elektrisch angeschlossen.
  • In der schematischen Draufsicht von 3C sind das Kanalgebiet 106 und das Hilfsgebiet 108 durch entlang der ersten lateralen Richtung x1 zueinander versetzt angeordnete Kontakte 1203, 1204 elektrisch angeschlossen.
  • Beispielhafte Verschaltungen und Elektrodenkonfigurationen des FETs 100 innerhalb einer integrierten Schaltung 200 werden im Folgenden mit Bezug auf 4A und 4B beschrieben.
  • Der FET 100 innerhalb der integrierten Schaltung 200 kann, wie in 4A gezeigt, die Gateelektrode 114 aufweisen, jedoch keine weitere Feldelektrode. Wie in 4B dargestellt ist, kann der FET 100 in der integrierten Schaltung 200 neben der Gatelektrode 114 auch eine Feldelektrode 116 aufweisen, die beispielsweise auf dem Abschirmdielektrikum ausgebildet sein kann.
  • Die Gateelektrode 114 kann über eine Gateansteuerungsschaltung mit einer Gatespannung VG versorgt werden, z. B. mit VG im Bereich von 2.5 V. Die Sourceelektrode S kann beispielsweise den Ausgang eines High-Side Schalters bilden und eine Ausgangsspannung von 3 V liefern. Die Drainelektrode D kann beispielsweise an eine Versorgungsspannung oder an einen Microcontroller angeschlossen sein und z. B. ein Potential von 3 V, 5 V oder 40 V aufweisen. Der Bodygebiet (Bulk) 112 kann beispielweise mit GND elektrisch verbunden sein, um etwa eine kapazitive Entkopplung von Hintergrundrauschen zu erzielen.
  • Ein Schaltungsteil einer beispielhaften integrierten Schaltung 200, die den FET 100 umfasst, ist in 5 dargestellt. Die Drainelektrode D des FETs 100 ist mit einer Versorgungsspannung Vdd verbunden. Die Gateelektrode ist mit einer Gateansteuerungsschaltung 122 verbunden. Das Bodygebiet (Bulk) 112 des FETs ist mit GND verbunden und die Sourceelektrode ist mit dem Ausgangsanschluss OUT verbunden, an den eine beispielhaft dargestellte Last 124 angeschlossen ist

Claims (21)

  1. Feldeffekttransistor, FET (100), der aufweist: eine dielektrische Struktur (102), die ein Gatedielektrikum (1021) und ein Abschirmdielektrikum (1022) aufweist, wobei das Abschirmdielektrikum (1022) dicker als das Gatedielektrikum (1021) ist und entlang einer ersten lateralen Richtung (x1) an das Gatedielektrikum grenzt oder hiervon beabstandet ist; ein Kanalgebiet (106) von einem ersten Leitfähigkeitstyp, das an eine Unterseite (1051) des Gatedielektrikums (1021) grenzt; ein Hilfsgebiet (108) von einem zweiten Leitfähigkeitstyp, das an die Unterseite (1051) des Gatedielektrikums (1021) grenzt und entlang einer zweiten lateralen Richtung (x2) an das Kanalgebiet (106) grenzt; und ein Drainerweiterungsgebiet (110) vom ersten Leitfähigkeitstyp, das an eine Unterseite (1052) des Abschirmdielektrikums (1022) grenzt.
  2. FET (100) nach dem vorangehenden Patentanspruch, wobei der FET (100) ein lateraler FET vom Verarmungstyp ist.
  3. FET (100) nach einem der vorangehenden Patentansprüche, wobei das Kanalgebiet (106) und das Hilfsgebiet (108) entlang der zweiten lateralen Richtung (x2) alternierend angeordnet sind.
  4. FET (100) nach einem der vorangehenden Patentansprüche, wobei das Hilfsgebiet (108) ein Teil eines Wannengebiets (112) vom zweiten Leitfähigkeitstyp ist, das an eine Unterseite eines Teils des Kanalgebiets (106) grenzt.
  5. FET (100) nach dem vorangehenden Patentanspruch, wobei das Wannengebiet (112) ein erstes vertikales Profil von Dotierstoffen vom zweiten Leitfähigkeitstyp aufweist, und eine maximale Dotierstoffkonzentration des ersten vertikalen Profils in einem Bereich von 1017 cm-3 bis 5×1017 cm-3 liegt.
  6. FET (100) nach dem vorangehenden Patentanspruch, wobei das Kanalgebiet (106) ein zweites vertikales Profil von Dotierstoffen vom ersten Leitfähigkeitstyp aufweist, und eine maximale Dotierstoffkonzentration des zweiten vertikalen Profils in einem Bereich von 1017 cm-3 bis 3×1018 cm-3 liegt.
  7. FET (100) nach dem vorhergehenden Patentanspruch, wobei die Dotierstoffe des ersten vertikalen Profils im Kanalgebiet (106) die Dotierstoffe des zweiten vertikalen Profils im Kanalgebiet (106) teilweise kompensieren.
  8. FET (100) nach einem der vorangehenden Patentansprüche, wobei das erste Kanalgebiet (106) und das Hilfsgebiet (108) sich jeweils streifenförmig entlang der ersten lateralen Richtung (x1) erstrecken.
  9. FET (100) nach dem vorangehenden Patentanspruch, wobei eine Streifenbreite (w1) des Kanalgebiets (106) entlang der zweiten lateralen Richtung (x2) zwei bis zwanzig Mal so groß ist wie eine Streifenbreite (w2) des Hilfsgebiets (108) entlang der zweiten lateralen Richtung (x2).
  10. FET (100) nach einem der zwei vorangehenden Patentansprüche, wobei eine Streifenlänge (I1) des Kanalgebiets (106) entlang der ersten lateralen Richtung (x1) größer ist als eine Streifenlänge (I2) des Hilfsgebiets (108) entlang der ersten lateralen Richtung (x1).
  11. FET (100) nach einem der vorangehenden Patentansprüche, wobei ein Teil des Drainerweiterungsgebiets (110) an eine Unterseite (107) eines Teils des Kanalgebiets (106) grenzt.
  12. FET (100) nach einem der vorangehenden Patentansprüche, wobei das Kanalgebiet (106) und das Hilfsgebiet (108) durch entlang der ersten lateralen Richtung (x1) oder entlang der zweiten lateralen Richtung (x2) zueinander versetzt angeordnete Kontakte elektrisch angeschlossen sind.
  13. FET (100) nach einem der Patentansprüche 1 bis 11, wobei das Kanalgebiet (106) und das Hilfsgebiet (108) durch einen sich entlang der zweiten lateralen Richtung (x2) erstreckenden Kontakt elektrisch gemeinsam angeschlossen sind.
  14. FET (100) nach einem der vorangehenden Patentansprüche, wobei das Drainerweiterungsgebiet (110) geeignet ist, eine Drain-zu-Source Spannung in einem Bereich von 5V bis 200V zu sperren.
  15. FET (100) nach einem der vorangehenden Patentansprüche, der zudem aufweist: ein tiefes Bodygebiet vom zweiten Leitfähigkeitstyp, das mit dem Hilfsgebiet (108) elektrisch verbunden ist und sich unterhalb des Drainerweiterungsgebiets (110) lateral erstreckt, wobei eine Erstreckung des tiefen Bodygebiets in der ersten lateralen Richtung (x1) und eine Erstreckung des Drainerweiterungsgebiets (110) in der ersten lateralen Richtung (x1) mindestens teilweise überlappen.
  16. FET (100) nach einem der vorangehenden Patentansprüche, wobei das Abschirmdielektrikum (1022) eine Flachgrabenisolationsstruktur oder eine LOCOS-Struktur, Local Oxidation of Silicon-Struktur, ist.
  17. FET (100) nach einem der vorangehenden Patentansprüche, wobei eine Dicke des Abschirmdielektrikums (1022) eine Dicke des Gatedielektrikums (1021) um 100 % bis 600 % übersteigt.
  18. Integrierte Schaltung, die den FET (100) nach einem der vorangehenden Patentansprüche aufweist.
  19. Integrierte Schaltung nach dem vorangehenden Patentanspruch, wobei das Hilfsgebiet (108) mit einem GND Pin elektrisch verbunden ist.
  20. Integrierte Schaltung nach einem der zwei vorangehenden Patentansprüche, wobei der FET (100) als High-Side Schalter zur Bereitstellung einer Versorgungsspannung für einen Logik-Schaltungsblock verschaltet ist.
  21. Verfahren zum Ausbilden eines Feldeffekttransistors, FET (100), das aufweist: Ausbilden einer dielektrischen Struktur (102), die ein Gatedielektrikum (1021) und ein Abschirmdielektrikum (1022) aufweist, wobei das Abschirmdielektrikum (1022) dicker als das Gatedielektrikum (1021) ist und entlang einer ersten lateralen Richtung (x1) an das Gatedielektrikum grenzt oder hiervon beabstandet ist; Ausbilden eines Kanalgebiets (106) von einem ersten Leitfähigkeitstyp, das an eine Unterseite (1051) des Gatedielektrikums (1021) grenzt; Ausbilden eines Hilfsgebiets (108) von einem zweiten Leitfähigkeitstyp, das an die Unterseite (1051) des Gatedielektrikums (1021) grenzt und entlang einer zweiten lateralen Richtung (x2) an das Kanalgebiet (106) grenzt; und Ausbilden eines Drainerweiterungsgebiets (110) vom ersten Leitfähigkeitstyp, das an eine Unterseite (1052) des Abschirmdielektrikums (1022) grenzt.
DE102022128549.9A 2022-10-27 2022-10-27 Feldeffekttransistor mit drainerweiterungsgebiet Active DE102022128549B3 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102022128549.9A DE102022128549B3 (de) 2022-10-27 2022-10-27 Feldeffekttransistor mit drainerweiterungsgebiet
US18/487,170 US20240145580A1 (en) 2022-10-27 2023-10-16 Field-effect transistor with a dielectric structure having a gate dielectric and a shielding dielectric
CN202311408934.4A CN117954496A (zh) 2022-10-27 2023-10-27 具有漏极扩展区的场效应晶体管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102022128549.9A DE102022128549B3 (de) 2022-10-27 2022-10-27 Feldeffekttransistor mit drainerweiterungsgebiet

Publications (1)

Publication Number Publication Date
DE102022128549B3 true DE102022128549B3 (de) 2023-12-07

Family

ID=88790324

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102022128549.9A Active DE102022128549B3 (de) 2022-10-27 2022-10-27 Feldeffekttransistor mit drainerweiterungsgebiet

Country Status (3)

Country Link
US (1) US20240145580A1 (de)
CN (1) CN117954496A (de)
DE (1) DE102022128549B3 (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923055A (en) 1994-09-22 1999-07-13 Daimler-Benz Aktiengesellschaft Controllable semiconductor component
US20090194785A1 (en) 2008-01-11 2009-08-06 Fuji Electric Device Technology Co., Ltd. Semiconductor device and manufacturing method thereof
US20170141213A1 (en) 2013-10-10 2017-05-18 Magnachip Semiconductor, Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923055A (en) 1994-09-22 1999-07-13 Daimler-Benz Aktiengesellschaft Controllable semiconductor component
US20090194785A1 (en) 2008-01-11 2009-08-06 Fuji Electric Device Technology Co., Ltd. Semiconductor device and manufacturing method thereof
US20170141213A1 (en) 2013-10-10 2017-05-18 Magnachip Semiconductor, Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
US20240145580A1 (en) 2024-05-02
CN117954496A (zh) 2024-04-30

Similar Documents

Publication Publication Date Title
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
EP0833386B1 (de) Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
DE102013107379B4 (de) Integriertes Halbleiterbauelement und Brückenschaltung mit dem integrierten Halbleiterbauelement
DE102009030086B4 (de) Feldeffekteinrichtung, Verfahren zum Betreiben dieser Feldeffekteinrichtung und Verfahren zum Herstellen einer Feldeffekteinrichtung
DE10297535B4 (de) Verfahren zur Herstellung eines Hochspannungs-Hochgeschwindigkeits-MOS-Transistors durch Ionen-Implantation
DE19649686A1 (de) Struktur und Herstellungsverfahren eines Hochspannungs-Metalloxid-Silizium-Feldeffekttransistors (MOSFET)
DE112009002330T5 (de) Leistungs-Mosfet mit einem verspannten Kanal in einer Halbleiter-Heterostruktur auf Metallsubstrat
DE102015110112A1 (de) Ladungskompensationsstruktur und entsprechende fertigung
DE102014110006A1 (de) Ladungskompensations-Halbleitervorrichtungen
DE69724578T2 (de) SOI-MOS-Feldeffekttransistor
EP1774596A2 (de) Hochvolt-nmos-transistor und herstellungsverfahren
DE102014114897A1 (de) Verfahren zum Fertigen eines vertikalen Halbleiterbauelements und vertikales Halbleiterbauelement
EP1631990B1 (de) Herstellungsverfahren für einen feldeffekttransistor
DE102017118121A1 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102015118616B3 (de) Latchup-fester Transistor
DE102013111966B4 (de) Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung
DE102017115536A1 (de) Ladungskompensationshalbleiterbauelement und Herstellungsverfahren dafür
DE102017130223B4 (de) Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
DE102022128549B3 (de) Feldeffekttransistor mit drainerweiterungsgebiet
DE102004002181B4 (de) Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren
DE69333544T2 (de) Statischer Induktionsthyristor
DE19638437C2 (de) Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
EP1273043B1 (de) Cmos-kompatibler lateraler dmos-transistor
DE102005044165A1 (de) Halbleiterbauelement mit einem pn-Übergang und Verfahren zum Herstellen desselben
DE102011079307A1 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division