CN1623237A - 完全耗尽型绝缘层上硅结构的掺杂方法和包含所形成掺杂区的半导体器件 - Google Patents
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Abstract
本发明大致涉及完全耗尽型SOI结构的掺杂方法，以及包含所形成掺杂区的半导体器件。在一个示例的实施例中，该器件包含在包括基体衬底(30A)、埋入氧化物层(30B)和有源层(30C)的绝缘层上硅衬底上形成的晶体管，该晶体管包含栅极电极(36)，并且在第一浓度标准下以一掺杂剂材料掺杂该基体衬底(30A)。该器件进一步包含在该基体衬底(30A)中形成的第一掺杂区(42A)，且以与该基体衬底掺杂剂材料相同类型的掺杂剂材料掺杂该第一掺杂区(42A)，其中该第一掺杂区(42A)中的掺杂剂材料的浓度标准高于该基体衬底(30A)中之第一掺杂剂浓度标准，且该第一掺杂区(42A)大致与该栅极电极(36)对准。
Description
发明领域
本发明大致关于半导体制造技术，更具体地关于完全耗尽型(fullydepleted)绝缘层上硅(SOI)结构的掺杂方法以及包含所形成掺杂区的器件。
背景技术
半导体工业中一直致力于提高诸如微处理器、存储器件等的集成电路器件的工作速度。消费者对于计算机和电子设备更为快速工作的需求更强化了此种驱动力。此种对更快的速度的需求已使得诸如晶体管等的半导体器件的尺寸持续地缩小。也就是说，典型的场效应晶体管(Field Effect Transistor；简称FET)中诸如沟道长度、结深度、栅极绝缘厚度等许多组成部分的尺寸都缩小了。例如，所有其它的条件都相同时，晶体管的沟道长度愈小，晶体管的工作速度将愈快。因此，一直致力缩小典型晶体管的组成部分的尺寸或规格，以便提高该晶体管及设有此种晶体管的集成电路器件的整体速度。
当持续缩小晶体管的尺寸以满足先进技术的需求时，半导体器件的可靠性要求电源供应电压也随之降低。因此，每一连续的技术问世通常也伴随着晶体管工作电压的降低。众所周知，在绝缘层上硅(Silicon-On-Insulator；简称SOI)衬底上制造的晶体管器件在较低工作电压下比在基体硅(bulk silicon)衬底中制造的类似尺寸的晶体管有较佳的性能。SOI器件在较低工作电压下的较佳性能是与SOI器件可得到的结电容值比类似尺寸的基体硅器件可得到的结电容值低有关。SOI器件中的埋入氧化物层将有源晶体管区与基体硅衬底隔离，因而降低了结电容值。
图1表示在绝缘层上硅衬底11上制造晶体管10的例子。如图所示，该SOI衬底11由基体衬底11A、埋入氧化物层11B和有源层11C构成。而该晶体管10由栅极绝缘层14、栅极电极16、若干侧壁间隔物19、漏极区18A和源极区18B所构成。在有源层11C中形成有复数个沟槽隔离区17。图1中还表示在绝缘材料层21中形成的复数个导电接点20。这些导电接点20提供了到漏极和源极区18A、18B的电连接。如图所示，晶体管10在栅极绝缘层14下的有源层11C中界定了沟道区12。通常以适当的掺杂剂材料即，用于NMOS器件的诸如硼或二氟化硼等的P型掺杂剂或用于PMOS器件的诸如砷或磷等的N型掺杂剂，掺杂基体衬底11A。典型地，该基体衬底11A有大约为1015离子/立方厘米的掺杂浓度标准。埋入氧化物层11B可由二氧化硅构成，且埋入氧化物层11B可有大约为200至360纳米(2000至3600埃)的厚度。有源层11C可由掺杂硅构成，且该有源层11C可有大约为5至30纳米(50至300埃)的厚度。
在SOI衬底中制造的晶体管比在基体衬底中制造的晶体管有多项性能上的优点。例如，在SOI衬底中制造的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor；简称CMOS)器件不容易抑制被称为锁存(latch-up)电容耦合。此外，在SOI衬底中制造的晶体管一般而言具有较大的驱动电流及较高的跨导值。此外，深亚微米SOI晶体管比制造成类似尺寸的基体晶体管更能避免短沟道效应。
虽然SOI器件较类似尺寸的基体器件提供有更佳的性能，但是SOI器件也有所有的薄膜晶体管共同的某些性能问题。例如，在薄膜有源层11C中制造SOI晶体管的各有源组件。将薄膜晶体管微缩到较小的尺寸时，需要减少有源层11C的厚度。然而，当有源层11C的厚度减少时，有源层11C的电阻值相应地增加。因而对晶体管的性能可能有不利的影响，这是因为在具有较高电阻值的导电体中制造各晶体管组件时，将减小晶体管10的驱动电流。此外，当SOI器件的有源层11C的厚度持续减少时，会改变该器件的临界电压(VT)。简而言之，当有源层11C的厚度减少时，该器件的临界电压变得不稳定。因此，在诸如微处理器、存储器件、逻辑器件等的现代集成电路器件中使用此种不稳定的器件将变得相当困难，或是无法使用。
此外，断路状态的漏电流一直是集成电路设计中的顾虑所在，这是因为此种电流除了造成其它的问题之外还会增加电力消耗。而在诸如可携式计算机等采用集成电路的许多现代消费电子设备中，此种较大的电力消耗是尤其不希望的。最后，当完全耗尽型SOI结构中器件尺寸持续减小时，可能会发生较大的短沟道效应。即，在此种完全耗尽型器件中，漏极18A电场的至少某些电场线可能经由较厚的(200至360纳米)埋入氧化物层11B而耦合到晶体管10的沟道区12。在某些情形中，漏极18A的电场可能实际导通晶体管10而起作用。理论上，减少埋入氧化物层11B的厚度和/或增加基体衬底11A的掺杂浓度可减轻此种问题。然而，如果采取此种动作，将可能增加漏极和源极区18A、18B与基体衬底11A间之的结电容值，因而抵消了SOI技术的一项主要效益，即减少此种结电容值。
本发明涉及可解决或至少部分减轻一些或全部前文所述各问题的一种器件及各种方法。
发明内容
本发明大致涉及完全耗尽型SOI结构的掺杂方法及包含所形成掺杂区的器件。在一个实施例中，该器件包含在包括基体衬底、埋入氧化物层和有源层的绝缘层上硅衬底之上形成的晶体管，该晶体管包含栅极电极，且在第一浓度标准下以一掺杂剂材料掺杂该基体衬底。该器件进一步包含在基体衬底中形成的第一掺杂区，该第一掺杂区包含与基体衬底掺杂剂材料相同类型的掺杂剂材料，且第一掺杂区具有比基体衬底的第一浓度标准高的掺杂剂材料浓度标准，且该第一掺杂区大致与栅极电极对准。
在另一示例的实施例中，该器件包含在包括基体衬底、埋入氧化物层和有源层的绝缘层上硅衬底之上形成的晶体管，该晶体管包含栅极电极，且在第一浓度标准下以一掺杂剂材料掺杂该基体衬底。该器件进一步包含在基体衬底中形成的第一、第二和第三掺杂区，该第一、第二和第三掺杂区包含与基体衬底掺杂剂材料相同类型的掺杂剂材料，且第一、第二和第三掺杂区具有比基体衬底的第一浓度标准高的掺杂剂材料浓度标准，且第一掺杂区大致与栅极电极对准，并垂直地间隔开该第二及第三掺杂区。
在一个示例的实施例中，该方法包含下列步骤：在包含基体衬底、埋入氧化物层和有源层的绝缘层上硅衬底之上形成栅极电极，并且在第一浓度标准下以一掺杂剂材料掺杂该基体衬底。该方法进一步包含下列步骤：至少利用该栅极电极作为掩膜执行离子注入工艺，以便将掺杂剂材料注入该基体衬底，以与该衬底中掺杂剂材料相同类型的掺杂剂材料执行该注入工艺，该注入工艺产生在该基体衬底中形成的第一掺杂区，该第一掺杂区大致与栅极电极自对准，且该第一掺杂区具有比基体衬底的第一掺杂剂浓度标准高的掺杂剂浓度标准。
在又一示例的实施例中，该方法包含下列步骤：在包含基体衬底、埋入氧化物层和有源层的绝缘层上硅衬底之上形成栅极电极，并且在第一浓度标准下以一掺杂剂材料掺杂该基体衬底；以及至少利用栅极电极作为掩膜而执行离子注入工艺，以便将掺杂剂材料注入该基体衬底，以与该基体衬底中掺杂剂材料相同类型的掺杂剂材料执行该注入工艺，该注入工艺产生在该基体衬底中形成的第一、第二和第三掺杂区，该第一掺杂区大致与栅极电极自对准，且垂直地间隔开第二及第三掺杂区，该第一、第二和第三掺杂区具有比该基体衬底的第一掺杂剂浓度标准高的掺杂剂浓度标准。
附图说明
通过结合附图参照以下说明可以理解本发明，相同的标记表示相同的元件，其中：
图1是在SOI衬底之上形成的说明现有技术的半导体器件的剖面图；以及
图2A和2B是用来形成本发明的半导体器件的各部分的例示方法的剖面图。
虽然本发明易于做出各种修改及替代形式，但已经通过这些图式中的例子示出本发明的一些特定实施例，且已在本文中详细说明了这些特定实施例。然而，我们当了解，本文对这些特定实施例的说明用意并非将本发明限制在所揭示的这些特定形式，相反地，本发明将涵盖后附权利要求所界定的本发明的精神及范围内的所有修改、等效物和替代。
具体实施方式
下文中将说明本发明的实施例。为了顾及说明的清晰，本说明书中将不说明真实实施例的所有特征。当然，无庸置疑的，在开发任何此类真实的实施例时，必须做出许多与实施例相关的决定，以便达到开发者的特定目标，例如符合与系统相关的及与业务相关的限制条件，而这些限制条件将随着不同的实施例改变。此外，很清楚地，此种开发工作可能是复杂且耗时的，但对已从本发明揭示事项获益的本领域普通技术人员的一般知识者而言，仍然将是一种例行的工作。
现在将参照各附图说明本发明。虽然这些图式中半导体器件各区域及结构的绘示具有极精确且明显的组态和轮廓，但本领域技术人员应当了解，实际上，这些区域及结构并非如这些图式中示出地这般精确。此外，这些图式中所示出的各组件形成区及掺杂区的相对尺寸可能比这些组件形成区或掺杂区的制造尺寸放大或缩小。然而，加入这些附图，以便描述并解说本发明的各例子。应将本文所用的字和词汇了解并诠释为具有与本领域技术人员对这些字和词汇所了解的一致的意义。不会因持续地在本文中使用术语或词汇，即意味着该术语或词汇有特殊的定义，即与本领域技术人员所了解的一般和惯常的意义不同的定义。如果想要使术语或词汇有特殊的意义，即与本领域技术人员所了解的意义不同的意义，则将在本说明书中以一种直接且毫不含糊地提供该术语或词汇的特殊定义的下定义的方式明确地说明该特殊的定义。
一般而言，本发明涉及完全耗尽型SOI结构的掺杂方法及包含所形成掺杂区的器件。虽然以形成示例的NMOS晶体管的形式说明本发明，但是本领域技术人员在完整地阅读了本申请案之后将可了解本发明并不受此限制。更具体而言，可在诸如NMOS、PMOS、CMOS等的各种技术中采用本发明，且可将本发明用于诸如储存器件、微处理器和逻辑器件等各种不同类型的器件。
图2A表示在SOI衬底30上形成晶体管29的中间制造阶段的已部分形成的晶体管29。在一个示例的实施例中，SOI衬底30由基体衬底30A、埋入氧化物层(BOX)30B和有源层30C构成。当然，图2A只表示完整的衬底或晶片的一小部分。在形成NMOS器件的实施例中，可用诸如硼或二氟化硼等的P型掺杂剂材料掺杂基体衬底30A，且基体衬底30A可有大约为1015离子/立方厘米的掺杂剂浓度。在一个实施例中，埋入氧化物层30B可有大约为5至50纳米(50至500埃)的厚度，且可由二氧化硅构成该埋入氧化物层30B。有源层30C可有大约为5至30纳米(50至300埃)的厚度，且在NMOS器件的情形中，可以P型掺杂剂材料掺杂该有源层30C。不应将所叙述的SOI衬底30的结构的细节视为对本发明的限制，除非在最后的权利要求中明确地述及此种限制。
图2A所示的半导体器件29处于制造工艺中的一点，其中已在有源层30C中形成若干沟槽隔离区32，并且已在有源层30C之上形成栅极绝缘层34和栅极电极36。栅极电极36具有厚度38，在一个实施例中该厚度范围大约为100至150纳米(1000至1500埃)。可使用形成这样的组成部分的传统技术来形成半导体器件29和该半导体器件的诸如栅极电极36、栅极绝缘层34和沟槽隔离区32等各组成部分。例如，可由二氧化硅构成栅极绝缘层34，且可由掺杂多晶硅构成栅极电极36。因此，不应将用来形成图2A所示半导体器件29的各组成部分的特定技术及材料视为对本发明的限制，除非在最后的权利要求中明确地说明此种限制。
如图2A中箭头40所示，利用栅极电极36作为注入掩膜执行离子注入工艺。使用与用来掺杂基体衬底30A的掺杂剂材料相同类型的掺杂剂材料，即，用于NMOS器件的P型掺杂剂材料以及用于PMOS器件的N型掺杂剂材料，执行该离子注入工艺40。离子注入工艺40在基体衬底30A中形成复数个掺杂区，即图2B所示的第一掺杂区42A、第二掺杂区42B和第三掺杂区42C。请注意，该第一掺杂区42A大致与栅极电极36自对准，且这些掺杂区42B、42C与第一掺杂区42A之间垂直偏移了距离44，该距离44大约相当于栅极电极36的厚度38。即，第一掺杂区42A的上表面43A分别与第二及第三掺杂区42B、42C的上表面43B、43C垂直间隔了距离44，该距离44大约等于栅极电极36的厚度38。此外，使用本技术时，第一掺杂区42A位于将成为晶体管29的沟道区33的区域之下。还请注意，第二及第三掺杂区42B、42C分别具有各自的边缘45、47，且边缘45、47大致与栅极电极36的侧壁37对准。每一掺杂区42A、42B、42C分别具有厚度46，厚度46在一个实施例中大约为10至50纳米(100至500埃)。选择注入工艺40的能量，使第一掺杂区42A的上表面43A大致对准基体衬底30A与埋入氧化物层30B间的界面。即，第一掺杂区42A的上表面43A可大约离开基体衬底30A与埋入氧化物层30B间的界面有0至5纳米(0至50埃)。在一个较佳实施例中，该上表面43A将位于基体衬底30A与埋入氧化物层30B间的界面上。
一般而言，将在极高的掺杂剂剂量标准下执行离子注入工艺40，使所形成的各掺杂区，即，区域42A、42B、42C具有较高的掺杂剂材料浓度，即，大约至少为1016离子/立方厘米。也就是说，掺杂区42A、42B、42C的掺杂剂浓度将高于基体衬底30A中的掺杂标准。在注入工艺40期间注入硼的一个实施例中，在40至70千电子伏特(KeV)的能量水平下，以大约1014至1016离子/平方厘米的剂量注入硼，以便形成具有大约1016至1018离子/立方厘米的掺杂剂浓度标准的注入区42A、42B、42C。根据所使用的特定掺杂剂种类，在范围为40至400keV的能量水平下注入其它种类的掺杂剂。在注入之后，可在范围大约为600至1050℃的温度下执行退火工艺。在一个实施例中，可在较低的温度下执行该退火工艺，以便确保注入区42A、42B、42C大致保持在被注入的位置。当然，对于PMOS型器件而言，得利用诸如砷或磷的N型掺杂剂材料来执行该离子注入工艺40。此外，对于CMOS型技术而言，可视需要适当地形成各种NMOS及PMOS器件的掩膜，同时利用与适当的NMOS或PMOS器件有关的适当掺杂剂材料来执行注入工艺40。
然后，如图2B所示，执行额外处理，以完成晶体管29的形成。更具体而言，可执行额外的工艺，以便形成图2B所示的侧壁间隔物50、源极/漏极区52和导电接点54等组成部分。如前文所述，可利用本领域技术人员熟知的各种标准技术及材料形成各组成部分。因此，不应将用来形成图2B所示晶体管29的各组成部分的特定技术及材料视为对本发明的限制，除非在最后的权利要求中明确地说明此种限制。
通过使用本发明，可解决或减轻本申请案的现有技术一节中所概述的各种问题。更具体而言，依靠在晶体管29的沟道区33下局部形成的自对准注入区42A，即可减小断路状态的漏电流。在此同时，利用该自对准工艺将所形成的额外掺杂区42B、42C置于基体衬底30A中的足够深处，使这些额外掺杂区通常不致增加基体衬底30A与源极/漏极区52间的结电容值。
本发明大致关于完全耗尽型SOI结构的掺杂方法和包含所形成掺杂区的器件。在一个示例的实施例中，该器件包含在包含基体衬底、埋入氧化物层和有源层的绝缘层上硅衬底之上形成的具有栅极电极的晶体管，其中在第一浓度标准下以掺杂剂材料掺杂该基体衬底。该器件进一步包含在该基体衬底中形成的第一掺杂区42A，该第一掺杂区包含与该基体衬底掺杂剂材料相同类型的掺杂剂材料，其中该第一掺杂区的掺杂剂材料浓度标准高于该基体衬底的第一浓度标准。在该实施例中，该第一掺杂区42A大致与栅极电极对准。
在另一示例的实施例中，该器件包含在包含基体衬底、埋入氧化物层和有源层的绝缘层上硅衬底之上形成的晶体管，该晶体管包含栅极电极，且在第一浓度标准下以掺杂剂材料掺杂该基体衬底。该器件进一步包含在该基体衬底中形成的第一、第二、及第三掺杂区，该等掺杂区包含与基体衬底掺杂剂材料相同类型的掺杂剂材料，且第一、第二、及第三掺杂区具有比该基体衬底的第一浓度标准高的掺杂剂材料浓度标准，且该第一掺杂区大致与栅极电极对准，并垂直地间隔开第二及第三掺杂区。
在一个示例的实施例中，该方法包含下列步骤：在包含基体衬底、埋入氧化物层和有源层的绝缘层上硅衬底之上形成栅极电极，并且在第一浓度标准下以掺杂剂材料掺杂该基体衬底；以及至少利用栅极电极作为掩膜执行离子注入工艺，以将掺杂剂材料注入该基体衬底，以与该衬底中掺杂剂材料相同类型的掺杂剂材料执行该注入工艺，该注入工艺产生在基体衬底中形成的第一掺杂区，第一掺杂区大致与栅极电极自对准，且该第一掺杂区具有比该基体衬底的第一掺杂剂浓度标准高的掺杂剂浓度标准。
在另一示例的实施例中，该方法包含下列步骤：在包含基体衬底、埋入氧化物层和有源层的绝缘层上硅衬底之上形成栅极电极，并且在第一浓度标准下以掺杂剂材料掺杂基体衬底；以及至少利用该栅极电极作为掩膜执行离子注入工艺，以便将掺杂剂材料注入该基体衬底，以与该基体衬底中掺杂剂材料相同类型的掺杂剂材料执行该注入工艺，该注入工艺产生在该基体衬底中形成的第一、第二、及第三掺杂区，其中该第一掺杂区大致与栅极电极自对准，且垂直地间隔开该第二及第三掺杂区，该第一、第二、及第三掺杂区具有比该基体衬底的第一掺杂剂浓度标准高的掺杂剂浓度标准。
前文所揭示的这些特定实施例只是供举例，这是因为本领域技术人员在参阅本发明的揭示事项之后，可易于以不同但等效的方式修改并实施本发明。例如，可按照不同的顺序执行前文所述的工艺步骤。此外，除了下文的权利要求所述之外，不得将本发明限制在本文所示的结构或设计的细节。因此，显然可改变或修改前文所揭示的特定实施例，且将把所有此类的变化视为在本发明的范围及精神内。因此，在下面的权利要求中说明了本发明所寻求的保护。
Claims (16)
1.一种包含掺杂区的器件，包含：
在包含基体衬底(30A)、埋入氧化物层(30B)和有源层(30C)的绝缘层上硅衬底之上形成的晶体管，该晶体管包含栅极电极(36)，且在第一浓度标准下以一掺杂剂材料掺杂该基体衬底(30A)；以及
在该基体衬底(30A)中形成的第一掺杂区(42A)，该第一掺杂区(42A)包含与该基体衬底掺杂剂材料相同类型的掺杂剂材料，且该第一掺杂区(42A)具有比该第一浓度标准高的掺杂剂材料浓度标准，且该第一掺杂区大致与栅极电极(36)对准。
2.如权利要求1的器件，进一步包含在该衬底(30A)中形成的第二(42B)及第三(42C)掺杂区，该第二(42B)及第三(42C)掺杂区包含与该基体衬底掺杂剂材料相同类型的掺杂剂材料，且该第二(42B)及第三(42C)掺杂区具有比该第一浓度标准高的掺杂剂材料浓度标准，且该第一掺杂区(42A)垂直地间隔开该第二(42B)及第三(42C)掺杂区。
3.如权利要求2的器件，其中该栅极电极(36)具有一厚度，且其中该第一掺杂区(42A)与该第二(42B)及第三(42C)掺杂区之间垂直地间隔了大约相当于该栅极电极(36)厚度的距离。
4.如权利要求2的器件，其中该第一(42A)、第二(42B)和第三(42C)掺杂区分别具有大约为10至50纳米的厚度。
5.如权利要求1的器件，其中该第一掺杂区(42A)具有大约为10至50纳米的厚度。
6.如权利要求2的器件，其中该第二(42B)及第三(42C)掺杂区中的每一掺杂区具有大致与栅极电极(36)对准的内缘。
7.如权利要求1的器件，其中该第一掺杂区(42A)具有一上表面(43A)，该上表面(43A)位于该埋入氧化物层(30B)与该基体衬底(30A)间的界面下大约0至5纳米。
8.如权利要求2的器件，其中该第二(42B)及第三(42C)掺杂区分别具有上表面，该上表面位于该埋入氧化物层(30B)与该基体衬底(30A)间的界面下的一距离处，该距离大约相当于该栅极电极(36)的厚度。
9.一种方法，包含下列步骤：
在包括基体衬底(30A)、埋入氧化物层(30B)和有源层(30C)的绝缘层上硅衬底之上形成栅极电极(36)，且在第一浓度标准下以掺杂剂材料掺杂该基体衬底(30A)；以及
至少利用该栅极电极(36)作为掩膜执行离子注入工艺，以便将掺杂剂材料注入该基体衬底(30A)，以与该基体衬底中该掺杂剂材料相同类型的掺杂剂材料执行该注入工艺，该注入工艺产生在该基体衬底(30A)中形成的第一掺杂区(42A)，该第一掺杂区大致与栅极电极(36)对准，且该第一掺杂区(42A)具有比该第一浓度标准高的掺杂剂浓度标准。
10.如权利要求9的方法，其中该第一掺杂区具有至少大约为1016离子/立方厘米的掺杂剂浓度标准。
11.如权利要求9的方法，其中执行该离子注入工艺的步骤进一步包含下列步骤：在该基体衬底(30A)中形成第二(42B)及第三(42C)掺杂区，该第二(42B)及第三(42C)掺杂区具有比该第一浓度标准高的掺杂剂浓度标准，且该第一掺杂区(42A)垂直地间隔开该第二(42B)及第三(42C)掺杂区。
12.如权利要求9的方法，其中执行该离子注入工艺的步骤进一步包含下列步骤：在该基体衬底(30A)中形成第二(42B)及第三(42C)掺杂区，该第二(42B)及第三(42C)掺杂区具有比该第一浓度标准高的掺杂剂浓度标准，且该第一掺杂区(42A)与该第二(42B)及第三(42C)掺杂区之间垂直地间隔了大约相当于该栅极电极(36)厚度的距离。
13.如权利要求9的方法，其中执行该离子注入工艺的步骤进一步包含下列步骤：在该基体衬底(30A)中形成第二(42B)及第三(42C)掺杂区，该第二(42B)及第三(42C)掺杂区分别具有上表面，该第二(42B)及第三(42C)掺杂区中每一掺杂区的该上表面位于该埋入氧化物层(30B)与该基体衬底(30A)间的界面下一距离处，该距离大约相当于该栅极电极(36)的厚度。
14.如权利要求9的方法，其中执行该离子注入工艺的步骤进一步包含下列步骤：在该基体衬底(30A)中形成第二(42B)及第三(42C)掺杂区，该第一掺杂区(42A)具有上表面(43A)，该上表面位于该埋入氧化物层(30B)与该基体衬底(30A)间的界面下大约0至5纳米，且该第一掺杂区(42A)垂直地间隔开该第二(42B)及第三(42C)掺杂区，该第二(42B)及第三(42C)掺杂区分别具有上表面，该第二(42B)及第三(42C)掺杂区中每一掺杂区的该上表面位于该埋入氧化物层(30B)与该基体衬底(30A)间的界面下一距离处，该距离大约相当于该栅极电极(36)的厚度。
15.如权利要求9的方法，其中执行该离子注入工艺的该步骤包含下列步骤：在范围大约为40至400千电子伏特(keV)的能量水平下执行该离子注入工艺。
16.如权利要求9的方法，其中执行该离子注入工艺的该步骤包含下列步骤：以范围大约为1e14至1e16离子/平方厘米的掺杂剂剂量执行该离子注入工艺。
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