CN1310306C - 形成于多厚度埋入氧化层上的半导体装置以及制造此半导体装置的方法 - Google Patents

形成于多厚度埋入氧化层上的半导体装置以及制造此半导体装置的方法 Download PDF

Info

Publication number
CN1310306C
CN1310306C CNB028286618A CN02828661A CN1310306C CN 1310306 C CN1310306 C CN 1310306C CN B028286618 A CNB028286618 A CN B028286618A CN 02828661 A CN02828661 A CN 02828661A CN 1310306 C CN1310306 C CN 1310306C
Authority
CN
China
Prior art keywords
substrate
implantation process
ion implantation
semiconductor device
buried oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB028286618A
Other languages
English (en)
Other versions
CN1623226A (zh
Inventor
M·B·富塞里尔
D·J·瑞思特斯
A·C·魏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN1623226A publication Critical patent/CN1623226A/zh
Application granted granted Critical
Publication of CN1310306C publication Critical patent/CN1310306C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及在一多厚度埋入氧化物层20上形成的一种半导体装置及其数种制造方法。在一实施例中，该装置包含一块基底12、在该块基底12之上形成的一多厚度埋入氧化物层20、以及在该多厚度埋入氧化物层20之上形成的一主动层21，系在该多厚度埋入氧化物层20之上的该主动层21中形成该半导体装置。在某些实施例中，该多厚度埋入氧化物层20包含位于两个第二部分间的第一部分20B，该第一部分20B的厚度小于该等第二部分20A的厚度。在一实施例中，该方法包含下列步骤：在一硅基底40上执行第一氧离子植入过程42；在该基底之上形成一掩模层44；穿过该掩模层44而在该基底40上执行第二氧离子植入过程46；以及在该基底40上执行至少一次加热过程，以便在该基底40中形成一多厚度埋入氧化物层20。在另一实施例中，该方法包含下列步骤：在一硅基底40上执行第一氧离子植入过程46；在该基底40之上形成一掩模层44；穿过该掩模层44而在该基底40上执行第二氧离子植入过程42；以及在该基底上执行至少一次加热过程，以便在该基底40中形成一多厚度埋入氧化物层20。在又一实施例中，该方法包含下列步骤：使用晶片接合技术形成一多厚度埋入氧化物层20。

Description

形成于多厚度埋入氧化层上的半导体装置 以及制造此半导体装置的方法
技术领域
本发明系大致有关半导体制造技术，尤系有关在多厚度埋入氧化物层上形成的半导体装置及其制造方法。
背景技术
于EP-A-0 687 002中揭露一种于SIMOX基底上形成半导体装置的方法，该SIMOX基底的设计系用于在离子植入过程之后于高温及惰性气体环境下形成埋入氧化物层。该方法包括：形成氧化护罩于特定区域上，该特定区域为形成于该SIMOX基底上的一个或多个半导体装置的特定区域；于氧气环境下进行高温氧化处理于该护罩区域外的部分生长该埋入氧化物层，并于该埋入氧化层变厚的部分上形成源极或漏极于该上硅层中。
WO-A-00/48245和US-B-6 204 546揭露更多的先前技术。
在半导体工业中一直有一种驱动力来提高诸如微处理器、记忆装置等的集成电路装置的工作速度。客户对于可在愈来愈快的速度下工作的计算机及电子装置的需求更强化了此驱动力。此种对更快的速度的需求已使得诸如晶体管等的半导体装置的尺寸持续地缩小。亦即，一典型的场效晶体管(Field Effect Transistor；简称FET)中诸如通道长度、接面深度、与门极绝缘厚度等的许多组成部分的尺寸都缩小了。例如，所有其它的条件都相同时，晶体管的通道长度愈小，则晶体管的工作速度将愈快。因此，一直有种驱动力来缩小一典型晶体管的组成部分的尺寸或尺度，以便提高该晶体管及设有此种晶体管的集成电路装置的整体速度。
当晶体管的尺寸持续地缩小以满足先进技术的需求时，为了装置的可靠性也要求电源供应电压也随的降低。因此，随后的技术换代通常也伴随着晶体管工作电压的降低。我们知道，在绝缘层上覆硅(SiliconOn Insulator；简称SOI)基底上制造的晶体管装置在较低工作电压下比在块硅(bulk silicon)基底中制造的类似尺寸的晶体管有较佳的性能。SOI装置在较低工作电压下的较佳的性能与SOI装置可得到的接面电容值比类似尺寸的块硅装置可得到的接面电容值低有关。SOI装置中的埋入氧化物层将主动晶体管区与块硅基底隔离，因而降低了接面电容值。
在SOI基底中制造的晶体管比在块硅基底中制造的晶体管有多项性能上的优点。例如，在SOI基底中制造的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor；简称CMOS)装置较不会抑制被称为锁存(latch-up)的电容连接。此外，在SOI基底中制造的晶体管一般而言具有较大的驱动电流及较高的跨导值。此外，次微米SOI晶体管比制造成类似尺寸的块硅晶体管更能避免短通道效应。
虽然SOI装置比类似尺寸的块硅装置有更佳的性能，但是SOI装置也有所有的薄膜晶体管共通的某些性能问题。例如，在一薄膜主动层(active layer)中构造一SOI晶体管的各主动组件。将薄膜晶体管微缩到较小的尺寸时，需要减少主动层的厚度。然而，当主动层的厚度减少时，主动层的电阻值相应地增加。因而对晶体管的性能可能有不利的影响，这是因为在具有一较高电阻值的导电体中制造各晶体管组件时，将减小晶体管的驱动电流。此外，当一SOI装置的主动层的厚度持续减少时，该装置的临限电压(VT)将会改变。总之，当主动层的厚度减少时，该装置的临限电压变得不稳定。因此，在诸如微处理器、记忆装置、及逻辑装置等的现代集成电路装置中使用此种不稳定的装置将可能变得相当困难。
本发明涉及可解决或至少减轻上述这些问题的全部或部分的一种装置及数种方法。
发明内容
本发明涉及在一多厚度埋入氧化物层上形成的一种半导体装置及其数种制造方法。在一实施例中，该装置包含一块基底、在该块基底之上形成的一多厚度埋入氧化物层、以及在该多厚度埋入氧化物层之上形成的一主动层，该半导体装置被形成在该多厚度埋入氧化物层之上的该主动层中。在一更特定的实施例中，该多厚度埋入氧化物层进一步包含位于两个第二部分之间的第一部分，该第一部分的厚度小于这些第二部分的厚度。
在一实施例中，该方法包含下列步骤：在一硅基底上执行第一氧离子植入过程；在该第一氧离子植入过程之后，在该基底之上形成一掩模层；穿过该掩模层而在该基底上执行第二氧离子植入过程；以及在该基底上执行至少一次加热过程，以便在该基底中形成一多厚度埋入氧化物层。在另一实施例中，该方法包含下列步骤：在该基底之上形成一掩模层；穿过该掩模层而在硅基底上执行第一氧离子植入过程；去除该掩模层；在去除该掩模层之后，在该基底上执行第二氧离子植入过程；以及在该基底上执行至少一次加热过程，以便在该基底中形成一多厚度埋入氧化物层。
在又一实施例中，该方法包含下列步骤：在第一基底之上形成一层二氧化硅层；在该二氧化硅层的一部分之上形成一掩模层；执行至少一次蚀刻过程，以便在邻接该掩模层的每一面的该基底中蚀刻一凹处；以及去除该掩模层。该方法进一步包含下列步骤：执行氧化过程及沉积过程中的至少其中一种过程，以便至少在这些凹处中形成二氧化硅；至少对这些凹处中形成的该二氧化硅执行至少一次化学机械研磨操作；将第二基底至少接合到这些凹处中形成的该二氧化硅；以及去除该第二基底的一部分。
附图说明
若参照前文中的说明，并配合各附图，将可了解本发明，在这些附图中，相同的代号识别类似的组件，这些附图有：
图1是根据本发明一实施例的例示半导体装置的横断面图；
图2A至2D是用来形成本发明的半导体装置的一例示方法的各横断面图；
图3A至3F示出用来形成本文所揭示的装置的一方法的另一实施例；以及
图4A至4C示出根据本发明又一实施例的一例示半导体装置的又一实施例。
具体实施方式
下文中将说明本发明的实施例。为了顾及说明的清晰，本说明书中将不说明每一真实实施例的所有特征。当然，我们应当了解，在开发任何此类真实的实施例时，必须作出许多与实施例相关的决定，以便达到开发者的特定目标，例如符合与系统相关的及与业务相关的限制条件，而这些限制条件将随着不同的实施例而变。此外，我们当了解，此种开发工作可能是复杂且耗时的，但对已从本发明的揭示事项中获益的本领域普通技术人员而言，仍然将是一种例行的工作。
现在将参照各附图而说明本发明。虽然这些附图中将一半导体装置的各区域及结构示出为具有极精确且明显的组态及轮廓，但是本领域普通技术人员当可了解，实际上，这些区域及结构并非如这些附图中所示出的这般精确。此外，这些附图中所示出的各线路结构及掺杂区的相对尺寸可能比所制造装置上的这些线路结构或掺杂区的尺寸有所放大或缩小。然而，加入这些附图，以便描述并解说本发明的各例子。应将本说明书所用的字及词汇了解及诠释为具有与本领域普通技术人员对这些字及词汇所了解的一致的意义。不会因持续地在本说明书中使用一术语或词汇，即意味着该术语或词汇有特殊的定义(亦即与本领域普通技术人员所了解的一般及惯常的意义不同的定义)。如果想要使一术语或词汇有一特殊的意义(亦即与本领域普通技术人员所了解的意义不同的意义)，则会将在本说明书中以一种直接且毫不含糊地提供该术语或词汇的特殊定义的下定义的方式明确地述及该特殊的定义。
一般而言，本发明涉及在具有不同厚度的若干部分的一埋入氧化物层上形成的一种半导体装置及其数种制造方法。图1是根据本发明一实施例的一半导体装置10的横断面图。虽然将在形成一例示NMOS晶体管的环境中揭示本发明，但是本领域普通技术人员在完整阅读了本申请案之后将可了解：本发明并不受此种限制。更具体而言，可将本发明应用于诸如NMOS、PMOS、及CMOS等的各种技术，且可将本发明应用于诸如存储装置、微处理器、及逻辑装置等各种不同类型的装置。
如图1中所示，在由块基底12、埋入氧化物层(BOX)20、及主动层21构成的绝缘层上覆硅(SOI)型结构之上形成该半导体装置10。该埋入氧化物层20具有不同的厚度，如图所示的较厚的埋入氧化物部分20A、及邻接的较薄的埋入氧化物部分20B。当然，图1只示出一整片基底或晶片的一小部分。因此，埋入氧化物层20将有散布在整片晶片上的数千个较薄部分20B。可用将于本申请案后文中进一步详述的各种技术形成图1所示的SOI结构。
在形成一NMOS装置的该实施例中，可用诸如硼或二氟化硼等的P型掺杂剂来掺杂块基底12。埋入氧化物层20的较厚部分20A可有一厚度，而该厚度在一实施例中系在大约120至180纳米(1200埃至1800埃)的范围间变化，而埋入氧化物层20的较薄部分20B的厚度可在大约30纳米至50纳米(300埃至500埃)的范围间变化。主动层21可以有在大约5纳米至30纳米(50埃至300埃)的范围间变化的厚度，且在NMOS装置的情形中，可用P型掺杂剂材料掺杂该主动层21。
半导体装置10进一步包含闸极绝缘层14、闸电极16、侧壁间隔物19、以及在主动层21中形成的多个源极/漏极区18。在主动层21中形成若干沟槽隔离区17，以便使半导体装置10在电气上与其它的半导体装置(图中未示出)隔离。图1中亦示出在一层诸如二氧化硅等的绝缘材料29中形成的多个导电接点30。这些导电接点30提供了通到装置10的这些源极/漏极区18的必要电连接。图1中亦示出一接点32，系将该接点32用来产生通到基底12的电连接。请注意，埋入氧化物层20的较薄部分20B位于半导体装置10的信道区23之下。例如，在所示实施例中，该较薄部分20B大致对准半导体装置10的闸电极16。
在形成半导体装置10及其诸如闸电极16、闸极绝缘层14、源极/漏极区18、侧壁间隔物19、沟槽隔离区17、及接点30等的各组成部分时，可利用形成此类组成部分的传统技术形成所有这些组成部分。例如，可由二氧化硅构成闸极绝缘层14，可由掺杂多晶硅构成闸电极16，且可执行一较低剂量的延伸植入过程，然后执行一较高剂量的源极/漏极植入过程，而形成这些源极/漏极区18。因此，不应将用来形成图1所示半导体装置10的各组成部分的特定技术及材料视为对本发明的一种限制，除非在最后的权利要求范围中明确地述及此种限制。
可由各种技术形成图1所示的该多厚度埋入氧化物层20。图2A至2D示出采用为形成埋入氧化物层20的过程的一部分的氧植入技术的各种方法。例如，如图2A所示，可对一晶片40执行如箭头42所示的一初始氧离子植入过程，以便在基底40中形成较薄的氧植入层48。在一实施例中，可在范围大约为10千电子伏特至40千电子伏特(KeV)的能量下，利用范围大约为1017至1018离子/平方厘米的氧离子剂量执行该氧离子植入过程42。因此，氧植入层48可以有大约20纳米至70纳米(200埃至700埃)的厚度，且该氧植入层48之上表面48A可位于基底40的表面40A之下大约10纳米至70纳米(100埃至700埃)。如有需要，可在诸如400℃至700℃的高温下执行该氧离子植入过程。
然后，如图2B中所示，在基底40之上形成一掩模层44。该掩模层44可采用诸如光阻等的各种材料。在某些例子中，掩模层44实际上可成为半导体装置10成品的闸电极16。在形成掩模层44之后，执行如箭头46所示的第二氧离子植入过程，以便在基底40中形成较厚的氧植入层49。在形成该半导体装置10的过程期间的某一稍后时点上，将在范围约为950℃至1150℃的温度下执行一次或多次退火过程，以便将氧植入层48、49转变为二氧化硅，因而形成该多厚度埋入氧化物层20的部分20A、20B。可在大约为30KeV至150KeV的能量下，利用大约为1017至1018离子/平方厘米的掺杂剂剂量执行该第二植入过程46。
图2C及2D示出按照不同的顺序执行离子植入过程42及46的替代实施例。在该实施例中，开始时在基底40之上形成掩模层44。然后，执行氧离子植入过程46，以便在基底40中形成较厚的氧植入层49。然后，去除掩模层44，并执行氧离子植入过程42，以便形成较薄的氧植入层48。如前文所述，然后可执行一次或多次退火过程，以便将氧植入层48、49转变为由图1所示的较厚部分20A及较薄部分20B构成的埋入氧化物层20。
图3A至3E示出用来形成图1所示的多厚度埋入氧化物层20的晶片接合(bonding)技术。如图3A中所示，执行一传统的氧化过程，以便在硅晶片50上形成一较薄的二氧化硅层52。该二氧化硅层52可以有范围约为30纳米至70纳米(300埃至700埃)的厚度。然后，如图3B中所示，在二氧化硅层52之上形成一掩模层54，且执行蚀刻过程，以便在晶片50中形成若干凹处。在一实施例中，这些凹处55可以有大约为10纳米至50纳米(100埃至500埃)的深度，且该深度可随着图1所示多厚度埋入氧化物层20的较厚部分20A的所需最终厚度而变。
然后，去除掩模层54，且利用第二氧化过程或沉积过程在晶片50的这些凹处55中形成二氧化硅。然后，执行化学机械研磨操作，以便将该二氧化硅的厚度减少至所需的尺寸。这些过程将形成图3C所示的阶梯状氧化物层56。然后，如图3D中所示，采用传统的接合技术将第二晶片58接合到该阶梯状氧化物层56。然后可采用传统的″智能型切割″(″smart cut″)过程来完成所需SOI结构的形成。更具体而言，如图3E中所示，执行如箭头60所示的氢植入过程，并去除晶片58的大部分。然后对晶片58的其余部分的表面59执行化学机械研磨过程，以便形成所需的最终SOI结构，该最终SOI结构具有：由较厚部分20A及较薄部分20B构成的埋入氧化物层20、以及在该埋入氧化物层20之上形成的主动层21。
在本发明的又一实施例中，如图4A中所示，可在块基底12中形成掺杂后闸极区13。在一实施例中，所形成的后闸极区13的各部分是在多厚度埋入氧化物层20之下。可用与用来掺杂半导体装置10的信道区23的掺杂剂类型相同类型的掺杂剂材料来掺杂后闸极区13。例如，对于一NMOS装置而言，可用P型掺杂剂材料掺杂后闸极区13。对于一PMOS装置而言，可用N型掺杂剂材料掺杂后闸极区13。当然，本领域普通技术人员在完整参阅本申请案之后将可了解：可将本发明的各个方面应用于诸如图1所示半导体装置10的并未形成后闸极区13的半导体装置中。可设有一接点31，以便提供通到后闸极区13的电接点。
在形成后闸极区13的情形中，可执行单一或多次离子植入过程，而形成后闸极区13。例如，在一NMOS装置的例子中，可执行如图4B的箭头70所示的一初始离子植入过程，以便在基底12中形成植入区72。为了顾及附图的清晰，在图4B至4C中是以粗短划线示出多厚度埋入氧化物层20。可在大约为50KeV至80KeV的能量下，利用大约为1015至1016离子/平方厘米的掺杂剂剂量的砷执行该起始植入过程70。然后，如图4C所示，可执行如箭头80所示的第二离子植入过程，以便在基底12中形成若干植入区82。在一实施例中，可在大约为50KeV至200KeV的能量下，利用大约为1015至1016离子/平方厘米的掺杂剂剂量水平的砷执行该植入过程80。在执行了植入过程70、80之后，执行一次或多次退火过程，以便修补硅基底中损坏的晶格结构，并将植入的掺杂剂材料驱使到图4A所示后闸极区13的最终位置。
本发明系大致有关在一多厚度埋入氧化物层上形成的一种半导体装置及其数种制造方法。在一实施例中，该装置包含块基底、在该块基底之上形成的一多厚度埋入氧化物层、以及在该多厚度埋入氧化物层之上形成的一主动层，在该多厚度埋入氧化物层之上的该主动层中形成该半导体装置。在进一步的实施例中，该多厚度埋入氧化物层进一步包含位于两个第二部分间的第一部分，该第一部分的厚度小于该等第二部分的厚度。
在一实施例中，该方法包含下列步骤：在硅基底上执行第一氧离子植入过程；在该第一氧离子植入过程之后，在该基底之上形成一掩模层；穿过该掩模层而对该基底执行第二氧离子植入过程；以及在该基底上执行至少一次加热过程，以便在该基底中形成一多厚度埋入氧化物层。在另一实施例中，该方法包含下列步骤：在该基底之上形成一掩模层；穿过该掩模层而在该硅基底上执行第一氧离子植入过程；去除该掩模层；在去除该掩模层之后，在该基底上执行第二氧离子植入过程；以及在该基底上执行至少一次加热过程，以便在该基底中形成一多厚度埋入氧化物层。
在又一实施例中，该方法包含下列步骤：在第一基底之上形成一层二氧化硅层；在该二氧化硅层的一部分之上形成一掩模层；执行至少一次蚀刻过程，以便在邻接该掩模层的每一面的该基底中蚀刻一凹处；以及去除该掩模层。该方法进一步包含下列步骤：执行氧化过程及沉积过程中的至少一种过程，以便至少在这些凹处中形成二氧化硅；至少对这些凹处中形成的该二氧化硅执行至少一次化学机械研磨操作；将第二基底至少接合到这些凹处中形成的该二氧化硅；以及去除该第二基底的一部分。
虽然本发明易于作出各种修改及替代形式，但是这些附图中仅以举例方式示出本发明的一些特定实施例，且已在本文中说明了这些特定实施例。然而，我们当了解，本文对这些特定实施例的说明的用意并非将本发明限制在所揭示的这些特定形式，相反地，本发明将涵盖最后的申请专利范围所界定的本发明的精神及范围内的所有修改、等效物、及替代。
前文所揭示的这些特定实施例只是供举例，这是因为本领域普通技术人员在参阅本发明的揭示事项之后，可易于以不同但等效的方式修改并实施本发明。例如，可按照不同的顺序执行前文所述的这些过程步骤。此外，除了下文的申请专利范围所述者之外，不得将本发明限制在本文所示的结构或设计的细节。因此，显然可改变或修改前文所揭示的这些特定实施例，且将把所有此类的变化视为在本发明的范围及精神内。因此，本发明所寻求的保护被述于下文的权利要求中。

Claims (6)

1.一种形成一半导体装置的方法，包含下列步骤：
在一硅基底(40)上执行第一氧离子植入过程(42)；
在该第一氧离子植入过程(42)之后，在该基底(40)之上形成一掩模层(44)；
穿过该掩模层(44)而在该基底(40)上执行第二氧离子植入过程(46)；以及
在该基底(40)上执行至少一次加热过程，以便在该基材(40)中形成一多厚度埋入氧化物层(20)。
2.如权利要求1所述的方法，其中是在范围为10至40千电子伏特KeV的能量下，使用范围为1017至1018离子/平方厘米的氧掺杂剂剂量执行该第一氧离子植入过程(42)。
3.如权利要求1或2所述的方法，其中是在范围为30KeV至150KeV的能量下，使用范围为1017至1018离子/平方厘米的氧掺杂剂剂量执行该第二氧离子植入过程(46)。
4.一种形成一半导体装置的方法，包含下列步骤：
在一硅基底(40)之上形成一掩模层(44)；
穿过该掩模层(44)而在该硅基底上执行第一氧离子植入过程(46)；
去除该掩模层(44)；
在去除该掩模层(44)之后，在该硅基底(40)上执行第二氧离子植入过程(42)；以及
在该硅基底(40)上执行至少一次加热过程，以便在该硅基底(40)中形成一多厚度埋入氧化物层(20)。
5.如权利要求4所述的方法，其中是在范围为10KeV至40KeV的能量下，使用范围为1017至1018离子/平方厘米的氧掺杂剂浓度执行该第二氧离子植入过程(42)。
6.如权利要求4或5所述的方法，其中是在范围为30KeV至150KeV的能量下，使用范围为1017至1018离子/平方厘米的氧掺杂剂剂量执行该第一氧离子植入过程(46)。
CNB028286618A 2002-03-28 2002-12-17 形成于多厚度埋入氧化层上的半导体装置以及制造此半导体装置的方法 Expired - Fee Related CN1310306C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/109,096 US6737332B1 (en) 2002-03-28 2002-03-28 Semiconductor device formed over a multiple thickness buried oxide layer, and methods of making same
US10/109,096 2002-03-28

Publications (2)

Publication Number Publication Date
CN1623226A CN1623226A (zh) 2005-06-01
CN1310306C true CN1310306C (zh) 2007-04-11

Family

ID=28673615

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028286618A Expired - Fee Related CN1310306C (zh) 2002-03-28 2002-12-17 形成于多厚度埋入氧化层上的半导体装置以及制造此半导体装置的方法

Country Status (8)

Country Link
US (2) US6737332B1 (zh)
EP (1) EP1490900A1 (zh)
JP (1) JP2005522034A (zh)
KR (1) KR20040102052A (zh)
CN (1) CN1310306C (zh)
AU (1) AU2002357862A1 (zh)
TW (1) TWI286821B (zh)
WO (1) WO2003083934A1 (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289552A (ja) * 2001-03-28 2002-10-04 Nippon Steel Corp Ｓｉｍｏｘ基板の製造方法およびｓｉｍｏｘ基板
US6946358B2 (en) * 2003-05-30 2005-09-20 International Business Machines Corporation Method of fabricating shallow trench isolation by ultra-thin SIMOX processing
AU2003297191A1 (en) * 2003-12-16 2005-07-14 International Business Machines Corporation Contoured insulator layer of silicon-on-onsulator wafers and process of manufacture
EP1583143B1 (en) * 2004-03-29 2011-10-05 Imec Method of fabricating self-aligned source and drain contacts in a Double gate FET with controlled manufacturing of a thin Si or non-Si channel
US8450806B2 (en) * 2004-03-31 2013-05-28 International Business Machines Corporation Method for fabricating strained silicon-on-insulator structures and strained silicon-on insulator structures formed thereby
US7382023B2 (en) * 2004-04-28 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fully depleted SOI multiple threshold voltage application
US7129138B1 (en) * 2005-04-14 2006-10-31 International Business Machines Corporation Methods of implementing and enhanced silicon-on-insulator (SOI) box structures
JP2006310661A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体基板および製造方法
JP4797495B2 (ja) * 2005-08-02 2011-10-19 セイコーエプソン株式会社 半導体装置の製造方法
US20070099372A1 (en) * 2005-10-31 2007-05-03 Sailesh Chittipeddi Device having active regions of different depths
KR100724199B1 (ko) * 2005-12-28 2007-05-31 동부일렉트로닉스 주식회사 에스오아이 소자의 섀로우 트렌치 분리막 형성 방법
US8278731B2 (en) * 2007-11-20 2012-10-02 Denso Corporation Semiconductor device having SOI substrate and method for manufacturing the same
KR101024763B1 (ko) * 2008-07-29 2011-03-24 주식회사 하이닉스반도체 반도체 소자의 리페어 방법
US8074897B2 (en) 2008-10-09 2011-12-13 Rain Bird Corporation Sprinkler with variable arc and flow rate
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US8925837B2 (en) * 2009-05-29 2015-01-06 Rain Bird Corporation Sprinkler with variable arc and flow rate and method
US8695900B2 (en) * 2009-05-29 2014-04-15 Rain Bird Corporation Sprinkler with variable arc and flow rate and method
JP2011082443A (ja) * 2009-10-09 2011-04-21 Sumco Corp エピタキシャルウェーハおよびその製造方法
US9504209B2 (en) 2010-04-09 2016-11-29 Rain Bird Corporation Irrigation sprinkler nozzle
US8421156B2 (en) * 2010-06-25 2013-04-16 International Business Machines Corporation FET with self-aligned back gate
CN102148183B (zh) * 2011-03-10 2015-04-29 上海华虹宏力半导体制造有限公司 具有阶梯型氧化埋层的soi的形成方法
US8507989B2 (en) 2011-05-16 2013-08-13 International Business Machine Corporation Extremely thin semiconductor-on-insulator (ETSOI) FET with a back gate and reduced parasitic capacitance
CN102244029A (zh) * 2011-06-28 2011-11-16 上海宏力半导体制造有限公司 绝缘体上的硅衬底制作工艺及绝缘体上的硅器件制作工艺
CN102244080A (zh) * 2011-06-28 2011-11-16 上海宏力半导体制造有限公司 绝缘体上的硅衬底结构及器件
CN102339784B (zh) * 2011-09-28 2015-02-04 上海华虹宏力半导体制造有限公司 具有阶梯型氧化埋层的soi结构的制作方法
CN102354678B (zh) * 2011-09-28 2015-03-18 上海华虹宏力半导体制造有限公司 具有阶梯型氧化埋层的soi结构
US8940569B2 (en) * 2012-10-15 2015-01-27 International Business Machines Corporation Dual-gate bio/chem sensor
CN103311301B (zh) * 2013-05-09 2016-06-29 北京大学 一种抑制辐射引起背栅泄漏电流的soi器件及其制备方法
US10128269B2 (en) * 2013-11-08 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for a semiconductor structure having multiple semiconductor-device layers
CN105097711B (zh) * 2014-05-04 2018-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10204909B2 (en) * 2015-12-22 2019-02-12 Varian Semiconductor Equipment Associates, Inc. Non-uniform gate oxide thickness for DRAM device
US10322423B2 (en) 2016-11-22 2019-06-18 Rain Bird Corporation Rotary nozzle
US11154877B2 (en) 2017-03-29 2021-10-26 Rain Bird Corporation Rotary strip nozzles
CN107634101A (zh) * 2017-09-21 2018-01-26 中国工程物理研究院电子工程研究所 具有三段式埋氧层的半导体场效应晶体管及其制造方法
US11059056B2 (en) 2019-02-28 2021-07-13 Rain Bird Corporation Rotary strip nozzles and deflectors
US11406999B2 (en) 2019-05-10 2022-08-09 Rain Bird Corporation Irrigation nozzle with one or more grit vents
US11247219B2 (en) 2019-11-22 2022-02-15 Rain Bird Corporation Reduced precipitation rate nozzle

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665613A (en) * 1994-06-03 1997-09-09 Komatsu Electronic Metals Co., Ltd. Method of making semiconductor device having SIMOX structure
CN1180238A (zh) * 1995-12-30 1998-04-29 现代电子产业株式会社 Soi基片及其制造方法
WO2000048245A1 (en) * 1999-02-12 2000-08-17 Ibis Technology Corporation Patterned silicon-on-insulator devices
US6204546B1 (en) * 1996-12-03 2001-03-20 International Business Machines Corporation Silicon-on-insulator substrates using low dose implantation

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2797870B2 (ja) * 1991-12-28 1998-09-17 日産自動車株式会社 車両のドア構造
DE69332960T2 (de) * 1992-01-28 2004-05-13 Canon K.K. Halbleiteranordnung
JP2796012B2 (ja) * 1992-05-06 1998-09-10 株式会社東芝 半導体装置及びその製造方法
JP2739018B2 (ja) * 1992-10-21 1998-04-08 三菱電機株式会社 誘電体分離半導体装置及びその製造方法
JPH0778994A (ja) * 1993-09-07 1995-03-20 Hitachi Ltd Ｍｏｓ型半導体装置及びその製造方法
JP2842505B2 (ja) * 1994-02-03 1999-01-06 日本電気株式会社 薄膜トランジスタとその製造方法
JP3254889B2 (ja) * 1994-03-25 2002-02-12 ソニー株式会社 Ｍｏｓ型半導体記憶装置及びその製造方法
JPH07335907A (ja) * 1994-06-14 1995-12-22 Sony Corp Ｓｏｉ基板に形成したｃｍｏｓトランジスタおよびそのｓｏｉ基板の製造方法
JPH08153880A (ja) * 1994-09-29 1996-06-11 Toshiba Corp 半導体装置及びその製造方法
US6392277B1 (en) * 1997-11-21 2002-05-21 Hitachi, Ltd. Semiconductor device
US6069054A (en) * 1997-12-23 2000-05-30 Integrated Device Technology, Inc. Method for forming isolation regions subsequent to gate formation and structure thereof
US5950094A (en) 1999-02-18 1999-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating fully dielectric isolated silicon (FDIS)
US6180487B1 (en) * 1999-10-25 2001-01-30 Advanced Micro Devices, Inc. Selective thinning of barrier oxide through masked SIMOX implant
US6326247B1 (en) * 2000-06-09 2001-12-04 Advanced Micro Devices, Inc. Method of creating selectively thin silicon/oxide for making fully and partially depleted SOI on same waffer
US6441436B1 (en) * 2000-11-29 2002-08-27 United Microelectronics Corp. SOI device and method of fabrication
US6515333B1 (en) * 2001-04-27 2003-02-04 Advanced Micro Devices, Inc. Removal of heat from SOI device
US6531375B1 (en) * 2001-09-18 2003-03-11 International Business Machines Corporation Method of forming a body contact using BOX modification

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665613A (en) * 1994-06-03 1997-09-09 Komatsu Electronic Metals Co., Ltd. Method of making semiconductor device having SIMOX structure
CN1180238A (zh) * 1995-12-30 1998-04-29 现代电子产业株式会社 Soi基片及其制造方法
US6204546B1 (en) * 1996-12-03 2001-03-20 International Business Machines Corporation Silicon-on-insulator substrates using low dose implantation
WO2000048245A1 (en) * 1999-02-12 2000-08-17 Ibis Technology Corporation Patterned silicon-on-insulator devices

Also Published As

Publication number Publication date
WO2003083934A1 (en) 2003-10-09
JP2005522034A (ja) 2005-07-21
US6737332B1 (en) 2004-05-18
US20040219761A1 (en) 2004-11-04
EP1490900A1 (en) 2004-12-29
KR20040102052A (ko) 2004-12-03
TWI286821B (en) 2007-09-11
CN1623226A (zh) 2005-06-01
TW200307346A (en) 2003-12-01
AU2002357862A1 (en) 2003-10-13

Similar Documents

Publication Publication Date Title
CN1310306C (zh) 形成于多厚度埋入氧化层上的半导体装置以及制造此半导体装置的方法
JP3513212B2 (ja) 半導体装置の製法
JP4470011B2 (ja) ゲート電極を備えたトランジスタを有するデバイス及びその形成方法
US7338847B2 (en) Methods of manufacturing a stressed MOS transistor structure
US4822750A (en) MOS floating gate memory cell containing tunneling diffusion region in contact with drain and extending under edges of field oxide
US4701776A (en) MOS floating gate memory cell and process for fabricating same
US5897363A (en) Shallow junction formation using multiple implant sources
CN100346484C (zh) 偏置型三阱完全耗尽绝缘体上硅(soi)结构及其制造和运用的各种方法
JPS6278869A (ja) Ｅｓｄ保護装置
EP0442296A2 (en) A high speed silicon-on-insulator device and process of fabricating same
CN1659687A (zh) 在体硅衬底具有增强自对准介电区域的soi半导体器件的制造方法
WO1985001146A1 (en) Mos floating gate memory cell and process for fabricating same
EP0452817B1 (en) Semiconductor device with MOS-transistors and method of manufacturing the same
US6468860B1 (en) Integrated circuit capable of operating at two different power supply voltages
JPH09213948A (ja) Ｍｏｓ型電界効果トランジスタおよびその製造方法
US6797629B2 (en) Method of manufacturing nano transistors
KR0166991B1 (ko) 반도체 장치
JPH07335837A (ja) 半導体装置および論理回路
US7569449B1 (en) Processes providing high and low threshold p-type and n-type transistors
JP3274653B2 (ja) Ｍｏｓ型電界効果トランジスタおよびその製造方法
JPH08139327A (ja) 半導体装置
KR0179656B1 (ko) 반도체 장치 및 그 제조방법
JP2923677B2 (ja) 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法
JPH0480955A (ja) 相補型ｍｏｓ半導体装置の製造方法
JP2000174138A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ADVANCED MICRO DEVICES INC

Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC.

Effective date: 20100708

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: CALIFORNIA, USA TO: GRAND CAYMAN ISLAND RITISH CAYMAN ISLANDS

TR01 Transfer of patent right

Effective date of registration: 20100708

Address after: Grand Cayman, Cayman Islands

Patentee after: Globalfoundries Semiconductor Inc.

Address before: American California

Patentee before: Advanced Micro Devices Inc.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070411

Termination date: 20181217

CF01 Termination of patent right due to non-payment of annual fee