CN102668079A - 配置用于减少的谐波的绝缘体上硅(soi)结构、设计结构和方法 - Google Patents

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Abstract

公开了一种半导体结构(100)，具有在半导体衬底(110)上的绝缘体层(120)以及在绝缘体层上的器件层(130)。衬底(110)掺杂有具有给定导电类型的相对较低剂量的掺杂剂(111)，从而使其具有相对较高电阻率。此外，半导体衬底紧邻绝缘体层的一部分(102)可以掺杂有稍高剂量的相同掺杂剂(111)、具有相同导电类型的不同掺杂剂(112)及其组合(111和112)。可选地，在该相同部分(102)中形成微腔(122、123)以便使任何电导率的增加与相应电阻率的增加相抵消。提高半导体衬底-绝缘体层界面处的掺杂剂浓度将增大任何所得的寄生电容器的阈值电压(Vt)，并且因此减少了谐波行为。在此也公开了一种用于这种半导体结构的方法和设计结构的实施例。

Description

配置用于减少的谐波的绝缘体上硅(SOI)结构、设计结构和方法
技术领域
实施例大体涉及半导体结构，并且更具体地涉及一种配置用于减少的谐波的绝缘体上硅(SOI)结构、一种形成这类配置用于减少的谐波的绝缘体上硅(SOI)结构的方法、以及还涉及一种用于这种配置用于减少的谐波的绝缘体上硅(SOI)结构的设计结构。
背景技术
绝缘体上硅(SOI)结构通常包括硅衬底、衬底之上的绝缘体层(例如掩埋氧化物(BOX)层)、以及绝缘体层之上的器件层(也即由其形成集成电路器件的硅层)。这种SOI结构在形成集成电路器件方面通常比体硅结构具有许多优势(例如减小寄生电容、消除闩锁、更好地控制短沟效应等等)。但是，已经注意到在使用传统的SOI衬底形成射频(RF)开关方面具有至少一个缺点。
具体而言，联邦通信委员会(FCC)已对于RF开关应用中谐波产生设置了限制(也即规范)。不幸地，使用传统SOI衬底形成的RF开关时常产生超过FCC限制的二阶和三阶谐波。即，在传统SOI衬底上的RF开关的情形中，绝缘体层内或者绝缘体层与硅衬底之间界面处的固定电荷(也即经捕获的电荷)可以导致在与绝缘体层相邻的硅衬底顶表面处产生反型电荷。该反型电荷可以导致谐波的产生，该谐波包括二阶和三阶谐波。当电路的阻抗特性随输入信号而不恒定时，产生谐波。二阶谐波通常源自阻抗中的线性响应(也即当阻抗是输入信号的函数时)。三阶谐波通常源自阻抗中的二次响应(也即当阻抗是输入信号的平方的函数时)。考虑到这些二阶和三阶谐波，得到的RF开关可能容易地呈现出超过FCC限制的谐波。因此，本领域需要一种配置用于减少的谐波的SOI结构以及形成该结构的方法。
发明内容
在此公开了半导体结构的一些实施例，更具体而言公开了配置用于减少的谐波的绝缘体上硅(SOI)结构的一些实施例。具体而言，结构实施例可以包括半导体衬底、半导体衬底上的绝缘体层以及绝缘体层上的器件层。半导体衬底可以具有给定的导电类型、第一表面(例如底表面)以及第一表面之上的第二表面。此外，半导体衬底可以包括第一部分(也即下部部分)以及第一部分之上的第二部分(也即上部部分)。第一部分可以与第一表面相邻，并且可以包括第一浓度的、具有给定导电类型的掺杂剂。第二部分可以从第一部分向上延伸至第二表面，并且可以包括大于第一浓度的第二浓度的、以下项中的任一中：与第一部分中相同的掺杂剂，与第一部分中不同的但是具有相同导电类型的掺杂剂，及其组合。可选地，第二部分也可以包括多个微腔，以便在第二部分内使掺杂剂诱导的电导率的增加与相应的微腔诱导的电阻率的增加相抵消。
在此也公开了一种形成上述半导体结构的方法的一些实施例。具体而言，该方法实施例可以包括形成具有给定导电类型和第一表面(也即底表面)的半导体衬底。绝缘体层可以形成在第一表面之上的半导体衬底的第二表面上，而器件层可以形成在绝缘体层上。也可以执行附加的处理以便实现如上所述的最终的半导体结构。具体而言，可执行该附加的工序以便在半导体衬底中形成与第一表面相邻的第一部分(也即下部部分)，并且第一部分包括第一浓度的、具有给定导电类型的掺杂剂。可以进一步执行这类附加处理以便在半导体衬底中形成从第一部分延伸至第二表面的第二部分(也即上部部分)，并且第二部分包括大于第一浓度的第二浓度的以下项中的任一项：与第一部分中相同的掺杂剂，与第一部分中不同的但是具有相同导电类型的掺杂剂，及其组合。
基于该实施例，可以在半导体衬底形成期间、在半导体衬底形成之后并且在绝缘体层形成之前、在绝缘体层形成之后并且在器件层形成之前和/或在器件层形成之后并且在器件层内器件形成之前执行该附加处理。
例如，方法的一个实施例可以包括形成具有第一表面(也即底表面)的单层半导体衬底。该单层半导体衬底可以原位掺杂或者随后注入大致均匀分布的并且具有给定的导电类型的第一浓度的掺杂剂。接着，可以在半导体衬底的第二表面上形成绝缘体层，并且可以在绝缘体层之上形成器件层。此外，可以执行掺杂剂注入工艺以便在半导体衬底中注入与衬底形成期间所用的相同的掺杂剂或者具有相同导电类型的不同掺杂剂，从而所得的注入区域从第二表面垂直地延伸至第二表面下方预定的深度。因此，在注入工艺之后，半导体衬底将包括与第一表面相邻的第一部分(也即下部部分)，并且第一部分包括第一浓度的、具有给定导电类型的掺杂剂。半导体衬底也将包括第二部分(也即上部部分)，第二部分包括注入区域。该注入区域将包括高于第一浓度的第二浓度的、在半导体衬底形成和掺杂剂注入工艺二者期间所用的相同掺杂剂，或者包括高于第一浓度的第二浓度的、在半导体衬底形成工艺中所用的掺杂剂与在掺杂剂注入工艺中所用的不同掺杂剂的组合。
方法的另一实施例可以包括形成多层半导体衬底。具体而言，为了形成多层半导体衬底，可以形成第一部分(例如第一半导体层)。在形成第一部分时，可以以具有给定导电类型的第一浓度的掺杂剂掺杂第一部分。接着，可以在第一部分上形成第二部分(例如第二半导体层)。形成该第二部分时，可以以与在形成第一部分中所用的相同的掺杂剂或者具有相同导电类型的不同掺杂剂的、较高的第二浓度(也即高于第一浓度的浓度)原位掺杂第二部分。继而，在形成半导体衬底的第二部分之后，可以在第二部分上形成绝缘体层。
可选地，方法实施例的每一个可以进一步包括在半导体衬底的第二部分中注入气体离子，并且随后加热半导体衬底，以便通过气体离子在第二部分中形成微腔。这些微腔可以用于在第二部分中使掺杂剂诱导的导电率的增加与相应的微腔诱导的电阻率的增加相抵消。
也在此新公开了用于上述绝缘体上硅(SOI)结构的设计结构的一些实施例，该绝缘体上硅(SOI)结构配置用于减少的谐波。该设计结构可以包括在存储介质(例如存储装置)中体现的、计算机可读的信息。该信息可以包括非功能性信息(例如数据)以及功能性信息(例如指令)，该信息例如网表、测试数据、特征数据、验证数据和/或设计规范。计算机可以读取该设计结构并且可以处理非功能性信息(也即数据)和功能性信息(也即执行指令)，以便制造绝缘体上硅(SOI)结构、绝缘体上硅(SOI)结构的仿真、或者其一些其它的功能等价物。
附图说明
通过参照附图的下面的详细描述，将更好地理解本发明的一些实施例，其中附图并不必然按比例绘制，并且其中：
图1是示出了半导体结构的一个实施例的截面图；
图2是示出了图1实施例的半导体衬底中包含的微腔的截面图；
图3是大致示出了用于形成图1和图2的半导体结构的方法实施例的流程图；
图4是示出了用于形成图1和图2的半导体结构的特定方法实施例的流程图；
图5是示出了根据图4的方法形成的部分完成结构的截面图；
图6是示出了根据图4的方法形成的部分完成结构的截面图；
图7是示出了根据图4的方法形成的部分完成结构的截面图；
图8是示出了根据图4的方法形成的部分完成结构的截面图；
图9是示出了用于形成图1和图2的半导体结构的另一特定方法实施例的流程图；
图10是示出了根据图9的方法形成的部分完成结构的截面图；
图11是示出了根据图9的方法形成的部分完成结构的截面图；
图12是示出了根据图9的方法形成的部分完成结构的截面图；
图13是示出了根据图9的方法形成的部分完成结构的截面图；
图14是示出了根据图3的方法形成的部分完成结构的截面图；
图15是示出了根据图4的方法形成的部分完成结构的截面图；
图16是示出了现有技术的半导体结构的截面图；
图17是半导体设计、制造和/或测试中所用的设计过程的流程图；以及
图18是示出了可以用于实现图17的设计过程的示例性硬件环境的示意图。
具体实施方式
将参照非限制性实施例来更全面地解释本发明的一些实施例及其各种特征和优点，该非限制性实施例在所附附图中示出并且在下面的描述中详细说明。
参照图16，如上所述，绝缘体上硅(SOI)结构通常包括硅衬底210、衬底210之上的绝缘体层220(例如掩埋氧化物(BOX)层)、以及绝缘体层220上的器件层230(也即由其形成集成电路器件231的硅层)。这类SOI结构在形成集成电路器件方面与体硅结构相比通常具有多个优点(例如减小寄生电容、消除闩锁、更好地控制短沟效应等等)。但是，已经注意到在使用传统SOI衬底形成射频(RF)开关方面存在至少一个缺点。
具体而言，联邦通信委员会(FCC)已对RF开关应用中谐波产生设置了限制(也即规范)。不幸地，使用传统SOI衬底形成的RF开关(例如器件231)时常将产生超出FCC限制的二阶和三阶谐波。也即，在传统SOI衬底210上的RF开关的情形中，在绝缘体层220内或者在绝缘体层220与硅衬底210之间界面处的固定电荷(也即经捕获的电荷)可以导致在与绝缘体层220相邻的硅衬底210的顶表面215处的反型电荷250。该反型电荷250可以导致谐波的产生，该谐波包括二阶和三阶谐波。当电路的阻抗特性随输入信号而不恒定时，产生谐波。二阶谐波通常源自阻抗中的线性响应(也即当阻抗是输入信号的函数时)。三阶谐波通常源自阻抗中的二次响应(也即当阻抗是输入信号的平方的函数时)。考虑到这些二阶和三阶谐波，所得的RF开关可以易于呈现出超过FCC限制的谐波。
已提出了许多用于减少RF开关应用中的谐波的解决方案，包括但不限于使用蓝宝石上硅(SOS)衬底、使用砷化镓(GaAs)衬底以及使用具有高电阻率行为(handle)的SOI衬底。不幸地，SOS和GaAs衬底对于大规模制造而言太昂贵，而具有高电阻率行为的SOI衬底无法提供足够的谐波减少。
鉴于前述内容，在此公开了一种半导体结构的实施例，更具体而言，公开了配置用于减少的谐波的绝缘体上硅(SOI)结构。实施例可以包括具有半导体衬底、在半导体衬底上的绝缘体层以及在绝缘体层上的器件层的绝缘体上硅(SOI)晶片。半导体衬底可以采用具有给定导电类型的相对低剂量的掺杂剂来掺杂(也即其可以为P-衬底或N-衬底)，以使其具有相对高的电阻率(也即至少10欧姆-厘米(Ω-cm)的电阻)。此外，半导体衬底的与绝缘体层的紧密相邻的一部分可以采用稍高剂量的相同掺杂剂、具有相同导电类型的不同掺杂剂及其组合来掺杂。可选地，可以在相同部分内制造微腔，以便使由于增加的掺杂导致的电导率增加与相应的电阻率增加相抵消。增加半导体衬底-绝缘体层界面处的掺杂剂浓度提高了任何所得的寄生电容器的阈值电压(Vt)。增加该Vt抑制了寄生反型电荷层的形成，并且因此减少了谐波行为。在此也公开了用于形成该半导体结构的方法的一些实施例。
参照图1，在此公开了半导体结构100的一些实施例，更具体而言公开了配置用于减少的谐波的绝缘体上硅(SOI)结构的一些实施例。具体而言，半导体衬底100可以包括器件层130。该器件层130可以包括其中形成有集成电路器件131(例如场效应晶体管、双极晶体管、电阻器、电容器、二极管、传输线、射频开关等)的层。器件层130可以包括例如硅(Si)层、锗硅(SiGe)层、碳化硅(SiC)层、碳化锗硅(SiGeC)层、砷化镓(GaAs)层或适用于形成集成电路器件的任何其他半导体层。器件层130可以位于绝缘体层120之上。该绝缘体层120可以包括例如掩埋氧化物层(BOX)或其他任何合适的绝缘体层。最终，如以下详细描述的那样，该绝缘体层120可以位于配置用于减少的谐波的半导体衬底110之上。
半导体衬底110可以具有给定导电类型(例如P型导电或者N型导电)、第一表面114(也即底表面)和第二表面115，第二表面115位于第一表面114之上并且与绝缘体层120紧密相邻。此外，半导体衬底110可以包括第一部分101(也即下部部分)以及位于第一部分101之上的第二部分102(也即上部部分)。
具体而言，第一部分101可以与衬底110的第一表面114(也即底表面)相邻，并且可以包括第一浓度的、具有给定导电类型的掺杂剂111。例如，第一部分101可以包括第一浓度的III族掺杂剂，例如硼(B)或铟(In)，并且因此可以具有P型导电。可选地，第一部分101可以包括第一浓度的V族掺杂剂，例如砷(As)、磷(P)或锑(Sb)，并且因此可以具有N型导电。
第二部分102可以从第一部分101向上延伸至第二表面115，并且可以包括高于第一浓度的第二浓度的、与第一部分101中相同的掺杂剂。例如，在一个实施例中，第一部分101和第二部分102可以包括硼(B)，从而衬底110包括p型衬底并且第一部分101中硼(B)的浓度可以约为1×1014原子/cm3或更少，而第二部分101中硼(B)的相对高浓度的峰值可以约为1×1016原子/cm3或更少。可选地，第二部分102可以包括高于第一浓度的第二浓度的、不同于第一部分101中但是具有相同导电类型的不同掺杂剂112，或者包括相同掺杂剂111与不同掺杂剂112的组合。
尽管第一部分101中第一掺杂剂浓度与第二部分102中第二掺杂剂浓度不同，但是两者均相对低以使得第一部分101的电阻和第二部分102的薄膜电阻仍然相对高。例如，对于1-100GHz范围的射频应用而言，掺杂浓度理想地为使得第一部分101的电阻至少为10欧姆-厘米(Ω-cm)，而第二部分102的薄膜电阻至少为1×103欧姆每方块(Ω/□)。因此，尽管第二部分102相对于第一部分101提高了电导率，但是整个衬底110保持为高电阻率衬底。此外，第二部分102与第一部分101相比应该相对薄。
应该理解的是，出于涉及当前可用的处理技术的实际原因，第二部分102可以为若干微米(μm)厚。但是，优选地，其实际上尽可能地薄(例如微米(μm)的一小部分)。例如，第二部分102可以具有范围在2至1500纳米(nm)范围的厚度，并且优选地范围在200至800nm之间。而第一部分101可以具有范围在10微米(μm)至若干毫米(mm)之间的厚度。
应该进一步理解的是，上述示例性电阻和薄膜电阻值是对于1-100GHz范围内应用的理想目标值，并且备选的电阻和薄膜电阻值可以适用于在该范围之上或之下的应用。例如，对于较高频率应用可能需要降低电阻值，或者对于较低频率应用可能需要提高电阻值。
最终，在一个实施例中，第二部分102可以包括在单层P-或N-半导体衬底内的注入区域。也即，半导体衬底110可以包括掺杂有掺杂剂111的单层半导体衬底110(例如单硅(Si)层、单锗硅(SiGe)层、单碳化硅(SiC)层、单碳化锗硅(SiGeC)层、单砷化镓(GaAs)层或者任何其他合适的半导体层)，该掺杂剂111从第一表面114(也即底表面)至第二表面115的大致均匀分布。使用相同掺杂剂111或具有相同导电类型的不同掺杂剂112进一步掺杂的注入区域可以位于与该第二表面115紧密相邻的单半导体层内，并且仅垂直延伸进入半导体衬底110至在第一表面114之上的预定深度处。因此，在该实施例中，衬底110的第二部分102包括掺杂有掺杂剂111或掺杂剂111与掺杂剂112这两者的注入区域，并且衬底110的第一部分101包括衬底110的位于注入区域之下的部分。
备选地，半导体衬底110的第二部分102可以包括多层半导体衬底110的顶部半导体层。也即，衬底110的第一部分101可以包括第一半导体层。例如，第一部分101可以包括硅(Si)层、锗硅(SiGe)层、碳化硅(SiC)层、碳化锗硅(SiGeC)层、砷化镓(GaAs)层或任何其他合适的半导体层中的任一个。第二部分102可以包括位于第一半导体层顶部的第二半导体层。例如，第二半导体层可以包括硅(Si)层、锗硅(SiGe)层、碳化硅(SiC)层、碳化锗硅(SiGeC)层、砷化镓(GaAs)层或任何其他合适的半导体层(例如多晶硅层)中的任一个。
可选地，如图2所示，半导体衬底110的第二部分102可以进一步包括遍布的多个微腔122(也即封闭的微孔、微室(micro-cell)等等)。也即，第二部分102可以包括在无孔的第一部分101之上的半导体衬底110的多孔部分。本领域技术人员将认识到，可以使用将惰性气体离子(例如氦(He)、氩(Ar)、氮(N2)、氙(Xe)或氪(Kr)离子)注入衬底110并且随后对衬底进行退火的技术来形成这类微腔。因此，可以采用上述惰性气体123中的任一种来填充微腔122。可以根据使用的惰性气体种类、使用的注入剂量、使用的退火温度等等来预设该微腔122的密度和尺寸，从而使得在第二部分102内使掺杂剂诱导的导电率增加与对应的微腔诱导的电阻率的增加相抵消。
如上所述，在半导体结构100中，在第二部分102内的、在半导体衬底的顶表面115处(也即在衬底-绝缘体层界面)的掺杂剂浓度的相对提高将减小谐波行为。具体而言，在第二部分102内掺杂剂浓度的相对提高增大了任何所得的寄生电容器(也即当电压施加至器件层130时，器件层130、绝缘体层120和衬底110之间的耦合导致形成的寄生电容器)的阈值电压(Vt)。增大该Vt抑制了在衬底110的第二表面115处寄生反型电荷层的形成，并且因此减少了谐波行为。
参照图3，在此也公开了形成如图1和图2所示的上述半导体结构100的方法的一些实施例。具体而言，方法实施例可以包括形成具有给定导电类型和第一表面114(也即底表面)的半导体衬底110(302)。绝缘体层120(例如掩埋氧化物(BOX)层或任何其他合适的绝缘体层)可以形成(例如沉积)为与半导体衬底110的在第一表面114之上的第二表面115相邻，并且器件层130(例如硅(Si)层、锗硅(SiGe)层、碳化硅(SiC)层、碳化锗硅(SiGeC)层、砷化镓(GaAs)层或任何其他适用于形成集成电路的半导体层)可以形成在绝缘体层120上(306)。
如上所述，也可以执行附加的工艺以便实现最终半导体结构(304或308)。具体而言，可以执行该附加处理以便在半导体衬底110中形成第一部分101(也即下部部分)，第一部分101与第一表面114(也即底表面)相邻并且包括第一浓度的、具有给定导电类型的掺杂剂111。例如，可以执行附加处理从而使得第一部分101包括第一浓度的III族掺杂剂(例如硼(B)或铟(In))，并且因此具有P型导电。备选地，可以执行附加处理以使得第一部分101包括第一浓度的V族掺杂剂(例如砷(As)、磷(P)或锑(Sb))，并且因此具有N型导电。可以进一步执行该附加处理以便在半导体衬底110中形成第二部分102(也即上部部分)，第二部分102从第一部分101延伸至第二表面115，并且包括大于第一浓度的第二浓度的以下项中的任一项：与第一部分101中相同的掺杂剂111，与第一部分101中不同的但是具有相同导电类型的掺杂剂112，及其组合。
基于该实施例，在半导体衬底110形成期间、在半导体衬底110形成之后并且在绝缘体层120形成之前(参见图3的步骤304)、在绝缘体层120形成之后并且在器件层130形成之前和/或在器件层130形成之后并且在器件层130中器件形成之前(参见图3的步骤308)，可以执行该附加处理。
例如，参照图4，在方法的一个示例性实施例中，可以形成具有第一表面114(也即底表面)的单层半导体衬底110(402，参见图5)。可以使用用于形成体半导体衬底的传统处理技术来形成该单层半导体衬底110。这种处理技术是本领域公知的，并且因此在说明书中省略以便允许读者集中关注在此所述的实施例的突出特征。该单层半导体衬底110可以形成以使其包括例如硅(Si)、锗硅(SiGe)、碳化硅(SiC)、碳化锗硅(SiGeC)、砷化镓(GaAs)或任何其他合适的半导体材料。此外，该单层半导体衬底110可以原位掺杂或者随后注入第一浓度的掺杂剂111，该掺杂剂111大致均匀分布并且具有给定导电类型。例如，单层半导体衬底110可以原位掺杂或者随后注入第一浓度的III族掺杂剂，例如硼(B)或铟(In)(也即P型掺杂剂)。备选地，单层半导体衬底可以原位掺杂或者随后注入第一浓度的V族掺杂剂，例如砷(As)、磷(P)或锑(Sb)(也即N型掺杂剂)。
随后，可以形成绝缘体层120，并且在绝缘体层120上形成器件层130(步骤404，参见图7)。例如，在一个实施例中，单层半导体衬底110可以具有第一表面114(也即底表面)以及与第一表面114相对(也即在之上)的第二表面115(也即顶表面)。可以在第二表面115上(参见图6)形成(例如沉积)绝缘体层120(例如二氧化硅(SiO2)层)。接着，可以在绝缘体层120上(参见图7)形成(例如沉积)器件层130(例如硅(Si)层、锗硅(SiGe)层、碳化硅(SiC)层、碳化锗硅(SiGeC)层、砷化镓(GaAs)层或任何其他合适的器件层)。备选地，注入氧的隔离(SIMOX)工艺可以用于将掩埋氧化物(BOX)层120注入单层半导体衬底110，因此在单个工艺步骤中在注入的绝缘体层120中将器件层130与单层半导体衬底110的剩余部分分开。在此情形下，单层半导体衬底110的剩余部分将具有第一表面114(也即底表面)以及第二表面115(也即BOX-衬底界面)，第二表面115位于第一表面114之上并且紧邻BOX层120(参见图7)。SIMOX技术为本领域公知，并且因此在说明书中省略以便允许读者集中关注在此所述的实施例的突出特征。
此外，可以在半导体衬底110中注入与步骤402所用相同的掺杂剂111或者具有相同导电类型的不同掺杂剂112以形成注入区域，该注入区域从第二表面115垂直延伸至第一表面114之上的预定深度(406)。优选地，可以在形成绝缘体层120和器件层130之后(例如当绝缘体层120和器件层130由沉积或者SIMOX工艺形成时)执行该掺杂剂注入工艺步骤406。例如，如图8所示，在步骤406处，掺杂剂111或者不同的掺杂剂112可以注入穿过器件层130、绝缘体层120、第二表面115并且进入半导体衬底110，从而形成注入区域。备选地，可以在形成绝缘体层120和器件层130之前，或者在形成绝缘体层120之后但是在形成器件层130之前(例如当绝缘体层120和器件层130由分立的沉积工艺形成时)执行掺杂剂注入工艺步骤406。不论何时执行掺杂剂注入工艺步骤406，可以选择性控制掺杂剂注入工艺步骤406，从而使得如上所述的所得注入区域从衬底110的第二表面115向下垂直延伸至第一表面114之上的预定深度(也即注入区域并不覆盖衬底110的整个厚度)。因此，在执行掺杂剂注入工艺步骤406之后，半导体衬底110将包括与第一表面114相邻的第一部分101(也即下部部分)以及在第一部分101之上的第二部分102(也即上部部分)。第一部分101将包括第一浓度的、具有给定导电类型的掺杂剂111。第二部分102将包括注入区域，该注入区域仅具有高于第一浓度的第二浓度的掺杂剂111(例如当相同的掺杂剂111用于步骤402和406时)，或者具有高于第一浓度的第二浓度的掺杂剂111和112的组合(例如当不同的掺杂剂用于步骤402和406时)。
参照图9，另一个方法实施例可以包括形成多层半导体衬底(902)。具体而言，为了形成多层半导体衬底，可以形成第一部分101(例如第一半导体层)(904，参见图10)。该第一半导体层可以包括例如硅(Si)层、锗硅(SiGe)层、碳化硅(SiC)层、碳化锗硅(SiGeC)层、砷化镓(GaAs)层或任何其他合适半导体层中的任意一个，并且可以使用用于形成体半导体衬底的传统处理技术来形成该第一半导体层。这种处理技术为本领域公知，并且因此在本说明书中省略以便允许读者集中关注在此所述的实施例的突出特征。在工艺步骤904处形成该第一部分时，其可以原位掺杂具有给定导电类型(例如n型或p型)的第一浓度的掺杂剂111。
接着，可以在第一部分101上形成第二部分102(例如第二半导体层)(906，参见图11)。第二部分102可以包括例如硅(Si)层、锗硅(SiGe)层、碳化硅(SiC)层、碳化锗硅(SiGeC)层、砷化镓(GaAs)层或任何其他合适半导体层(例如多晶硅层)中的任意一个，并且可以通过例如外延沉积工艺来形成第二部分102。这种处理技术为本领域公知，并且因此在本说明书中省略以便允许读者集中关注在此所述的实施例的突出特征。形成该第二部分102时，其可以原位掺杂有更高的第二浓度(也即高于第一浓度的更高浓度)的、如第一部分102(在步骤804)中使用的相同掺杂剂111或者具有相同导电类型的不同掺杂剂。随后，在形成半导体衬底的第二部分102之后，可以在第二部分102上形成(例如沉积)绝缘体层120(例如掩埋氧化物(BOX)层或任何其他合适绝缘体层)，并且可以在绝缘体层上形成器件层130(例如硅(Si)层、锗硅(SiGe)层、碳化硅(SiC)层、碳化锗硅(SiGeC)层、砷化镓(GaAs)层或任何其他适用于形成集成电路器件的半导体层)(808，参见图12-图13)。
应该注意，虽然选择性控制如上所述的方法实施例的工艺步骤以便确保第一部分101中第一掺杂剂浓度与第二部分102中第二掺杂剂浓度不同，但是应进一步选择性控制以便确保第一掺杂剂浓度和第二掺杂剂浓度均保持相对低，从而第一部分101的电阻和第二部分102的薄膜电阻继而保持相对较高。例如，对于1-100GHz范围的射频应用而言，在一个实施例中，第一部分101和第二部分102可以均掺杂有硼(B)，从而使得衬底110包括P型衬底并且使得第一部分101中硼(B)的浓度约为1×1014原子/cm3或更少，而第二部分102中硼(B)的相对高的峰值浓度可达到约1×1016原子/cm3或更少。这将确保第一部分101的电阻至少为10欧姆-厘米(Ω-cm)，而第二部分102的薄膜电阻至少为1×103欧姆每方块(Ω/□)。因此，尽管第二部分102内的电导率相比于第一部分101相对增加，但是整个衬底110将保持为高电阻率衬底。此外，衬底110应该形成为使得第二部分102与第一部分101相比相对薄。
应该理解的是，出于涉及当前可用处理技术的实际原因，第二部分102可能形成为若干微米(μm)厚度；然而，优选地，第二部分102将实际上尽可能薄地形成(例如微米(μm)的一小部分)。例如，第二部分102可以形成为具有范围在2至1500纳米(nm)之间的厚度，并且优选地范围为200至800纳米(nm)。而第一部分101可以形成为具有范围在10微米(μm)至几毫米(mm)之间的厚度。
应该进一步理解的是，上述示例性的电阻和薄膜电阻值是对于在1-100GHz范围内应用的目标理想值，并且备选的电阻和薄膜电阻值可能适用于在该范围之上或者之下的应用。例如，对于更高频应用而言可能需要降低电阻值，或者对于更低频应用而言可能需要提高电阻值。
再参照图3，可选地，方法实施例中每一个可以进一步包括在衬底110的第二部分102内形成微腔122(也即封闭的微孔、微室等等)(310，参见图15)。具体而言，可以在衬底110的第二部分102内注入惰性气体离子123(例如氦(He)、氩(Ar)、氮气(N2)、氙(Xe)或氪(Kr)离子)(参见图14)。随后，可以执行退火工艺(例如快速热退火工艺、激光退火工艺等等)。通过在气体离子注入工艺之后加热半导体衬底110，可以形成微腔122(也即微孔、微室等等)(参见图15)。用于在半导体材料中形成微腔的处理技术为本领域公知，并且因此在本说明书中省略以便允许读者集中关注在此所述的实施例的突出特征。这些微腔122可以用于在第二部分内使掺杂剂诱导的电导率增加与相应的微腔诱导的电阻率增加相抵消。
最终，可以在器件层130中形成(参见图1和2)集成电路器件131(例如场效应晶体管、双极晶体管、电阻器、电容器、二极管、传输线、射频开关等等)，并且可以进一步执行标准后端线(BEOL)处理以便完成半导体结构100(312)。用于形成集成电路器件的技术以及BEOL工艺为本领域公知，并且因此在本说明书中省略以便允许读者集中关注在此所述的实施例的突出特征。
应该理解的是，如上所述的方法实施例用于集成电路芯片的制造。所得的集成电路芯片可以由制造者以未加工晶片形式(也即，作为具有多个未封装芯片的单个晶片)、作为裸片、或者以封装形式来分发。在后者情况下，芯片安装在单芯片封装(例如塑料载件，具有固定至母板或其他更高层载件的引线)中或安装在多芯片封装中(例如陶瓷载件，其具有表面互连和/或埋设互连)。无论如何，芯片随后与其他芯片、分立电路元件、和/或作为中间产品(例如母板)或者终端产品的一部分的其他信号处理装置相集成。终端产品可以是包括集成电路芯片的任何产品，该产品的范围从玩具和其他低端应用直至具有显示器、键盘或其他输入装置以及中央处理器的高端计算机产品。
此外，应该理解的是，在此所用的技术是仅出于描述特定实施例的目的，并且并未意在限制本发明。如在此所用，单数形式“一”、“一个”意在也包括复数形式，除非上下文明确给出相反指示。此外，当在本说明书中使用术语“包括”和/或“包含”时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或组件的存在，但是并不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组合的存在或附加。最终，应该理解的是，相应的结构、材料、动作、以及以下权利要求中的所有功能元素加装置或功能元素加步骤的等同物意在包括用于与如特定所述的其他所述元件组合执行功能的任何结构、材料或动作。出于说明和描述的目的已经展现了结构和方法实施例的说明。但是并未意在将本发明穷尽或者限制在所公开的形式中。不脱离本发明范围和精神的许多修改和变形对于本领域技术人员而言是明显的。公开并且描述了结构和方法实施例，以便最好地解释本发明的原理和实际应用，并且使得本领域其他技术人员对于具有适用于预期的特定使用多种修改方式的多种实施例而理解本发明。
也在此新公开了用于上述绝缘体上硅(SOI)结构的设计结构的实施例，该绝缘体上硅(SOI)结构配置用于减少的谐波。该设计结构可以包括在存储介质(例如存储装置)中体现的由计算机可读的信息。该信息可以包括非功能性信息(例如数据)和功能性信息(例如指令)。计算机可以读取设计结构，并且可以处理非功能性信息(也即数据)和功能性信息(也即执行指令)以便制造绝缘体上硅(SOI)结构、绝缘体上硅(SOI)结构的仿真或者其一些其他功能等同物。
具体而言，图17显示了在例如半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程1700的框图。设计流程1700包括用于处理设计结构或装置的工艺步骤、机器和/或机构，以产生在上面描述并且在图1和图2中显示的设计结构和/或器件的在逻辑上或者以其他方式在功能上的等同的表示。由设计流程1700处理和/或产生的设计结构可以在机器可读的传输或者存储介质上编码，以包括数据和/或指令，当在数据处理系统上执行或者以其他方式处理该数据和/或指令时产生硬件部件、电路、器件或系统的逻辑上的、结构上的、机器上的或其他方面的在功能上等同的表示。机器包括但不限于在IC设计工艺中使用的任何机器，IC设计工艺例如设计、制造或仿真电路、组件、器件或系统。例如，机器可以包括：光刻机器、用于产生掩模的机器和/或设备(例如电子束刻写机)、用于仿真设计结构的计算机或设备、在制造或测试工艺中使用的任何设备、或者用于将设计结构的功能性等同表示编程入任何介质中的任何机器(例如用于编程可编程门阵列的机器)。
设计流程1700可能基于被设计的表示的类型而变化。例如，用于构建专用集成电路(ASIC)的设计流程1700可能与用于设计标准部件的设计流程1700不同，或者与用于将设计初始化入可编程阵列的设计流程1700不同，可编程阵列例如由
Figure BDA00001672713500161
公司或
Figure BDA00001672713500162
公司提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA)。
图17示出了包括输入设计结构1720的多个这类设计结构，该输入设计结构1720优选地由设计过程1710来处理。设计结构1720可以是由设计过程1710产生和处理的逻辑仿真设计结构，以产生硬件装置的逻辑等同功能性表示。设计结构1720还可以包括或备选地包括当由设计过程1710处理时产生了硬件装置的物理结构的功能性表示的数据和/或程序指令。不论是表达了功能性和/或结构性设计特征，可以使用例如由核心开发者/设计者实现的电子计算机辅助设计(ECAD)来产生设计结构1720。当在机器可读数据传输、门阵列或存储介质上编码设计结构1720时，可以通过设计过程1710内的一个或多个硬件和/或软件模块访问并处理设计结构1720，以仿真或者以其他方式功能性表示例如图1和图2所示的电子元件、电路、电子或逻辑模块、设备、装置或系统。就此而言，设计结构1720可以包括文件或者其他数据结构，该文件或者其他数据结构包括人类和/或机器可读源代码、编译结构、以及计算机可执行代码结构，该计算机可执行代码结构随后由设计或者仿真数据处理系统、功能性仿真或者以其他方式表示的电路或者其他层级的硬件逻辑设计来处理。这类数据结构可以包括硬件描述语言(HDL)设计实体或者其他数据结构，该其他数据结构符合例如Verilog和VHDL之类的较低层级HDL设计语言和/或例如C或C++之类的较高层级设计语言，或与其可兼容。
设计过程1710优选地采用并且包含硬件和/或软件模块，该硬件和/或软件模块用于综合、翻译、或者以其他方式处理图1和图2中所示的组件、电路、装置或逻辑结构的设计/仿真的功能性等同物，以产生可以包括诸如设计结构1720之类的设计结构的网表1780。网表1780可以包括例如表示描述了与在集成电路设计中其他元件和电路互连的引线、分立元件、逻辑门、控制电路、I/O装置、模型等等的列表的经编译的或者以其他方式处理的数据结构。可以使用迭代过程来综合网表1780，其中基于设计规范和器件参数而一次或者多次再综合网表1780。与在此所述的其他设计结构类型一样，网表1780可以编码在机器可读数据存储介质上，或者编程入可编程门阵列。该介质可能是非易失性存储介质，例如磁盘或光盘驱动、可编程门阵列、紧凑型闪存或者其他闪速存储器。此外或者可选地，介质可以是系统或者高速缓存存储器、缓冲器空间、或者电导或光导器件和材料，数据包可以经由互联网或者其他适合联网机制而在该电导或光导器件和材料传输并且立即存储。
设计过程1710可以包括用于处理包括网表1780的多种输入数据结构类型的硬件和软件模块。这类数据结构类型可能例如驻留在库元件1730内并且包括经常使用的元件、电路和器件的集合，该集合包括针对给定制造技术(例如不同技术节点，32nm、45nm、90nm等等)的模型、布图、和符号表示。数据结构类型可能进一步包括设计规范1740、特征数据1750、验证数据1760、设计规则1770和测试数据文件1785，该测试数据文件1785可以包括输入测试模式、输出测试结果和其他测试信息。设计过程1710可以进一步包括例如标准机器设计过程，例如应力分析、热力分析、机器事件仿真、用于诸如铸造、模塑和模具压制成形等之类的操作的过程仿真。机器设计领域技术人员可以不脱离本发明的范围和精神而知晓设计过程1710中所用的可能的机器设计工具和应用的范围。设计过程1710也可以包括用于执行诸如时序分析、验证、设计规则检查、布局布线操作等之类的标准电路设计过程的模块。
设计过程1710采用并且包含了诸如HDL编译器和仿真模型构建工具之类的逻辑和物理设计工具，以与所描述的支持数据结构中的一些或全部以及任何附加的机器设计或数据(如果可用)一起处理设计结构1720，以产生第二设计结构1790。设计结构1790以用于机器装置和结构的数据交换的数据格式(例如以IGES、DXF、ParaSolid XT、JT、DRG或用于存储或者提供这类机器设计结构的任何其他合适的格式存储的信息)驻留在存储介质或者可编程门阵列上。与设计结构1720类似，设计结构1790优选地包括一个或多个文件、数据结构、或者驻留在传输或数据存储介质上的其他计算机编码数据或指令，当ECAD系统处理该其他计算机编码数据或指令时产生图1和图2所示的本发明实施例的一个或多个实施例的逻辑上的或者以其他方式等同的形式。在一个实施例中，设计结构1790可以包括功能性仿真图1和图2所示装置的经编译的、可执行的HDL仿真模型。
设计结构1790也可以采用用于集成电路布图数据交换的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GL1、OASIS、映射文件或者用于存储这类设计数据结构的任何其他合适格式存储的信息)。设计结构1790可以包括诸如符号数据、映射文件、测试数据文件、设计内容文件、制造数据、布图参数、引线、金属层级、过孔、形状、用于通过制造线布线的数据、以及制造者或者其他设计者/开发者制造如上所述并且如图1和2所示器件或结构所需的任何其他数据。设计结构1790继而可以进入阶段1795，其中例如设计结构1790：行进至流片、发布至制造、发布至掩模室(mask house)、发送至另一设计室(design house)、发送回客户等等。
图18中描绘了用于实践图17的设计方法的代表性的硬件环境。该示意图示出了依照本发明的一些实施例的信息处理/计算机系统的硬件配置。系统包括至少一个处理器或中央处理单元(CPU)10。CPU 10经由系统总线12互连至各个设备，诸如随机存取存储器(RAM)14、只读存储器(ROM)16、和输入/输出(I/O)适配器18。I/O适配器18可以连接至外围装置，诸如磁盘单元11和磁带驱动13，或者系统可读的其他程序存储设备。系统可以读取程序存储设备上的创新性指令并且遵循这些指令以执行本发明的实施例的算法。系统进一步包括用户接口适配器19，该用户接口适配器19连接键盘15、鼠标17、扬声器24、话筒22、和/或诸如触摸屏设备(未示出)的其他用户接口装置至总线12以收集用户输入。此外，通信适配器20连接总线12至数据处理网络25，并且显示器适配器21连接总线12至显示装置23，显示装置23可能实现为诸如监视器、打印机、或发射机之类的输出设备。
因此，以上公开了半导体结构的一些实施例，或者更具体地公开了配置用于减少的谐波的绝缘体上硅(SOI)结构。实施例可以包含绝缘体上硅(SOI)晶片，其具有半导体衬底、在半导体衬底上的绝缘体层以及在绝缘体层上的器件层。半导体衬底可以掺杂有具有给定导电类型的相对较低剂量的掺杂剂(也即其可以为P-衬底或N-衬底)，从而使得其具有相对较高电阻率(也即电阻至少10欧姆-厘米(Ω-cm))。此外，半导体衬底的紧邻绝缘体层的一部分可以掺杂有稍微高剂量的相同掺杂剂、具有相同导电类型的不同掺杂剂及其组合。可选地，可以在该相同部分内形成微腔，以便使由于掺杂增大引起的电导率的任何增加与电阻率的相应增加相抵消。增大半导体衬底-绝缘体层界面处的掺杂剂浓度将提高任何所得的寄生电容器的阈值电压(Vt)。增大该Vt抑制了寄生反型电荷层的形成，并且因此减少了谐波行为。实施例具有提供这类减少的谐波和最小化附加成本的优点。在此也公开了用于形成这类配置用于减少的谐波的绝缘体上硅(SOI)结构的方法的一些实施例以及用于这类配置用于减少的谐波的绝缘体上硅(SOI)结构的设计结构。

Claims (34)

1.一种半导体结构，包括：
半导体衬底，具有给定导电类型、第一表面和在所述第一表面之上的第二表面，所述半导体衬底包括：
第一部分，与所述第一表面相邻，并且包括第一浓度的、具有所述给定导电类型的掺杂剂；以及
第二部分，从所述第一部分延伸至所述第二表面，所述第二部分包括高于所述第一浓度的第二浓度的下列项中任一项：
与所述第一部分中相同的掺杂剂，
与所述第一部分中不同的掺杂剂，所述不同的掺杂剂具有所述给定的导电类型，以及
所述相同的掺杂剂和所述不同的掺杂剂的组合；以及绝缘体层，与所述第二表面相邻。
2.根据权利要求1所述的半导体结构，其中，所述第一部分的电阻至少为10欧姆-厘米(Ω-cm)，并且所述第二部分的薄膜电阻至少为1×103欧姆每方块(Ω/□)。
3.根据权利要求1所述的半导体结构，所述第二部分包括注入区域。
4.根据权利要求1所述的半导体结构，所述第一部分包括第一半导体层，并且所述第二部分包括位于所述第一半导体层上的第二半导体层。
5.根据权利要求4所述的半导体结构，所述第一半导体层包括硅层，并且所述第二半导体层包括第二硅层和多晶硅层中的任一个。
6.根据权利要求1所述的半导体结构，进一步包括，位于所述绝缘体层上的器件层。
7.根据权利要求1所述的半导体结构，所述第二部分抑制了在所述第二表面处寄生反型电荷层的形成，并且因此减少了谐波行为。
8.一种半导体结构，包括：
半导体衬底，具有给定导电类型、第一表面以及位于所述第一表面之上的第二表面，所述半导体衬底包括：
第一部分，与所述第一表面相邻，并且包括第一浓度的、具有所述给定导电类型的掺杂剂；以及
第二部分，从所述第一部分延伸至所述第二表面，并且包括：
多个微腔；以及
高于所述第一浓度的第二浓度的以下项中的任一项：
与所述第一部分中相同的掺杂剂，
与所述第一部分中不同的掺杂剂，所述不同的掺杂剂具有所述给定导电类型，以及
所述相同掺杂剂和所述不同掺杂剂的组合；以及绝缘体层，与所述第二表面相邻。
9.根据权利要求8所述的半导体结构，其中，所述第一部分的电阻至少为10欧姆-厘米(Ω-cm)，并且所述第二部分的薄膜电阻至少为1×103欧姆每方块(Ω/□)。
10.根据权利要求8所述的半导体结构，所述第二部分包括注入区域。
11.根据权利要求8所述的半导体结构，所述第一部分包括第一半导体层，并且所述第二部分包括位于所述第一半导体层上的第二半导体层。
12.根据权利要求11所述的半导体结构，所述第一半导体层包括硅层，并且所述第二半导体层包括第二硅层和多晶硅层中的一个。
13.根据权利要求8所述的半导体结构，进一步包括，位于所述绝缘体层上的器件层。
14.根据权利要求8所述的半导体结构，其中，所述第二部分抑制了在所述第一表面处的寄生反型电荷层的形成，并且因此减少了谐波行为。
15.一种形成半导体结构的方法，包括：
形成具有给定导电类型和第一表面的半导体衬底；
在所述衬底的位于所述第一表面之上的第二表面上形成绝缘体层；以及
执行附加的处理以便在所述半导体衬底中形成：
第一部分，与所述第一表面相邻，并且包括第一浓度的、具有所述给定导电类型的掺杂剂；以及
第二部分，从所述第一部分延伸至所述第二表面，并且包括高于所述第一浓度的第二浓度以下项之一：
与所述第一部分中相同的掺杂剂；
与所述第一部分中不同的掺杂剂，所述不同的掺杂剂具有所述给定导电类型，以及
所述相同的掺杂剂和所述不同的掺杂剂的组合。
16.根据权利要求15所述的方法，进一步包括：
将气体离子注入所述第二部分中；以及
加热所述半导体衬底，以便由所述气体离子在所述第二部分中形成微腔。
17.根据权利要求15所述的方法，执行所述附加处理以使得所述第一部分的电阻至少为10欧姆-厘米(Ω-cm)，并且所述第二部分的薄膜电阻至少为1×103欧姆每方块(Ω/□)。
18.根据权利要求15所述的方法，进一步包括在所述绝缘体层上形成器件层。
19.根据权利要求15所述的方法，执行所述附加处理以使得所述第二部分抑制在所述第一表面处的寄生反型电荷层的形成，并且因此减少了谐波行为。
20.一种形成半导体结构的方法，包括：
形成具有第一表面的半导体衬底，并且在所述形成所述半导体衬底期间，使用第一浓度的、具有给定导电类型的掺杂剂掺杂所述半导体衬底；
在位于所述第一表面之上的所述衬底的第二表面上形成绝缘体层；以及
将所述掺杂剂以及具有所述给定导电类型的不同的掺杂剂之一注入所述半导体衬底中至位于所述第二表面之下的预定深度，从而使得在所述注入之后，所述半导体衬底包括：
第一部分，与所述第一表面相邻，并且包括所述第一浓度的所述掺杂剂；以及
第二部分，从所述预定深度延伸至所述第二表面，并且包括高于所述第一浓度的第二浓度的以下项之一：所述掺杂剂，以及所述掺杂剂和所述不同的掺杂剂的组合。
21.根据权利要求20所述的方法，进一步包括：
将气体离子注入所述第二部分中；以及
加热所述半导体衬底，以便由所述气体离子在所述第二部分中形成微腔。
22.根据权利要求20所述的方法，其中，所述第一部分的电阻至少为10欧姆-厘米(Ω-cm)，并且所述第二部分的薄膜电阻至少为1×103欧姆每方块(Ω/□)。
23.根据权利要求20所述的方法，进一步包括，在所述绝缘体层上形成器件层。
24.根据权利要求20所述的方法，执行所述注入以使得所述第二部分抑制在所述第一表面处寄生反型电荷层的形成，并且因此减少了谐波行为。
25.一种形成半导体结构的方法，包括：
形成半导体衬底，所述形成所述半导体衬底包括：
形成第一部分，并且在所述形成所述第一部分期间，使用第一浓度的、具有给定导电类型的掺杂剂掺杂所述第一部分；以及
在所述第一部分上形成第二部分，并且在所述形成所述第二部分期间，使用第二浓度的、所述掺杂剂和具有所述给定导电类型的不同掺杂剂之一掺杂所述第二部分，所述第二浓度高于所述第一浓度；以及
在所述第二部分上形成绝缘体层。
26.一种机器可读介质中有形地体现的、用于设计、制造或测试半导体结构的设计结构，所述半导体结构包括：
半导体衬底，具有给定导电类型、第一表面以及位于所述第一表面之上的第二表面，所述半导体衬底包括：
第一部分，与所述第一表面相邻，并且包括第一浓度的、具有所述给定导电类型的掺杂剂；以及
第二部分，从所述第一部分延伸至所述第二表面，所述第二部分包括高于所述第一浓度的第二浓度的以下项中的任一项：
与所述第一部分中相同的掺杂剂；
与所述第一部分中不同的掺杂剂，所述不同的掺杂剂具有所述给定导电类型，以及
所述相同的掺杂剂和所述不同的掺杂剂的组合；以及绝缘体层，与所述第二表面相邻。
27.根据权利要求26所述的设计结构，其中，所述设计结构进一步包括网表。
28.根据权利要求26所述的设计结构，其中，所述设计结构驻留在存储介质上作为用于集成电路布图数据交换的数据格式。
29.根据权利要求26所述的设计结构，其中，所述设计结构驻留在可编程门阵列中。
30.一种在机器可读介质中有形地体现的、用于设计、制造或测试半导体结构的设计结构，所述半导体结构包括：
半导体衬底，具有给定导电类型、第一表面以及位于所述第一表面之上的第二表面，所述半导体衬底包括：
第一部分，与所述第一表面相邻，并且包括第一浓度的、具有所述给定导电类型的掺杂剂；以及
第二部分，从所述第一部分延伸至所述第二表面，并且包括：
多个微腔；以及
包括高于所述第一浓度的第二浓度的以下项中的任一项：
与所述第一部分中相同的掺杂剂；
与所述第一部分中不同的掺杂剂，所述不同的掺杂剂具有所述给定导电类型，以及
所述相同的掺杂剂和所述不同的掺杂剂的组合；以及
绝缘体层，与所述第二表面相邻。
31.根据权利要求30所述的设计结构，其中，所述设计结构进一步包括网表。
32.根据权利要求30所述的设计结构，其中，所述设计结构驻留在存储介质上作为用于集成电路布图数据交换的数据格式。
33.根据权利要求30所述的设计结构，其中，所述设计结构驻留在可编程门阵列中。
34.一种用于半导体衬底的设计结构，所述设计结构包括包含数据和指令的信息，所述数据结构在计算机可读的存储介质中体现，所述计算机处理所述数据并且执行所述指令以制造所述半导体结构和所述半导体结构的仿真中的任一个，所述半导体结构包括：
半导体衬底，具有给定导电类型、第一表面以及位于所述第一表面之上的第二表面，所述半导体衬底包括：
第一部分，与所述第一表面相邻，并且包括第一浓度的、具有所述给定导电类型的掺杂剂；以及
第二部分，从所述第一部分延伸至所述第二表面，所述第二部分包括高于所述第一浓度的第二浓度以下项中的任一项：
与所述第一部分中相同的掺杂剂；
与所述第一部分中不同的掺杂剂，所述不同的掺杂剂具有所述给定导电类型，以及
所述相同的掺杂剂和所述不同的掺杂剂的组合；以及绝缘体层，与所述第二表面相邻。
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