JP5610557B2 - 電荷層を軽減した集積回路構造およびこれを形成する方法 - Google Patents
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Description
本発明は、一般に、シリコン・オン・インシュレータ（ＳＯＩ）高帯域幅回路を利用する方法、集積回路構造、および設計構造に関し、更に具体的には、能動構造の周囲に形成された格子トレンチと組み合わせたイオン注入（ion implantation）を利用して、ウェハと酸化物層との間の電荷層の形成を解消する実施形態に関する。
Ｋｅｒｒ等による「Identificationof RF Harmonic Distortion on Si Substrates and its Reduction Using a Trap-RichLayer」（ＩＥＥＥ、２００８年）（以降「Ｋｅｒｒ」と称する）において説明されているように、高抵抗率シリコン（ＨＲＳ：high-resistivity silicon）基板は、基板の損失および結合が軽減するために、無線周波数（ＲＦ）用途において有望であり、ＨＲＳハンドル・ウェハを用いてシリコン・オン・インシュレータ上でＲＦセル送信スイッチを可能とするのに役立つ。薄膜シリコン・オン・インシュレータ構造は、（１ｋオーム−ｃｍまたはそれ以上の）極めて高い抵抗を有する基板を用い、これによってＲＦ回路等の高帯域幅の用途において高い分離、低い損失を提供し、ラッチアップの可能性を低下させる。
Ｋｅｒｒ等の「Identification of RF Harmonic Distortion on Si Substrates and itsReduction Using a Trap-Rich Layer」（ＩＥＥＥ、２００８年）
Ｋｅｒｒにおいて説明されているように、高抵抗率シリコン基板は約１ｋΩ−ｃｍまたはそれ以上の抵抗率を有し、これは１ｘ１０１３ｃｍ−３またはそれ以下のドーピング・レベルに相当する。この低いドーピング・レベルのために、少量の固定酸化物電荷または界面トラップ電荷でさえ、界面におけるバンドの曲がり（band bending）に大きく影響する可能性がある。Ｓｉ−ＳｉＯ２界面は界面の近傍に正の固定酸化物電荷を有し、これはＳｉ表面を反転させるのに充分な強さである。この反転層は、寄生伝導層と呼ばれ、基板の損失および結合において予想される利点を部分的に損なってしまう。
一部の化合物半導体とは異なり、シリコン界面は表面フェルミ準位をピンニングする高濃度の界面トラップを有さず、このためにシリコンは金属酸化膜半導体（ＭＯＳ）デバイスに有用となる。更に、ＭＯＳデバイスにおけるように、印加電界によってバンドの曲がりおよび表面電荷状態が変わる。または換言すると、容量は電圧に依存し、これは高調波ひずみの源となる場合がある。
電圧波の周波数が多数キャリアの誘電緩和時間の逆数よりも高い場合、またはＨＲＳでは約１０ＭＨｚよりも高い場合、キャリアは応答不可能であると予想され得る。しかしながら、界面全体が反転している場合には、キャリアは界面に沿って横方向に動くことができ、それらの応答時間はＲＦ信号に追従するのに充分な速さである。
従って、ＨＲＳ基板を用いることの副産物は、ハンドル・ウェハ／酸化物界面において電荷層が形成される可能性があることである。固定酸化物および界面の電荷は寄生表面伝導層を誘発し、これは電子反転層である。この電荷層は有効基板抵抗を（５０オーム−ｃｍのオーダーまで）大きく低下させる。更に、電荷層によって有効基板抵抗がウェハの上側の交流（ＡＣ）電圧に応じて変化し、いずれかの回路において非線形の挙動を引き起こすことがある。この電荷層の結果として、高損失、低分離、および低線形性が生じることがわかっている。
Ｋｅｒｒの論文は、ハンドル・ウェハ／酸化物界面に発生する電荷層の問題に対するいくつかの解決策を説明している。更に具体的には、Ｋｅｒｒは、ＨＲＳ基板から発する高調波ひずみを著しく低減させるトラップの多い層（trap-rich layer）を提供する。Ｋｅｒｒによって言及された他の解決策には、伝送ラインの下にシールド層を追加すること、ＧａＡｓ基板またはシリコン・オン・サファイア（ＳＯＳ）基板を用いること、または従来のＳＯＩ基板の形成後にハンドル・ウェハを除去してこれをトラップの多い層で置換することが含まれる。しかしながら、かかる解決策は費用が高く、標準的な製造環境における実行が難しい。
前述の問題に対処するため、本明細書における１つの例示的な実施形態が含む集積回路構造は、トレンチ格子構造およびイオン不純物インプラントを含む高抵抗率シリコン（ＨＲＳ）基板層を含む。埋め込み酸化物（ＢＯＸ）層が、ＨＲＳ基板層上に位置してこれに接触し、ＢＯＸ層はトレンチ格子構造を充填する。更に、回路層が、埋め込み絶縁層上に位置してこれに接触する。回路層は、受動構造によって分離された能動回路群を含む。集積回路構造を上面（ここで、回路層は集積回路構造の任意の「上部」であり、ＨＲＳ基板は集積回路構造の任意の「下部」である）から見た場合、トレンチ格子構造は能動回路群間に位置する。従って、集積回路構造を上面から見た場合、かかるトレンチ格子構造は受動構造の下にあるが、回路群の下にはない。
本明細書における別の例示的な集積回路構造は、トレンチ構造およびイオン不純物インプラントを有するシリコン基板層を含む。絶縁層が、シリコン基板層上に位置してこれに接触する。また、絶縁層はトレンチ構造を充填する。回路層が、埋め込み絶縁層上に位置してこれに接触する。回路層は、受動構造によって分離された能動回路群を含む。集積回路構造を上面から見た場合、トレンチ構造は能動回路群間に位置する。このため、集積回路構造を上面から見た場合、トレンチ構造は受動構造の下にあり、回路群の下にはない。
本明細書における集積回路構造を形成する例示的な方法の実施形態は、ＨＲＳ基板層にトレンチ格子構造をパターニングし、ＨＲＳ基板層内にイオン不純物インプラントを注入する。この方法は、ＨＲＳ基板層上かつトレンチ格子構造内にＢＯＸ層を形成し、埋め込みＢＯＸ層上に回路層を形成する。回路層は、受動構造によって分離された能動回路群を含む。集積回路構造を上面から見た場合、トレンチ格子構造は能動回路群間に位置するようにパターニングされる。このため、集積回路構造を上面から見た場合、トレンチ格子構造は受動構造の下にあるが、回路群の下にはない。
本明細書における別の例示的な方法は、シリコン基板層にトレンチ構造をパターニングし、シリコン基板層内にイオン不純物インプラントを注入し、シリコン基板層上かつトレンチ構造内に絶縁層を形成し、埋め込み絶縁層上に回路層を形成する。回路層は、受動構造によって分離された能動回路群を含む。集積回路構造を上面から見た場合、トレンチ格子構造は能動回路群間に位置するようにパターニングされる。このため、集積回路構造を上面から見た場合、トレンチ格子構造は受動構造の下にあり、回路群の下にはない。
本明細書における設計構造の実施形態は、集積回路を設計、製造、または試験するために機械読み取り可能媒体においてタンジブルに具現化される。設計構造は、トレンチ構造およびイオン不純物インプラントを有するシリコン基板層を含む集積回路構造を含む。絶縁層が、シリコン基板層上に位置してこれに接触する。絶縁層はトレンチ格子構造を充填する。回路層が、埋め込み絶縁層上に位置してこれに接触する。回路層は、受動構造によって分離された能動回路群を含む。集積回路構造を上面から見た場合、トレンチ構造は能動回路群間に位置する。このため、集積回路構造を上面から見た場合、かかるトレンチ格子構造は受動構造の下にあり、回路群の下にはない。
上述のように、ＨＲＳ基板を用いることの副産物は、ハンドル・ウェハ／酸化物界面において電荷層が形成される可能性があることである。この問題に対処するため、本明細書における実施形態は、イオン注入および格子トレンチ形成を用いて電荷層を排除し、これによってもっと費用の高い代替案に頼る必要性をなくす。ウェハ全体にわたってイオン・インプラント（ion implant）を適用し、能動デバイス間（かつ受動デバイスの下）にトレンチの格子を形成することによって、本明細書における実施形態はＫｅｒｒに記載された電荷層を排除する。
更に具体的には、図６のフローチャートの項目２００に図示し、図１に概略的に示すように、本明細書の例示的な方法において、ＨＲＳ基板層１０２にトレンチ格子構造１０６をパターニングすることによって集積回路構造を形成する。基板１０２は、ウェハ、セラミック材料、絶縁体、シリコン材料等のいずれかの適切な絶縁材料を含むことができる。ＨＲＳ基板層１０２は１ＫΩ−ｃｍより大きい抵抗率を有する。所望の場合、基板１０２は１つ以上のドーピングしたウェル領域を含むことができる。
トレンチ格子構造１０６を形成するには、最初にいずれかのタイプのマスキング構造１０４（フォトレジスト、窒化物ハード・マスク等）を形成しパターニングして格子構造を画定する。続いて、マスク１０４を介して、基板１０２の材料に対して選択的な材料除去プロセス（反応性イオン・エッチング等）を実行して、トレンチ領域１０６から材料を除去する。次いで、基板１０２に影響しない洗滌プロセスを用いてマスク１０４を除去する。
図２および図６の項目２０２に示すように、本明細書の方法では、ＨＲＳ基板層１０２にイオン不純物１０９を注入して、基板１０２内にイオン不純物インプラント１０８を生成する。イオン不純物インプラント１０８は、いずれかの適切なエネルギ・レベルおよびいずれかの適切な濃度で注入したアルゴン、炭素、ホウ素等の材料から発生したいずれかの適切なイオンを含む。適切なエネルギ・レベルおよび濃度は、製造している特定の品目に応じて変動する。
項目２０４（図６）および図３に示すように、この方法は、ＨＲＳ基板層１０２の上およびトレンチ格子構造１０６内に埋め込み酸化物（ＢＯＸ）層１１０を形成する。ＢＯＸ層１１０は誘電体（絶縁体）であり、例えば乾燥酸素雰囲気または蒸気のいずれかから成長させることができる。あるいは、誘電体１１０は、現在利用可能な多くの候補となる高誘電率（高ｋ）材料のいずれかを用いて形成（成長または堆積）することも可能である。この材料は、限定ではないが、窒化シリコン、酸窒化シリコン、ＳｉＯ２およびＳｉ３Ｎ４のゲート誘電体スタック、および酸化タンタルのような金属酸化物を含む。絶縁体１１０の厚さは、必要なデバイス性能に応じて異なる場合がある。
図６の項目２０６において、更に図３に示すように、本明細書の方法は、埋め込み絶縁層１１０の上に回路層を形成する。回路層は、受動構造１１４によって分離された能動回路群１１２を含む。能動回路１１２と基板１０２との間のボディ・コンタクト１１６を用いて、デバイスのボディを固定電位に接続させ、フローティング・ボディ効果を防ぐことができる。かかる構造のための形成プロセスは、米国特許出願公開第２０１０／００５２０５３号に明示されているように当業者には周知である。
能動回路１１２は、無線周波数（ＲＦ）回路、電力増幅回路、電圧制御発振回路、リング発振回路、低ノイズ増幅回路、ミキサ回路、デジタル−アナログ変換回路、およびアナログ−デジタル変換回路等、ある状態から別の状態に切り替わって論理機能（例えばトランジスタ）を実行するいずれかの形態の回路を含むことができる。受動構造１１４は、一般に状態を切り換えることはなく、例えば抵抗器、コンデンサ、インダクタ等を含むことができる。
図４および図５は上面から見た集積回路構造を示し、この場合、回路層は集積回路構造の任意の「上部」であり、ＨＲＳ基板１０２は集積回路構造の任意の「下部」である。図４および図５の上面図（ＢＯＸ層１１０は半透明に示して、その下のトレンチをいっそう容易に見えるようにしている）において更に明らかに図示するように、ステップ２００でのトレンチ格子構造１０６のパターニングは、その後に形成する能動回路群１１２の間に位置するように行う。図５はトレンチ構造の一部分の拡張（拡大）図であり、この構造が側壁１２０によって分離された多数の個別のトレンチ１１８を含むことを示している。
このため、集積回路構造を上面から見た場合、トレンチ格子構造１０６は受動構造１１４の下にあるが能動回路群１１２の下にはなく、集積回路構造を上面から見た場合、トレンチ格子構造１０６は能動回路群１１２を取り囲むようにパターニングされている。
Ｋｅｒｒにおいて上述したように、ＨＲＳ基板のドーピング・レベルが低いので、少量の固定酸化物電荷または界面トラップ電荷でさえも、ＢＯＸおよび基板の界面におけるバンドの曲がりに大きく影響を及ぼす可能性がある。Ｓｉ−ＳｉＯ２界面は界面の近傍に正の固定酸化物電荷を有し、これはＳｉ表面を反転させるのに充分な強さである。このため、ＨＲＳ基板を用いることの副産物は、ハンドル・ウェハ／酸化物界面において電荷層が形成される可能性があることである。固定酸化物および界面の電荷は寄生表面伝導性を誘発し、これは電子反転層である。この反転層は、基板の損失および結合において予想される利点を部分的に損なってしまう。この状況に対処するために多くの解決策が提案されている。しかしながら、かかる解決策は費用が高く、標準的な製造環境における実現が難しい。
従って、本明細書における実施形態は、イオン注入および格子トレンチ形成を用いて電荷層を排除し、これによってもっと費用の高い代替案に頼る必要性をなくす。ウェハ全体にわたってイオン・インプラントを適用し、能動デバイス間（かつ受動デバイスの下）にトレンチの格子を形成することによって、本明細書における実施形態はＫｅｒｒに記載された電荷層を排除して、高電力スイッチ等のＲＦ機能のための設計目標を達成する。本明細書における実施形態は、電力増幅器（ＰＡ）、電圧制御発振器（ＶＣＯ）、リング発振器（ＲＯ）、低ノイズ増幅器（ＬＮＡ）、ミキサ、デジタル−アナログ変換器（ＤＡＣ）、およびアナログ−デジタル変換器（ＡＤＣ）等の様々な高速の用途において有用である。また、本明細書により実行されるトレンチ形成を用いて、回路ブロック機能を相互に分離させる。
図７に、本発明の実施形態を実行するための代表的なハードウェア環境を示す。この概略図は、本発明の実施形態に従った情報処理／コンピュータ・システムのハードウェア構成を示す。このシステムは、少なくとも１つのプロセッサまたは中央演算処理装置（ＣＰＵ）１０を含む。ＣＰＵ１０は、システム・バス１２を介して、ランダム・アクセス・メモリ（ＲＡＭ）１４、読み出し専用メモリ（ＲＯＭ）１６、および入出力（Ｉ／Ｏ）アダプタ１８等の様々なデバイスと相互接続されている。Ｉ／Ｏアダプタ１８は、ディスク・ユニット１１およびテープ・ドライブ１３等の周辺デバイス、またはこのシステムによって読み取り可能な他のプログラム記憶デバイスに接続することができる。システムは、プログラム記憶デバイス上の本発明の命令を読み取り、これらの命令に従って本発明の実施形態の方法論を実行することができる。システムは更にユーザ・インタフェース・アダプタ１９を含み、これは、キーボード１５、マウス１７、スピーカ２４、マイクロフォン２２、またはタッチ・スクリーン・デバイス（図示せず）等の他のユーザ・インタフェース・デバイスあるいはそれら全てをバス１２に接続してユーザ入力を収集する。更に、通信アダプタ２０がバス１２をデータ処理ネットワーク２５に接続し、ディスプレイ・アダプタ２１がバス１２をディスプレイ・デバイス２３に接続する。ディスプレイ・デバイス２３は、例えばモニタ、プリンタ、または送信器等の出力デバイスとして具現化することができる。
図面におけるフローチャートおよびブロック図は、本発明の様々な実施形態に従ったシステム、方法、およびコンピュータ・プログラムの可能な実施のアーキテクチャ、機能性、および動作を例示する。この点で、フローチャートまたはブロック図における各ブロックは、規定された論理機能（複数の論理機能）を実施するための１つ以上の実行可能命令を含むコードのモジュール、セグメント、または一部を表すことができる。また、いくつかの代替的な実施において、ブロックに明記した機能は、図面に明記した順序どおりでなく発生する場合があることに留意すべきである。例えば、関与する機能性に応じて、連続して示した２つのブロックは実際には実質的に同時に実行されることがあり、またはブロックは時に逆の順序で実行される場合がある。また、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方におけるブロックの組み合わせは、規定された機能もしくは行為を実行する特殊目的ハードウェア・ベースのシステム、または特殊目的ハードウェアおよびコンピュータ命令の組み合わせによって実施可能であることに留意すべきである。
上述したような方法は、集積回路チップの製造において用いられる。結果として得られる集積回路チップは、未加工のウェハの形態で（すなわち多数の未パッケージ・チップを有する単一のウェハとして）、ベア・ダイとして、またはパッケージした形態で、製造者により分配することができる。後者の場合、チップは、シングル・チップ・パッケージ（リードがマザーボードまたは他のもっと高レベルのキャリアに固定されたプラスチック・キャリア等）に、またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続の一方または両方を有するセラミック・キャリア等）に搭載される。いずれの場合であっても、次いで、（ａ）マザーボード等の中間製品または（ｂ）最終製品のいずれかの一部として、チップを、他のチップ、離散回路要素、または他の信号処理デバイスあるいはそれら全てと集積する。最終製品は、玩具および他のローエンド用途から、ディスプレイ、キーボード、または他の入力デバイス、および中央プロセッサを有する最新コンピュータ製品までの範囲に及ぶ集積回路チップを含むいずれかの製品とすることができる。
図８は、例えば半導体ＩＣ論理の設計、シミュレーション、試験、レイアウト、および製造において用いられる例示的な設計フロー８００のブロック図を示す。設計フロー８００は、上述し、〔設計を表す図または複数の図を記入〕に示した設計構造またはデバイスあるいはその両方の論理的に同等な（equivalent）または他の機能的に同等な表現を発生するために設計構造またはデバイスを処理するためのプロセス、機械、または機構あるいはそれら全てを含む。設計フロー８００によって処理または発生あるいはその両方が行われた設計構造は、機械読み取り可能伝送または記憶媒体上で符号化してデータまたは命令あるいはその両方を含ませることができ、これはデータ処理システム上で実行または他の方法で処理された場合に、ハードウェア・コンポーネント、回路、デバイス、またはシステムの論理的、構造的、機械的に同等な、または他の機能的に同等な表現を発生することができる。機械は、限定ではないが、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレーション等のＩＣ設計プロセスにおいて用いられるいずれかの機械を含む。例えば、機械は、リソグラフィ機械、マスクを発生するための機械または機器あるいはその両方（例えばｅビーム・ライター）、設計構造をシミュレーションするためのコンピュータもしくは機器、製造もしくは試験プロセスにおいて用いられるいずれかの装置、または設計構造の機能的に同等な表現をいずれかの媒体にプログラミングするためのいずれかの機械（例えばプログラマブル・ゲート・アレイをプログラミングするための機械）を含むことができる。
設計フロー８００は、設計している表現のタイプに応じて変動する場合がある。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー８００は、標準的なコンポーネントを設計するための設計フロー８００または設計をプログラマブル・アレイにインスタンス化するための設計フロー８００とは異なる場合がある。このプログラマブル・アレイの例としては、Ａｌｔｅｒａ（Ｒ）Ｉｎｃ．またはＸｉｌｉｎｘ（Ｒ）Ｉｎｃ．により提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）またはフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）がある。
図８は、好ましくは設計プロセス８１０によって処理される入力設計構造８２０を含む多数のかかる設計構造を示す。設計構造８２０は、設計プロセス８１０によって発生され処理されてハードウェア・デバイスの論理的に同等な機能表現を生成する論理シミュレーション設計構造とすることができる。これに加えてまたはこの代わりに、設計構造８２０は、設計プロセス８１０によって処理された場合にハードウェア・デバイスの物理構造の機能表現を発生するデータまたはプログラム命令あるいはその両方を含むことも可能である。機能的または構造的あるいはその両方の設計フィーチャを表現する場合、設計構造８２０は、コア開発者／設計者によって実施されるもの等の電子コンピュータ援用設計（ＥＣＡＤ）を用いて発生させることができる。
機械読み取り可能データ伝送、ゲート・アレイ、または記憶媒体上に符号化された場合、設計構造８２０は、設計プロセス８１０内で１つ以上のハードウェア・モジュールまたはソフトウェア・モジュールあるいはその両方によりアクセスされ処理されて、〔設計を表す図または複数の図を記入〕に示すもの等の、電子コンポーネント、回路、電子もしくは論理モジュール、装置、デバイス、またはシステムをシミュレーションするかまたは他の方法で機能的に表すことができる。このため、設計構造８２０は、人または機械あるいはその両方により読み取り可能なソース・コード、コンパイルされた構造、およびコンピュータ実行可能コード構造を含むファイルまたは他のデータ構造を含むことができ、これが設計またはシミュレーション・データ処理システムによって処理されると、回路または他のレベルのハードウェア論理設計を機能的にシミュレーションするかまたは他の方法で表現する。かかるデータ構造は、ハードウェア記述言語（ＨＤＬ）設計エンティティまたは他の、ＶｅｒｉｌｏｇおよびＶＨＤＬ等の低級ＨＤＬ設計言語またはＣもしくはＣ＋＋等の高級設計言語あるいはその両方に準拠または対応あるいはその両方のデータ構造を含むことができる。
設計プロセス８１０は、好ましくは、〔設計を表す図または複数の図を記入〕に示したコンポーネント、回路、デバイス、または論理構造の設計／シミュレーション機能均等物を同期、変換、または他の方法で処理するためのハードウェア・モジュールまたはソフトウェア・モジュールあるいはその両方を用いると共に組み込んで、設計構造８２０等の設計構造を含むことができるネットリスト８８０を発生する。ネットリスト８８０は、例えばコンパイルされたかまたは他の方法で処理されたデータ構造を含むことができ、これは、集積回路設計における他の要素および回路に対する接続を記述した、例えばワイヤ、離散コンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等のリストを表す。ネットリスト８８０は反復プロセスを用いて合成することができ、このプロセスでは、デバイスのための設計仕様およびパラメータに応じて１回以上ネットリスト８８０を再合成する。本明細書に記載した他の設計構造タイプと同様に、ネットリスト８８０は、機械読み取り可能データ記憶媒体上に記録するか、またはプログラマブル・ゲート・アレイにプログラミングすることができる。媒体は、磁気もしくは光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、または他のフラッシュ・メモリ等の不揮発性記憶媒体とすれば良い。これに加えてまたはこの代わりに、媒体は、システムもしくはキャッシュ・メモリ、バッファ空間、または電気的もしくは光学的に伝導性のデバイスおよび材料とすることができ、これによってデータ・パケットを伝送し、インターネットまたは他の適切なネットワーキング手段を介して中間的に記憶することができる。
設計プロセス８１０は、ネットリスト８８０を含む多種多様な入力データ構造タイプを処理するためのハードウェア・モジュールおよびソフトウェア・モジュールを含むことができる。かかるデータ構造タイプは、例えばライブラリ要素８３０内に常駐し、所与の製造技術（例えば異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）のための、モデル、レイアウト、および記号表現を含む１組の一般的に用いられる要素、回路、およびデバイスを含むことができる。データ構造タイプは更に、設計仕様８４０、特徴データ８５０、検証データ８６０、設計ルール８７０、および試験データ・ファイル８８５を含むことができ、この試験データ・ファイル８８５は、入力試験パターン、出力試験結果、および他の試験情報を含むことができる。設計プロセス８１０は更に、例えば鋳造、成形、およびダイ・プレス形成等の動作のための応力分析、熱分析、機械的イベント・シミュレーション、プロセス・シミュレーション等の標準的な機械設計プロセスを含むことができる。
機械設計の当業者には、本発明の範囲および精神から逸脱することなく設計プロセス８１０において用いることができる機械設計ツールおよびアプリケーションの程度が認められよう。また、設計プロセス８１０は、タイミング分析、検証、設計ルールのチェック、配置およびルーティング動作等の標準的な回路設計プロセスを実行するためのモジュールを含むことができる。
設計プロセス８１０は、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツール等の論理的および物理的な設計ツールを用いると共に組み込んで、いずれかの追加の機械設計またはデータ（適用可能な場合）に加えて、図示した支援的なデータ構造の一部または全てと共に設計構造８２０を処理して、第２の設計構造８９０を発生することができる。設計構造８９０は、機械デバイスおよび構造のデータの交換に用いられるデータ・フォーマットで（例えばＩＧＥＳ、ＤＸＦ、ＰａｒａｓｏｌｉｄＸＴ、ＪＴ、ＤＲＧ、またはかかる機械設計構造を記憶またはレンダリングするための他のいずれかの適切なフォーマットで記憶された情報）、記憶媒体またはプログラマブル・ゲート・アレイ上に常駐する。
設計構造８２０と同様に、設計構造８９０は、好ましくは１つ以上のファイル、データ構造、または他のコンピュータ符号化データもしくは命令を含み、これらは伝送またはデータ記憶媒体上に常駐し、ＥＣＡＤシステムによって処理されると、〔設計を表す図または複数の図を記入〕に示した本発明の実施形態の１つ以上の論理的に同等なまたは他の機能的に同等な形態を発生させる。一実施形態においては、設計構造８９０は、〔設計を表す図または複数の図を記入〕に示したデバイスを機能的にシミュレーションするコンパイルされた実行可能ＨＤＬシミュレーション・モデルを含むことができる。
また、設計構造８９０は、集積回路のレイアウト・データの交換に用いるデータ・フォーマットまたは記号データ・フォーマットあるいはその両方を用いることができる（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはかかる設計データ構造を記憶するための他のいずれかの適切なフォーマットで記憶された情報）。設計構造８９０は、例えば記号データ、マップ・ファイル、試験データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、バイア、形状等の情報、製造ラインを介したルーティングのデータ、および製造者または他の設計者／開発者が必要とする他のいずれかのデータを含んで、上述し〔設計を表す図または複数の図を記入〕に示したようなデバイスまたは構造を生成することができる。次いで設計構造８９０は段階８９５に進み、ここで例えば設計構造８９０は、テープアウトに進む、製造に放出される、マスク・ハウスに放出される、別の設計ハウスに送出される、カスタマに返送される等となる。
本明細書において用いた用語は、特定の実施形態を記載する目的のためだけのものであり、本開示を限定することは意図していない。本明細書において用いたように、単数形「１つの（ａ）、（ａｎ）、（ｔｈｅ）」は、文脈によって明らかに他の場合が示されない限り、複数形も含むことが意図されている。また、「含む」または「含んでいる」あるいはその両方の言葉は、本明細書において用いられた場合、述べたフィーチャ、整数、ステップ、動作、要素、またはコンポーネントあるいはそれら全ての存在を規定するが、１つ以上の他のフィーチャ、整数、ステップ、動作、要素、コンポーネント、またはそれらのグループあるいはそれら全ての存在または追加を除外するものではないことは、理解されよう。
以下の特許請求の範囲における全てのミーンズまたはステップ・プラス・ファンクション要素の対応する構造、材料、行為、および均等物は、具体的に特許請求したような他の特許請求した要素と組み合わせて機能を実行するためのいずれかの構造、材料、または行為を含むことが意図されている。本発明の記載は、例示および記述の目的のために提示したが、網羅的であることや、開示した形態に本発明を限定することは、意図していない。本発明の範囲および精神から逸脱することなく、当業者には多くの変更および変形が明らかであろう。実施形態は、本発明の原理および実際的な用途を最良に説明するため、更に、想定される特定の用途に適した様々な変更と共に様々な実施形態に関して当業者が本発明を理解することを可能とするために、選択し記載したものである。
Claims (16)
- 集積回路構造であって、
トレンチ格子構造およびイオン不純物インプラントを含む高抵抗率シリコン（ＨＲＳ）基板層と、
前記ＨＲＳ基板層上に位置して当該ＨＲＳ基板層に接触し、前記トレンチ格子構造を充填する埋め込み酸化物層（ＢＯＸ）層と、
前記ＢＯＸ層上に位置して当該ＢＯＸ層に接触する回路層と
を含み、
前記回路層が、受動構造によって分離された能動回路群を含み、
前記回路層が前記集積回路構造の上部であり前記ＨＲＳ基板層が前記集積回路構造の下部である上面から前記集積回路構造を見た場合に前記トレンチ格子構造が前記能動回路群間に位置し、前記集積回路構造を前記上面から見た場合に前記トレンチ格子構造が前記受動構造の下にあり前記能動回路群の下にはないようになっており、
前記集積回路構造を前記上面から見た場合に前記トレンチ格子構造が前記能動回路群を取り囲んでいる、前記集積回路構造。 - 前記ＨＲＳ基板層が１ｋΩ−ｃｍより大きい抵抗率を有する、請求項１に記載の集積回路構造。
- 前記イオン不純物インプラントが、アルゴン、炭素、およびホウ素を含む、請求項１又は２に記載の集積回路構造。
- 前記能動回路群が、無線周波数（ＲＦ）回路、電力増幅回路、電圧制御発振回路、リング発振回路、低ノイズ増幅回路、ミキサ回路、デジタル−アナログ変換回路、およびアナログ−デジタル変換回路を含む、請求項１〜３のいずれか一項に記載の集積回路構造。
- 集積回路構造であって、
トレンチ格子構造およびイオン不純物インプラントを含むシリコン基板層と、
前記シリコン基板層上に位置して当該シリコン基板層に接触し、前記トレンチ格子構造を充填する絶縁層と、
前記絶縁層上に位置して当該絶縁層に接触する回路層と
を含み、
前記回路層が、受動構造によって分離された能動回路群を含み、
前記回路層が前記集積回路構造の上部であり前記シリコン基板層が前記集積回路構造の下部である上面から前記集積回路構造を見た場合に前記トレンチ格子構造が前記能動回路群間に位置し、前記集積回路構造を前記上面から見た場合に前記トレンチ格子構造が前記受動構造の下にあり前記能動回路群の下にはないようになっており、
前記集積回路構造を前記上面から見た場合に前記トレンチ格子構造が前記能動回路群を取り囲んでいる、前記集積回路構造。 - 前記シリコン基板層が１ｋΩ−ｃｍより大きい抵抗率を有する、請求項５に記載の集積回路構造。
- 前記イオン不純物インプラントが、アルゴン、炭素、およびホウ素を含む、請求項５又は６に記載の集積回路構造。
- 前記能動回路群が、無線周波数（ＲＦ）回路、電力増幅回路、電圧制御発振回路、リング発振回路、低ノイズ増幅回路、ミキサ回路、デジタル−アナログ変換回路、およびアナログ−デジタル変換回路を含む、請求項５〜７のいずれか一項に記載の集積回路構造。
- 集積回路構造を形成する方法であって、
高抵抗率シリコン（ＨＲＳ）基板層にトレンチ格子構造をパターニングするステップと、
前記ＨＲＳ基板層内にイオン不純物インプラントを注入するステップと、
前記ＨＲＳ基板層上かつ前記トレンチ格子構造内に埋め込み酸化物（ＢＯＸ）層を形成するステップと、
前記ＢＯＸ層上に回路層を形成するステップと
を含み、
前記回路層が、受動構造によって分離された能動回路群を含み、
前記回路層が前記集積回路構造の上部であり前記ＨＲＳ基板層が前記集積回路構造の下部である上面から前記集積回路構造を見た場合に前記トレンチ格子構造が前記能動回路群間に位置するようにパターニングされ、前記集積回路構造を前記上面から見た場合に前記トレンチ格子構造が前記受動構造の下にあり前記能動回路群の下にはないようになっており、
前記集積回路構造を前記上面から見た場合に前記トレンチ格子構造が前記能動回路群を取り囲んでいる、前記方法。 - 前記ＨＲＳ基板層が１ｋΩ−ｃｍより大きい抵抗率を有する、請求項９に記載の方法。
- 前記イオン不純物インプラントが、アルゴン、炭素、およびホウ素を含む、請求項９又は１０に記載の方法。
- 前記能動回路群が、無線周波数（ＲＦ）回路、電力増幅回路、電圧制御発振回路、リング発振回路、低ノイズ増幅回路、ミキサ回路、デジタル−アナログ変換回路、およびアナログ−デジタル変換回路を含む、請求項９〜１１のいずれか一項に記載の方法。
- 集積回路構造を形成する方法であって、
シリコン基板層にトレンチ格子構造をパターニングするステップと、
前記シリコン基板層内にイオン不純物インプラントを注入するステップと、
前記シリコン基板層上かつ前記トレンチ格子構造内に絶縁層を形成するステップと、
前記絶縁層上に回路層を形成するステップと
を含み、
前記回路層が、受動構造によって分離された能動回路群を含み、
前記回路層が前記集積回路構造の上部であり前記シリコン基板層が前記集積回路構造の下部である上面から前記集積回路構造を見た場合に前記トレンチ格子構造が前記能動回路群間に位置するようにパターニングされ、前記集積回路構造を前記上面から見た場合に前記トレンチ格子構造が前記受動構造の下にあり前記能動回路群の下にはないようになっており、
前記集積回路構造を前記上面から見た場合に前記トレンチ格子構造が前記能動回路群を取り囲んでいる、前記方法。 - 前記シリコン基板層が１ｋΩ−ｃｍより大きい抵抗率を有する、請求項１３に記載の方法。
- 前記イオン不純物インプラントが、アルゴン、炭素、およびホウ素を含む、請求項１３又は１４に記載の方法。
- 前記能動回路群が、無線周波数（ＲＦ）回路、電力増幅回路、電圧制御発振回路、リング発振回路、低ノイズ増幅回路、ミキサ回路、デジタル−アナログ変換回路、およびアナログ−デジタル変換回路を含む、請求項１３〜１５のいずれか一項に記載の方法。
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