CN103053020A - 用于具有减少的电荷层的绝缘体上硅高带宽电路的方法、装置以及设计结构 - Google Patents

用于具有减少的电荷层的绝缘体上硅高带宽电路的方法、装置以及设计结构 Download PDF

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Abstract

一种方法、集成电路及设计结构包括具有沟槽结构（106）和离子杂质注入物（108）的硅衬底层（102）。绝缘体层（110）位于硅衬底层上且接触硅衬底层。绝缘体层（110）填充沟槽结构（106）。电路层位于掩埋绝缘体层（110）上且接触掩埋绝缘体层。电路层包含由无源结构（114）所分隔的有源电路（112）的组。当从俯视图观察集成电路结构时，沟槽结构（106）位于有源电路（112）的组之间。因此，当从俯视图观察集成电路结构时，沟槽结构在无源结构（114）之下但不在电路的组之下。

Description

用于具有减少的电荷层的绝缘体上硅高带宽电路的方法、装置以及设计结构
技术领域
本发明一般涉及利用绝缘体上硅（SOI）高带宽电路的方法、集成电路结构以及设计结构，特别地，涉及利用离子注入结合围绕有源结构而形成的栅格（lattice）沟槽以消除晶片与氧化物层之间的电荷层的形成的实施例。
背景技术
如同Kerr等人在IEEE,2008所发表的“Identification of RF HarmonicDistortion on Si Substrates and its Reduction Using a Trap-Rich Layer”(以下称“Kerr”)中所解释的，由于低的衬底耗损及耦合，高电阻率硅(HRS)衬底有希望用于射频(RF)应用，其有助于使用HRS处理晶片在绝缘体上硅上使能RF蜂窝传输切换。绝缘体上薄膜硅结构使用具有高电阻(1kOhm-cm或更高)的衬底，其提供高隔离性、低耗损，且降低了在高带宽应用(如RF电路)中发生栓锁（latch up）的可能性。
如Kerr所解释，高电阻率硅衬底具有约1kΩ-cm或更高的电阻率，其对应于1x1013cm-3或更低的掺杂水平。由于这样低的掺杂水平，即使少量的固定氧化物电荷或界面捕捉电荷都对界面的能带弯曲有很大的影响。Si-SiO2界面具有靠近界面的正固定氧化物电荷，其强度足以反转Si表面。此反转层(称作寄生导电层)部分地破坏了在衬底耗损及耦合上的优势。
不同于某些化合物半导体，硅界面不具有钉扎表面费米能阶的高浓度界面陷阱，这也是硅为什么可用于金属氧化物半导体(MOS)器件的原因。此外，如同MOS器件，所施加的电场也改变了能带弯曲及表面电荷状态，换言之，电容取决于电压，其可以是谐波失真的原因。
针对HRS，一般可能会预期若电压波的频率高于多子介电弛豫时间的倒数或约10MHz，则载流子无法响应。然而，若全部的界面反转，则载流子可沿界面横向移动，且其响应时间够快而跟随RF信号。
因此，使用HRS衬底的副作用为在处理晶片/氧化物界面处可能形成电荷层。固定氧化物和界面电荷将诱发寄生的表面导电层，其为电子反转层。此电荷层会大量地降低有效衬底电阻(至约50Ω-cm)。再者，电荷层可能导致有效衬底电阻依赖于晶片顶侧上的交流电(AC)电压而改变，造成在任何电路中的非线性特性。发现此电荷层的结果为造成高耗损、低隔离性以及低线性。
Kerr论文说明了对处理晶片/氧化物界面处所出现的电荷层问题的一些解决方案。特别地，Kerr提供了富陷阱层，其显著地降低了源自HRS衬底的谐波失真。Kerr所提到的另一解决方案包括在传输线之下增加屏蔽层，使用GaAs衬底或蓝宝石上硅(SOS)衬底、或形成传统SOI结构，然后去除处理晶片并替代以富陷阱层。然而，在标准制造环境中要达成此等解决方案是既昂贵且困难的。
发明内容
为解决上述问题，本发明一个范例实施例包括一种集成电路结构，其包括具有沟槽栅格结构和离子杂质注入物的高电阻率硅(HRS)衬底层。掩埋氧化物(BOX)层位于HRS衬底层上且接触HRS衬底层，且掩埋氧化物层亦填充沟槽栅格结构。此外，电路层位于掩埋绝缘体层上且接触掩埋绝缘体层。电路层包含由无源结构所分隔的有源电路的组。当从其中俯视图(在其中电路层为集成电路结构的任意“顶部”且HRS衬底为集成电路结构的任意“底部”)观察集成电路结构时，沟槽栅格结构位于有源电路的组之间。因此，当从俯视图观察集成电路结构时，沟槽栅格结构在无源结构之下而不在有源电路的组之下。
本发明的另一范例集成电路结构包含具有沟槽结构及离子杂质注入物的硅衬底层。绝缘体层位于硅衬底层之上且接触硅衬底层。绝缘体层还填充沟槽结构。电路层位于掩埋绝缘体层上且接触掩埋绝缘体层。电路层包含由无源结构所分隔的有源电路的组。当从俯视图观察集成电路结构时，沟槽结构位于有源电路的组之间。因此，当从俯视图观察集成电路结构时，沟槽结构在无源结构之下而不在电路的组之下。
本发明的一种形成集成电路结构的范例方法实施例为在HRS衬底层中构图沟槽栅格结构、并注入离子杂质注入物到该HRS衬底层中。该方法在HRS衬底层上且在沟槽栅格结构内形成BOX层，以及在掩埋绝缘体层上形成电路层。电路层包含由无源结构所分隔的有源电路的组。当从俯视图观察集成电路结构时，沟槽栅格结构被构图为位于有源电路的组之间。因此，当从俯视图观察集成电路结构时，沟槽栅格结构在无源结构之下而不在电路的组之下。
本发明的另一范例方法为在硅衬底层中构图沟槽结构、注入离子杂质注入物到硅衬底层中、在硅衬底层上且在沟槽结构内形成绝缘体层、以及在掩埋绝缘体层上形成电路层。电路层包含由无源结构所分隔的有源电路的组。当从俯视图观察集成电路结构时，沟槽结构被构图为位于有源电路的组之间。因此，当从俯视图观察集成电路结构时，沟槽结构在无源结构之下而不在电路的组之下。
本发明的一种设计结构被有形体现在用于设计、制造或测试集成电路的机器可读介质中。该设计结构包括集成电路结构，其包含具有沟槽结构和离子杂质注入物的硅衬底层。绝缘体层位于硅衬底层上且接触硅衬底层。绝缘体层填充沟槽结构。电路层位于掩埋绝缘体层上且接触掩埋绝缘体层。电路层包含由无源结构所分隔的有源电路的组。当从俯视图观察集成电路结构时，沟槽结构位于有源电路的组之间。因此，当从俯视图观察集成电路结构时，沟槽结构在无源结构之下而不在电路的组之下
附图说明
图1为根据本发明实施例的集成电路结构的剖面示意图；
图2为根据本发明实施例的集成电路结构的剖面示意图；
图3为根据本发明实施例的集成电路结构的剖面示意图；
图4为根据本发明实施例的集成电路结构的俯视示意图；
图5为图4所示的结构中的一个的放大示意图；
图6为示例本发明方法实施例的处理步骤的流程图；
图7为根据本发明实施例的硬件结构的剖面示意图；以及
图8为根据本发明实施例的实例设计流程的方块图。
具体实施方式
如前述，使用HRS衬底的副作用为在处理晶片/氧化物界面处可能形成的电荷层。为解决此问题，本发明实施例使用离子注入和栅格沟槽以消除此电荷层，因此不需寻求其他更为昂贵的替代方案。通过跨整个晶片施加离子注入并在有源器件之间(且在无源器件之下)形成沟槽的栅格，本发明实施例消除了Kerr中所描述的电荷层。
更特别地，如在图6中流程图的项目200所示且如图1所示，在本发明范例性方法中，集成电路结构通过在HRS衬底层102中构图沟槽栅格结构106而形成。衬底102可包含任何适当的绝缘材料，例如晶片、陶瓷材料、绝缘体、硅材料等。HRS衬底层102的电阻率高于1kΩ-cm。若有需要，衬底102可包含一个或多个掺杂阱区域。
沟槽栅格结构106通过以下方式形成：首先形成并构图任何类型的掩蔽结构104(例如光阻、氮化物硬掩模等)，以限定栅格结构。接着，经由掩模104执行对衬底102的材料具有选择性的材料去除工艺(例如反应离子蚀刻等)，以自沟槽区域106去除材料。接着，使用不会影响衬底102的清洗方法去除掩模104。
如图2所示以及如图6的项目202所示，本发明方法将离子杂质109注入HRS衬底层102中，以在衬底102内产生离子杂质注入物108。离子杂质注入物108包含任何适当的离子，其由例如氩、碳、硼等材料所产生、以任何适当能量水平和任何适当的浓度注入，这些条件将随所要制造的特定项目而改变。
在项目204(图6)中以及如图3所示，此方法在HRS衬底层102上且在沟槽栅格结构106内形成掩埋氧化物(BOX)层110。BOX层110为电介质(绝缘体)，且例如在干式氧气氛或蒸气中所形成。另一情况为，电介质110可使用目前可得的任何许多合适的高介电常数(高k)材料所形成(生长或沉积)，其包含但不限于氮化硅、氮氧化硅、SiO2和Si3N4的栅极介电叠层、及金属氧化物(如氧化钽)。绝缘体110的厚度可随所需的器件效能而改变。
图6中的项目206以及如图3所示，本发明方法在掩埋绝缘体层110上形成电路层。电路层包含由无源结构114所分隔的有源电路112的组。可利用有源电路112和衬底102之间的体接触116来电连接器件的体至固定电势，以避免浮体效应。这类结构的形成方法为本领域的技术人员所公知，如美国专利公开号2010/0052053所公开的，其全部公开内容将并入本文作为参考。
有源电路112可包含用以从一个状态切换至另一状态以执行逻辑功能(例如晶体管)的任何形式的电路，例如射频(RF)电路、功率放大器电路、电压控制振荡器电路、环型振荡器电路、低噪音放大器电路、混频器电路、数字到模拟转换器电路以及模拟到数字转换器电路。无源结构114一般不会切换状态且可包含例如电阻器、电容器、电感器等。
图4和图5绘示集成电路结构的俯视图，其中电路层为集成电路结构的任意“顶部”且HRS硅衬底102为集成电路结构的任意“底部”。图4及图5的俯视图更清楚地显示(其中BOX层110以半透明的方式显示，以更清楚的观察底下的沟槽)，在步骤200中，沟槽栅格结构106被构图为位于后续所形成的有源电路112的组之间。图5为沟槽栅格一部分的扩展(放大)图，其描述了结构包含由侧壁120所分隔的多个不同沟槽118。
因此，当以俯视图观看集成电路结构时，沟槽栅格结构106位于无源结构114之下，但不在有源电路112的组之下，以及当以俯视图观看集成电路结构时，沟槽栅格结构106被构图为围绕有源电路112的组。
如上述的Kerr所提及，由于HRS衬底的低掺杂水平，即使少量的固定氧化物电荷或界面捕捉电荷都对在BOX和衬底的界面处的能带弯曲有很大的影响。Si-SiO2界面在靠近界面处有正固定氧化物电荷，其强到足以反转硅衬底。因此，使用HRS衬底的副作用为在处理晶片/氧化物界面处可能形成的电荷层。固定氧化物和界面电荷诱发寄生表面导电层，其为电子反转层。此反转层部分地破坏了在衬底耗损和耦合上的所预期的优势。虽然已经提出许多解决方案来处理这个状况，但这些解决方案要在标准制造环境中达成是既昂贵有困难的。
因此，本发明实施例使用离子注入和栅格沟槽来消除电荷层，因此不需寻求其他更为昂贵的替代方案。通过跨整个晶片施加离子注入并在有源器件之间(且在无源器件之下)形成沟槽栅格，本发明实施例消除了Kerr中所描述的电荷层，而达成了RF功能(例如高功率开关)的设计目标。本发明实施例可用于各种高速应用，例如功率放大器(PA)、电压控制振荡器(VCO)、环型振荡器(RO)、低噪音放大器(LNA)、混频器、数字到模拟转换器(DAC)、以及模拟到数字转换器(ADC)。本发明实施例所产生的沟槽也可用以将电路块功能彼此隔离。
用以实施本发明的代表性硬件环境描绘于图7。此示意图绘示根据本发明实施例的信息处理/计算机系统的硬件环境。此系统包含至少一个处理器或中央处理单元(CPU)10。CPU10经由系统总线12连接至各种装置，例如随机存取存储器(RAM)14、只读存储器(ROM)16、以及输入/输出(I/O)适配器18。I/O适配器18可连接至外围装置，例如磁盘单元11及磁带驱动器13或可由系统读取的其他程序储存装置。系统可读取程序储存装置上的发明性指令，且遵循这些指令执行本发明实施例的方法。系统还包括用户接口适配器19，其连接键盘15、鼠标17、扬声器24、麦克风22、和/或其他用户接口装置(例如触控屏幕装置(未显示))至总线12以收集用户输入。此外，通讯适配器20连接总线12至数据处理网络25，且显示适配器21连接总线12至显示设备23，其可实施为例如输出装置，例如屏幕、打印机、或发射器。
附图中的流程图与方块图描述了根据本发明各种实施例的系统、方法与计算机程序产品的可能实施的架构、功能性、和操作。在此方面，流程图或方块图中的每一个方块都代表一个模块、区段或部分代码，其包含一个或多个可执行的指令用以实施所指明的逻辑功能。亦应注意在某些替代实施例中，方块中所述功能可以附图所述以外的顺序来实施。举例而言，虽然所示的两个方块是连续的，但其事实上可能是基本上同时被执行，或是这些方块有时是以相反次序来执行，这依赖于所涉功能而定。应注意方块图和/或流程图的每一个方块、以及方块图和/或流程图中的方块组合都可由执行特定功能或动作的基于专用硬件的系统或专用硬件与计算机指令的组合来实施。
前述方法可用于制造集成电路芯片。所产生的集成电路芯片可由制造者以原料晶片形式(亦具有多个未封装芯片的单一晶片)、作为裸管芯、或以封装形式分布。在后者状况下，芯片被设置于单一芯片封装(例如塑料载体，具有用以附着于主板或其他较高阶载体的引线)中或多芯片封装(例如具有表面互连和/或掩埋互连的陶瓷载体)中。在任何状况下，芯片接着与其他芯片、分立电路单元和/或其他信号处理器件集成，以作为(a)中间产品(如主板)或(b)最终产品的部分。最终产品可为包含集成电路芯片的任何产品，其范围从玩具及其他低端应用至具有显示器、键盘或其他输入器件、及中央处理器的高级计算机产品。
图8显示用于例如半导体集成电路逻辑设计、仿真、测试、布局、及制造的范例设计流程800的方块图。设计流程800包含处理设计结构或器件的制程、机器和/或机制，以产生上述及表示设计的附图所示设计结构和/或器件在逻辑上或在功能上的等效表示。由设计流程800所处理和/或产生的设计结构可在机器可读取传输或储存介质上编码，其包括数据和/或指令：当在数据处理系统上执行或以其他方式处理时，将产生硬件部件、电路、器件、或系统在逻辑上、结构上、机械上、或功能上的等效表示。机器包含但不限于用于集成电路设计程序中所使用的任何机器，例如设计、制造、或仿真电路、部件、器件、或系统。举例来说，机器可包含：光刻机器、用以产生掩模的机器和/或设备(如电子束写入器)、用以仿真设计结构的计算机或设备、用于制造或测试程序的任何设备、或用以将设计结构的功能性等效表示编程到任何介质的任何机器(例如用以编程可编程门阵列的机器)。
设计流程800可根据所设计的表示的类型而改变。举例来说，用以建立专用IC(ASIC)的设计流程800可不同于用以设计标准部件的设计流程800、或不同于用以将设计实例化为可编程阵列（例如由
Figure BDA00002806562800081
公司或
Figure BDA00002806562800082
公司所提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA)）的设计流程800。
图8描述多个此类设计结构，其包含优选由设计过程810所处理的输入设计结构820。设计结构820可为由设计过程810所产生和处理的逻辑仿真设计结构，用以产生硬件器件的逻辑等效功能表示。设计结构820也可或可选地包含数据和/或程序指令，当其由设计过程810进行处理时，将产生硬件器件的物理结构的功能性表示。不论是表示功能性和/或结构性设计特征，设计结构820可使用电子计算机辅助设计(ECAD)而产生，例如由核心开发者/设计者所执行。
当设计结构820编码在机器可读取数据传输、门阵列、或储存介质上时，可由设计过程810内的一个或多个硬件和/或软件模块存取并处理，以仿真或功能性地表示电子部件、电路、电子或逻辑模块、装置、器件、或系统，如表示设计的各图式所示。因此，设计结构820可包含具有人类和/或机器可读取源代码、编译结构、及计算机可执行码结构的文件或其他数据结构，当其由设计或仿真数据处理系统所处理时，将功能性地仿真或表示电路和硬件逻辑设计的其他各级。此类数据结构可包含硬件描述语言(HDL)设计实体或其他符合和/或兼容于低级HDL设计语言(如Verilog及VHDL)和/或高级设计语言(如C或C++)的数据结构。
设计过程810优选使用并并入有硬件和/或软件模块，以综合、转译、或处理表示设计的图式中所示的部件、电路、器件、或逻辑结构的设计/仿真功能等价物，而产生可包含设计结构(例如设计结构820)的网表（netlist）880。网表880可包含例如已编译或其他已处理的数据结构，其系表现为线路、分立部件、逻辑门、控制电路、I/O器件、模型等的列表，用以描述到集成电路设计中的其他元件和电路的连接。网表880可使用迭代程序而综合，其中网表880系根据器件的设计规格及参数而再综合一或多次。如在此所描述其他设计结构类型，网表880可记录在机器可读取数据储存介质上或编程到可编程门阵列中。介质可为一非挥发性储存介质(例如磁性或光学磁盘驱动器)、一可编程栅极数组、一CF(compact flash)卡、或其他闪存。另外，或替代地，介质可为系统或高速缓存、缓冲空间、或数据分组可经由因特网或其他网络适合方式而传输并中间储存的电性或光学传导装置和材料。
设计过程810可包含用于处理包括网表880的多种输入数据结构类型的硬件和软件模块。这类数据结构类型可例如驻存于库元件830内且包括一组常用元件、电路和器件，包括用于给定制造技术(例如，不同技术节点，32纳米、45纳米、90纳米等)的模型、布局及符号表示。数据结构类型可进一步包含设计规格840、特性数据850、验证数据860、设计规则870、及可包含输入测试图形、输出测试结果及其他测试信息的测试数据文件885。设计过程810可进一步包含例如标准机械设计处理程序，诸如应力分析、热分析、机械事件模拟、用于诸如铸造、模制和模压成形的操作的处理程序仿真等。
机械设计领域的技术人员可了解在不偏离本发明的范畴和精神的情况下用于设计过程810中的可能的机械设计工具和应用的范围。设计处理程序810还可包括用于执行标准电路设计处理程序(如时序分析、验证、设计规则检查、设置及路由操作等)的模块。
设计过程810使用且包含逻辑及物理设计工具(如HDL编译程序及仿真模型建置工具)以处理设计结构820连同一些或全部的所绘示的支持数据结构以及任何额外机械设计或数据(若适用)，以产生第二设计结构890。设计结构890以用于交换机械部件和结构数据的数据格式(例如，以IGES、DXF、Parasolid XT、JT、DRG、或用于储存或再现（rendering）该等机械设计结构的任何其他合适格式储存的信息)驻存于储存介质或可编程门阵列上。
类似于设计结构820，设计结构890优选包含一个或多个文件、数据结构、或驻存于传输或数据储存介质上且在由ECAD系统处理时将产生表示设计的图式所示的本发明的一个或多个实施例的逻辑上或功能上等效的形式的其他计算机编码的数据或指令。在一个实施例中，设计结构890可包含编译、可执行的HDL仿真模型，其可功能性地仿真表示设计的图式所示的器件。
设计结构890也可使用用于交换集成电路的布局数据的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GL1、OASIS、映像（map）文件、或用于储存此类设计数据结构的任何其他合适格式储存的信息)。设计结构890可包含诸如以下的信息：符号数据、映像文件、测试数据文件、设计内容文件、制造数据、布局参数、线、金属层、过孔、形状、路由通过制造线的数据、和制造商或其他设计者/开发者在生产前述以及在表示设计的图式所示的器件或结构所需的任何其他数据。设计结构890可接着进行至阶段895，举例来说，设计结构890系：进行至流片(tape-out)、发送至制造、发送至掩模厂、送至另一设计厂、送回至客户等。
在此所使用的术语仅用于描述特定实施例的目的且并不意欲为本发明的限制。如本文中所使用，除非上下文清楚地另外指示，否则单数形式“一”和“该”也有包含复数形式的意思。应进一步理解，术语“包含”和/或“包括”在本说明书中使用时表示所陈述的特征、整体（integer）、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加。
后附权利要求中的所有构件或步骤加功能单元的对应结构、材料、动作及等效物意欲包含用于结合其他所主张的器件以执行功能的任何结构、材料或动作。本发明的描述以出于说明及描述的目的呈现，其并不意欲为详尽的或限制本发明于所揭示的形式。对本领域的技术人员而言，在不偏离本发明的范围和精神的情况下，许多修改及变化是显而易见的。实施例被选择和描述为可最佳地解释本发明的原理和实践应用，且使得本领域的其他技术人员能够针对具有适合于所预期的特定用途的各种修改的各种实施例而理解本发明。

Claims (20)

1.一种集成电路结构，包括：
高电阻率硅(HRS)衬底层，包括沟槽栅格结构和离子杂质注入物；
掩埋氧化物(BOX)层，位于所述HRS衬底层上且接触所述HRS衬底层，所述BOX层填充所述沟槽栅格结构；以及
电路层，位于所述掩埋绝缘体层上且接触所述掩埋绝缘体层，
所述电路层包括由无源结构所分隔的有源电路的组；
当从其中所述电路层为所述集成电路结构的顶部且所述HRS衬底为所述集成电路结构的底部的俯视图观察所述集成电路结构时，所述沟槽栅格结构位于所述有源电路的组之间，以便当从所述俯视图观察所述集成电路结构时，所述沟槽栅格结构在所述无源结构之下而不在所述电路的组之下。
2.根据权利要求1的集成电路结构，其中所述HRS衬底层具有大于1kΩ-cm的电阻率。
3.根据权利要求1的集成电路结构，其中所述离子杂质注入物包含氩、碳和硼。
4.根据权利要求1的集成电路结构，其中所述有源电路包括射频(RF)电路、功率放大器电路、电压控制振荡器电路、环型振荡器电路、低噪音放大器电路、混频器电路、数字到模拟转换器电路以及模拟到数字转换器电路。
5.根据权利要求1的集成电路结构，其中当从所述俯视图观察所述集成电路结构时，所述沟槽栅格结构围绕所述有源电路的组。
6.一种集成电路结构，包括：
硅衬底层，包含沟槽结构和离子杂质注入物；
绝缘体层，位于所述硅衬底层上且接触所述硅衬底层，所述绝缘体层填充所述沟槽结构；以及
电路层，位于所述掩埋绝缘体层上且接触所述掩埋绝缘体层；
所述电路层包括由无源结构所分隔的有源电路的组；
当从其中所述电路层为所述集成电路结构的顶部且所述硅衬底层为所述集成电路结构的底部的俯视图观察所述集成电路结构时，所述沟槽结构位于所述有源电路的组之间，以便当从所述俯视图观察所述集成电路结构时，所述沟槽结构在所述无源结构之下而不在所述电路的组之下。
7.根据权利要求6的集成电路结构，其中所述硅衬底层具有大于1kΩ-cm的电阻率。
8.根据权利要求6的集成电路结构，其中所述离子杂质注入物包含氩、碳和硼。
9.根据权利要求6的集成电路结构，其中所述有源电路包含射频(RF)电路、功率放大器电路、电压控制振荡器电路、环型振荡器电路、低噪音放大器电路、混频器电路、数字到模拟转换器电路以及模拟到数字转换器电路。
10.根据权利要求6的集成电路结构，其中当从所述俯视图观察所述集成电路结构时，所述沟槽结构围绕所述有源电路的组。
11.一种形成集成电路结构的方法，所述方法包括：
在高电阻率硅(HRS)衬底层中构图沟槽栅格结构；
将离子杂质注入物注入到所述HRS衬底层中；
在所述HRS衬底层上且在所述沟槽栅格结构内形成掩埋氧化物(BOX)层；以及
在所述掩埋绝缘体层上形成电路层；
所述电路层包含由无源结构所分隔的有源电路的组；
当从其中所述电路层为所述集成电路结构的顶部且所述HRS衬底为所述集成电路结构的底部的俯视图观察所述集成电路结构时，所述沟槽栅格结构被构图为位于所述有源电路的组之间，以便当从所述俯视图观察所述集成电路结构时，所述沟槽栅格结构在所述无源结构之下而不在所述电路的组之下。
12.根据权利要求11的方法，其中所述HRS衬底层具有大于1kΩ-cm的电阻率。
13.根据权利要求11的方法，其中所述离子杂质注入物包含氩、碳和硼。
14.根据权利要求11的方法，所述有源电路包含射频(RF)电路、功率放大器电路、电压控制振荡器电路、环型振荡器电路、低噪音放大器电路、混频器电路、数字到模拟转换器电路以及模拟到数字转换器电路。
15.根据权利要求11的方法，当从所述俯视图观察所述集成电路结构时，所述沟槽栅格结构被构图为围绕所述有源电路的组。
16.一种形成集成电路结构的方法，所述方法包括：
在硅衬底层中构图沟槽结构；
将离子杂质注入物注入到所述硅衬底层中；
在所述硅衬底层上且在所述沟槽结构内形成绝缘体层；以及
在所述掩埋绝缘体层上形成电路层；
所述电路层包括由无源结构所分隔的有源电路的组；
当从其中所述电路层为所述集成电路结构的顶部且所述硅衬底为所述集成电路结构的底部的俯视图观察所述集成电路结构时，所述沟槽结构被构图为位于所述有源电路的组之间，以便当从所述俯视图观察所述集成电路结构时，所述沟槽结构在所述无源结构之下而不在所述电路的组之下。
17.根据权利要求16的方法，其中所述硅衬底层具有大于1kΩ-cm的电阻率。
18.根据权利要求16的方法，其中所述离子杂质注入物包含氩、碳和硼。
19.根据权利要求16的方法，其中所述有源电路包含射频(RF)电路、功率放大器电路、电压控制振荡器电路、环型振荡器电路、低噪音放大器电路、混频器电路、数字到模拟转换器电路以及模拟到数字转换器电路。
20.根据权利要求16的方法，当从所述俯视图观察所述集成电路结构时，所述沟槽结构被构图为围绕所述有源电路的组。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824837A (zh) * 2014-03-10 2014-05-28 上海华虹宏力半导体制造有限公司 半导体器件结构及其制作方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011122227A1 (de) * 2011-12-23 2013-06-27 Medizinische Hochschule Hannover Verfahren und Vorrichtung zur Herstellung eines bioartifiziellen Gewebekonstrukts
US8828746B2 (en) 2012-11-14 2014-09-09 International Business Machines Corporation Compensation for a charge in a silicon substrate
US9754814B2 (en) * 2013-03-08 2017-09-05 Newport Fab, Llc Integrated passive device having improved linearity and isolation
FI130149B (en) * 2013-11-26 2023-03-15 Okmetic Oyj High Resistive Silicon Substrate with Reduced RF Loss for RF Integrated Passive Device
US9654094B2 (en) 2014-03-12 2017-05-16 Kabushiki Kaisha Toshiba Semiconductor switch circuit and semiconductor substrate
CN103972053A (zh) * 2014-05-29 2014-08-06 中国工程物理研究院电子工程研究所 一种图形化高能重离子注入的低损耗硅基射频无源器件的制作方法
US9620617B2 (en) * 2014-09-04 2017-04-11 Newport Fab, Llc Structure and method for reducing substrate parasitics in semiconductor on insulator technology
DE102015211087B4 (de) 2015-06-17 2019-12-05 Soitec Verfahren zur Herstellung eines Hochwiderstands-Halbleiter-auf-Isolator-Substrates
US9721969B2 (en) 2015-06-30 2017-08-01 Globalfoundries Singapore Pte. Ltd. Creation of wide band gap material for integration to SOI thereof
FR3052592B1 (fr) * 2016-06-08 2018-05-18 Soitec Structure pour applications radiofrequences
EP3460842B1 (en) * 2017-09-21 2022-03-16 IMEC vzw Shielding in an integrated circuit
FR3103631B1 (fr) 2019-11-25 2022-09-09 Commissariat Energie Atomique Dispositif électronique integré comprenant une bobine et procédé de fabrication d’un tel dispositif
FR3112896B1 (fr) 2020-07-22 2022-08-12 Commissariat Energie Atomique Procede de fabrication d’un dispositif microelectronique

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091330A (en) * 1990-12-28 1992-02-25 Motorola, Inc. Method of fabricating a dielectric isolated area
US6696352B1 (en) * 2001-09-11 2004-02-24 Silicon Wafer Technologies, Inc. Method of manufacture of a multi-layered substrate with a thin single crystalline layer and a versatile sacrificial layer
US20060001124A1 (en) * 2004-07-02 2006-01-05 Georgia Tech Research Corporation Low-loss substrate for high quality components

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4440362A1 (de) * 1994-11-11 1996-05-15 Telefunken Microelectron Verfahren zum Herstellen integrierter Schaltungen mit passiven Bauelementen hoher Güte
JP3582890B2 (ja) * 1995-05-23 2004-10-27 株式会社日立製作所 半導体装置
US5773151A (en) * 1995-06-30 1998-06-30 Harris Corporation Semi-insulating wafer
US6429502B1 (en) * 2000-08-22 2002-08-06 Silicon Wave, Inc. Multi-chambered trench isolated guard ring region for providing RF isolation
US6635550B2 (en) * 2000-12-20 2003-10-21 Texas Instruments Incorporated Semiconductor on insulator device architecture and method of construction
US7613442B1 (en) 2001-10-10 2009-11-03 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US7057241B2 (en) * 2002-12-20 2006-06-06 Exar Corporation Reverse-biased P/N wells isolating a CMOS inductor from the substrate
JP2005183686A (ja) * 2003-12-19 2005-07-07 Renesas Technology Corp 半導体装置およびその製造方法
JP2005236956A (ja) * 2004-01-20 2005-09-02 Matsushita Electric Ind Co Ltd マイクロ波伝送線路
KR101205115B1 (ko) * 2004-04-27 2012-11-26 엔엑스피 비 브이 반도체 디바이스 및 그 제조 방법
US7547939B2 (en) 2005-11-23 2009-06-16 Sensor Electronic Technology, Inc. Semiconductor device and circuit having multiple voltage controlled capacitors
JP5057804B2 (ja) * 2007-03-12 2012-10-24 株式会社東芝 半導体装置
FR2933233B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
US7927963B2 (en) 2008-08-07 2011-04-19 International Business Machines Corporation Integrated circuit structure, design structure, and method having improved isolation and harmonics
US7943404B2 (en) * 2008-08-07 2011-05-17 International Business Machines Corporation Integrated millimeter wave antenna and transceiver on a substrate
US7989893B2 (en) * 2008-08-28 2011-08-02 International Business Machines Corporation SOI body contact using E-DRAM technology

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091330A (en) * 1990-12-28 1992-02-25 Motorola, Inc. Method of fabricating a dielectric isolated area
US6696352B1 (en) * 2001-09-11 2004-02-24 Silicon Wafer Technologies, Inc. Method of manufacture of a multi-layered substrate with a thin single crystalline layer and a versatile sacrificial layer
US20060001124A1 (en) * 2004-07-02 2006-01-05 Georgia Tech Research Corporation Low-loss substrate for high quality components

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DANIEL C.KERR,JOSEPH M.GERING: "Identification of RF Harmonic Distortion on Si Substrates and its Reduction Using a Trap-Rich Layer", 《SILICON MONOLITHIC INTEGRATED CIRCUITS IN RF SYSTEMS》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824837A (zh) * 2014-03-10 2014-05-28 上海华虹宏力半导体制造有限公司 半导体器件结构及其制作方法
CN103824837B (zh) * 2014-03-10 2016-08-17 上海华虹宏力半导体制造有限公司 半导体器件结构及其制作方法

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