TWI517356B - 具降低電荷層之絕緣層上矽高帶寬電路之設計結構、方法與裝置 - Google Patents

具降低電荷層之絕緣層上矽高帶寬電路之設計結構、方法與裝置 Download PDF

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Description

具降低電荷層之絕緣層上矽高帶寬電路之設計結構、方法與裝置
本發明一般係關於利用絕緣層上矽(silicon-on-insulator(SOI))高帶寬電路之方法、積體電路結構及設計結構，特別是，關於利用離子佈植結合環繞主動結構而形成之晶格溝渠的實施例，以消除晶圓與氧化物層間之電荷層的形成。
如同Kerr等人在IEEE,2008所發表之“使用多陷阱層識別矽基板上之RF諧波失真及其減縮(Identification of RF Harmonic Distortion on Si Substrates and its Reduction Using a Trap-Rich Layer)”(以下稱“Kerr”)中所解釋，由於低的基板耗損及耦合，高阻值矽(HRS)基板層有希望用於射頻(RF)應用，其有助於使用HRS處理晶圓在絕緣層上矽之上致能RF手機傳輸切換。薄膜絕緣層上矽結構使用具有高阻值(每公分1k歐姆或更高)的基板，其提供高隔離性、低耗損，且降低了在高帶寬應用(如RF電路)中發生栓鎖的可能性。
如Kerr所解釋，高阻值矽基板具有約1kΩ-cm或更高的阻值，其係對應1x1013cm-3或更低的摻雜程度。由於這樣低的摻雜程度，即使少量的固定氧化層電荷或界面捕捉電荷都對界面的能帶彎曲有很大的影響。Si-SiO2界面具有正的固定氧化層電荷靠近界面，其強度足以反轉Si表面。此反轉層(稱作寄生傳導層)係部分地破壞了在基板耗損及耦合上的優勢。
不同於某些化合物半導體，矽界面不具有高濃度的界面陷阱釘札於表面費米能階，這也是矽為什麼可用於金屬氧化物半導體(MOS)元件的原因。此外，如同MOS元件，所施加的電場也改變了能帶彎曲及表面電荷狀態，換言之，電容係取決於電壓，其可能為諧波失真的原因。
針對HRS，一般可能會預期若電壓波形的頻率高於主要載波介電緩和時間的倒數或約10MHz，則載波無法回應。然而，若全部的界面反轉，則載波可沿界面側向地移動，且其反應時間夠快而可跟隨RF訊號。
因此，使用HRS基板的副產品為在處理晶圓/氧化物界面處可能形成的電荷層。固定氧化物及界面電荷將誘發寄生的表面傳導層，其為電子反轉層。此電荷層係大量地降低有效基板阻值(至50Ω-cm等級)。再者，電荷層可能導致有效基板阻值隨晶圓頂側上的交流電(AC)電壓而改變，造成在任一電路中的非線性行為。此電荷層所產生的結構係造成高耗損、低隔離性、以及低線性度。
Kerr論文說明了對處理晶圓/氧化物界面處所發生之電荷層問題的一些解決方案。特別地，Kerr提供了一多陷阱層，其係顯著地降低了源自HRS基板的諧波失真。Kerr所提到的另一解決方案包含增加一遮蔽層於傳輸線底下，其使用GaAs基板或矽藍寶石(SOS)基板、或形成一傳統SOI結構，且接著移除處理晶圓並以一多陷阱層取代之。然而，在標準製造環境中要達成此等解決方案是既昂貴且困難的。
為解決上述問題，本發明一範例實施例包含一積體電路結構，其包含具有溝渠晶格結構及一離子雜質佈植的一高阻值矽(HRS)基板層。一埋層氧化物(BOX)層位於高阻值矽基板層之上且接觸高阻值矽基板層，且埋層氧化物層亦填充溝渠晶格結構。此外，一電路層位於埋層氧化物層之上且接觸埋層絕緣體層。電路層包含由被動結構所分隔之主動電路群組。當以一俯視圖觀察積體電路結構時，溝渠晶格結構係位於主動電路群組之間(其中俯視圖係呈現電路層為積體電路結構之一任意頂部且高阻值矽基板層為積體電路結構之一任意底部)。因此，當以俯視圖觀察積體電路結構時，溝渠晶格結構係於被動結構之下但不在主動電路群組之下。
本發明之另一範例積體電路結構包含具有溝渠結構及一離子雜質佈植的一矽基板層。一絕緣體層位於矽基板層之上且接觸矽基板層。絕緣體層填充溝渠結構。電路層位於絕緣體層之上且接觸絕緣體層。電路層包含由被動結構所分隔之主動電路群組。當以一俯視圖觀察積體電路結構時，溝渠結構係位於主動電路群組之間。因此，當以俯視圖觀察積體電路結構時，溝渠結構係於被動結構之下但不在電路群組之下。
本發明之用以形成一積體電路結構之一範例方法實施例係圖案化溝渠晶格結構於一HRS基板層中、且佈植一離子雜質佈植於此HRS基板層中。此方法形成一埋層氧化物(BOX)層於HRS基板層上且於溝渠晶格結構內，以及形成一電路層於埋層氧化物層上。電路層包含由被動結構所分隔之主動電路群組。當以一俯視圖觀察積體電路結構時，溝渠晶格結構係圖案化以位於主動電路群組之間。因此，當以俯 視圖觀察積體電路結構時，溝渠晶格結構係於被動結構之下但不在主動電路群組之下。
本發明之另一範例方法係圖案化溝渠結構於一矽基板層中、佈植一離子雜質佈植於矽基板層中、形成一絕緣體層於矽基板層上且於溝渠結構內、以及形成一電路層於絕緣體層上。電路層包含由被動結構所分隔之主動電路群組。當以一俯視圖觀察積體電路結構時，溝渠結構係圖案化以位於主動電路群組之間。因此，當以俯視圖觀察積體電路結構時，溝渠結構係於被動結構之下但不在主動電路群組之下。
如前述，使用HRS基板的副產品為在晶圓/氧化物界面可能形成的電荷層。為解決此問題，本發明實施例使用離子佈植及晶格溝渠以消除此電荷層，因此不需尋求其他更為昂貴的替代方案。藉由對整個晶圓施加離子佈植並形成溝渠晶格於主動元件之間(且在被動元件底下)，本發明實施例係消除Kerr中所描述的電荷層。
更特別地，如在圖6中流程圖的項目200所示且如圖1所繪示，在本發明範例性方法中，積體電路結構係藉由圖案化溝渠晶格結構106於HRS基板層102中而形成。基板102可包含任何適當的絕緣材料，例如晶圓、陶瓷材料、絕緣體、矽材料等。HRS基板層102的阻值高於1kΩ-cm。若有需要，基板102可包含一或多個摻雜井區域。
溝渠晶格結構106係藉以下而形成：首先形成並圖案化任何類型的遮罩結構104(例如光阻、氮化物硬式遮罩等)，以定義晶格結構。接著，經由遮罩104執行對基板102之材料具有選擇性的材料移除程序(例如反應性離子蝕刻等)，以自溝渠區域106移除材料。接著，使用不會影響基板102的清洗程序移除遮罩104。
如圖2所示以及如圖6的項目202所示，本發明方法係將離子雜質109植入HRS基板層102中，以產生離子雜質佈植108於基板102內。離子雜質佈植108包含任何適當的離子，其由例如氬、碳、硼等材料所產生、以任何適當能量所植入、且為任何適當的濃度，這些條件將隨所要製造之特定項目而改變。
在項目204(圖6)中以及如圖3所示，此方法形成一埋層氧化物(BOX)層110於HRS基板層102上且於溝渠晶格結構106內。BOX層110為介電層(絕緣體)，且例如在乾式氧環境或蒸氣中所形成。另一情況為，介電層110可使用目前可得之任何許多合適的高介電常數(高k)材料所形成(成長或沉積)，其包含但不限於氮化矽、氮氧化矽、SiO2及Si3N4的閘極介電堆疊、及金屬氧化物(如氧化鉭)。絕緣體110的厚度可隨所需的元件效能而改變。
圖6中的項目206以及如圖3所示，本發明方法形成一電路層於埋層絕緣體層110之上。電路層包含由被動結構114所分隔之主動電路112群組。可利用主動電路112及基板102之間的本體接觸116來電性連接元件的本體至一固定電位，以避免浮體效應。這類結構的形成程序為熟此技藝者所習知，如美國專利公開號2010/0052053所揭示，其全部揭露內容將併入本文作為參考。
主動電路112可包含用以從一狀態切換至另一狀態以執行邏輯功能(例如電晶體)之任何型式的電路，例如射頻(RF)電路、功率放大器電路、電壓控制振盪器電路、環型振盪器電路、低噪音放大器電路、混合器電路、數位/類比轉換器電路、以及類比/數位轉換器電路。被動結構114一般不會切換狀態且可包含例如電阻、電容、電感等。
圖4及圖5繪示積體電路結構的俯視圖，其中電路層為積體電路結構之一任意“頂部”且高阻值矽基板102為積體電路結構之一任意“底部”。圖4及圖5的俯視圖更清楚地顯示(其中BOX層110係以半透明的方式顯示，以更清楚的觀察底下的溝渠)，溝渠晶格結構106於步驟200中圖案化而位於後續所形成之主動電路112群組之間。圖5為溝渠晶格一部分的擴展(放大)圖，其描述了結構包含由側壁120所分隔之數個不同溝渠118。
因此，當以俯視圖觀看積體電路結構時，溝渠晶格結構106係於被動結構114之下，但不在主動電路112群組之下，以及當以俯視圖觀看積體電路結構時，溝渠晶格結構106係圖案化以環繞主動電路112群組。
如上述之Kerr所提及，由於HRS基板的低摻雜程度，即使少量的固定氧化物電荷或界面捕捉電荷都對在BOX及基板之界面的能帶彎曲有很大的影響。Si-SiO2界面在靠近界面處有正的固定氧化物電荷，其強度足以反轉矽基板。因此，使用HRS基板的副產品為在處理晶圓/氧化物介面可能形成的電荷層。固定氧化物與界面電荷係誘發一寄生表面傳導層，其為一電子反轉層。此反轉層係部分地破壞了在基板耗損及耦合上的所預期的優勢。雖然已經提出許多解決方案來處理這個狀況，但這些解決方案要在標準製造環境中達成是既昂貴有困難的。
因此，本發明實施例使用離子佈植及晶格溝渠來消除電荷層，因此不需尋求其他更為昂貴的替代方案。藉由對整個晶圓施加離子佈植並形成溝渠晶格於主動元件之間(且在被動元件底下)，本發明實施例係消除了Kerr中所描述的電荷層，而達成了RF功能(例如高功率開關)的設計目標。本發明實施例可用於各種高速應用，例如功率放大器(PAs)、電壓控制振盪器(VCOs)、環型振盪器(ROs)、低噪音放大器(LNAs)、混合器、數位/類比轉換器電路(DACs)、以及類比/數位轉換器電路(ADCs)。本發明實施例所產生的溝槽也可用以將電路方塊功能彼此隔離。
用以實施本發明之代表性硬體環境描繪於圖7。此示意圖繪示根據本發明實施例之資訊處理/電腦系統之硬體組態。此系統包含至少一處理器或中央處理單元(CPU)10。CPUs10經由系統匯流排12連接至各種裝置，例如隨機存取記憶體(RAM)14、唯讀記憶體(ROM)16、以及輸入/輸出(I/O)配接器18。I/O配接器18可連接至週邊裝置，例如磁碟單元11及磁帶驅動器13或可由系統讀取之其他程式儲存裝置。系統可讀取程式儲存裝置上之發明性指令，且根據這些指令執行本發明實施例之方法。系統更包括使用者介面配接器19，其連接鍵盤15、滑鼠17、揚聲器24、麥克風22、及/或其他使用者介面(例如觸控螢幕裝置(未顯示))至匯流排12以收集使用者輸入。此外，通訊配接器20連接匯流排12至資料處理網路25，且顯示配接器21連接匯流排12至顯示裝置23，其可實施為例如輸出裝置，例如螢幕、印表機、或發射器。
圖式中的流程圖與方塊圖描述了根據本發明各種實施例之系統、方法與電腦程式產品的架構、功能性、及可能實作例的操作。在此方面，流程圖或方塊圖中的每一個方塊都代表一個模組、區段或部分編碼，其包含一或多個可執行之指令用以實施所指明之邏輯功能。亦應注意在某些替代實作例中，方塊中所述功能係可以圖式所述以外之順序來實作。舉例而言，雖然所示之兩個方塊是連續的，但其事實上可能是實質同時被執行，或是這些方塊有時是以相反次序來執行，其端視所涉功能而定。應注意方塊圖及/或流程圖的每一個方塊、以及方塊圖及/或流程圖中的方塊組合都可由執行特定功能或動作的專用硬體式系統或專用硬體與電腦指令之組合來實作。
前述之方法可用於製造積體電路晶片。所產生的積體電路晶片可由製造者以原始晶圓形式(亦具有多個未封裝晶片之單一晶圓)、作為裸晶粒、或以封裝形式分佈。在後者狀況下，晶片係設置於單一晶片封裝(例如塑膠載體，具有用以固定於主機板或其他較高階載體之引線)中或多晶片封裝(例如具有表面互連及/或內埋式互連之陶瓷載體)中。在任何狀況下，晶片接著與其他晶片、離散電路單元及/或其他訊號處理元件整合，以作為(a)中間產品(如主機板)或(b)最終產品之部分。最終產品可為包含積體電路晶片之任何產品，其範圍從玩具及其他低端應用至具有顯示器、鍵盤或其他輸入元件、及中央處理器之高級電腦產品。
圖8顯示用於例如半導體積體電路邏輯設計、模擬、測試、佈局、及製造之範例設計流程800的方塊圖。設計流程800包含處理設計結構或元件的製程及機制，以產生上述及表示設計之圖式所示設計結構及/或元件在邏輯上或在功能上的等效表示法。由設計流程800所處理及/或生產的設計結構可在機器可讀取傳輸或儲存媒體上編碼，其包括資料及/或指令：當在資料處理系統上執行或以其他方式處理時，將產生硬體組件、電路、元件、或系統在邏輯上、結構上、機械上、或功能上的等效表示。機器包含但不限於用於積體電路設計程序中所使用的任何機器，例如設計、製造、或模擬一電路、組件、元件、或系統。舉例來說，機器可包含：微影機器、用以產生遮罩的機器及/或設備(如電子束寫入器)、用以模擬設計結構的電腦或設備、用於製造或測試程序的任何設備、或用以將設計結構的功能性等效表示程式化為任何媒體的任何機器(例如用以程式化一可程式化閘極陣列的機器)。
設計流程800可根據所設計之表現類型而改變。舉例來說，用以建立特殊應用IC(ASIC)的設計流程800可不同於用以設計標準組件的設計流程800、或不同於用以將設計實例化為可程式陣列的設計流程800，例如由Altera公司或Xilinx公司所提供之可程式化閘極陣列(PGA)或場可程式化閘極陣列(FPGA)。
圖8描述多個此類設計結構，其包含較佳由設計處理程序810所處理之輸入設計結構820。設計結構820可為由設計處理程序810所產生及處理的邏輯模擬設計結構，用以產生硬體元件的邏輯等效功能表示。設計結構820也可或另外包含資料及/或程式指令，當其由設計處理程序810進行處理時，將產生硬體元件之實體結構的功能性表示。不論是表示功能性及/或結構性設計特徵，設計結構820可使用電子電腦輔助設計(ECAD)而產生，例如由核心開發者/設計者所執行。
當設計結構820於機器可讀取資料傳輸、閘極陣列、或儲存媒體上編碼時，可由設計處理程序810內的一或多個硬體及/或軟體模組存取及處理，以模擬或功能性地表示電子組件、電路、電子或邏輯模組、裝置、元件、或系統，如表示設計的各圖式所示。因此，設計結構820可包含具有人類及/或機器可讀取來源碼、編譯結構、及電腦可執行碼結構之檔案或其他資料結構，當其由設計或模擬資料處理系統所處理時，將功能性地模擬或表示硬體邏輯設計的電路或其他各級。此類資料結構可包含硬體描述語言(HDL)設計實體或其他符合及/或相容於低階HDL設計語言(如Verilog及VHDL)及/或高階設計語言(如C或C++)的資料結構。
設計流程810較佳係使用或包含硬體及/或軟體模組，以合成、轉化、或處理表示設計之圖式中所示之組件、電路、元件、或邏輯結構之設計/模擬功能等效，而產生可包含設計結構(例如設計結構820)之網表(netlist)880。網表880可包含例如已編譯或其他已處理的資料結構，其係表現為線路、離散組件、邏輯閘、控制電路、I/O元件、模型等的列表，用以描述在一積體電路設計中之其他元件和電路的連接。網表880可使用一迭代程序而合成，其中網表880係根據元件的設計規格及參數而再合成一或多次。如在此所描述其他設計結構類型，網表880可記錄於一機器可讀取資料儲存媒體上或程式化為一可程式化閘極陣列。媒體可為一非揮發性儲存媒體(例如磁性或光學磁碟機)、一可程式化閘極陣列、一CF(compact flash)卡、或其他快閃記憶體。另外，或在替代例中，媒體可為系統或快取記憶體、緩衝空間、或資料封包可經由網際網路或其他網路連接合適方式而傳輸及居中儲存的電性或光學傳導元件及材料。
設計流程810可包含用於處理包括網表880之多種輸入資料結構類型之硬體及軟體模組。這類資料結構類型可例如駐存於程式庫單元830內且包括一組常用單元、電路及元件，包括用於給定製造技術(例如，不同技術節點，32奈米、45奈米、90奈米等)之模型、佈局及符號表示。資料結構類型可進一步包含設計規格840、特性化資料850、驗證資料860、設計規則870、及可包含輸入測試圖樣、輸出測試結果及其他測試資訊之測試資料檔案885。設計處理程序810可進一步包含例如標準機械設計處理程序，諸如應力分析、熱分析、機械事件模擬、用於諸如鑄造、模製及模壓成形之操作之處理程序模擬等。
一般熟習機械設計之技術者可瞭解在不偏離本發明之範疇及精神下之用於設計處理程序810中的可能之機械設計工具及應用程式之範圍。設計處理程序810亦可包括用於執行標準電路設計處理程序(如時序分析、驗證、設計規則檢查、設置及路由操作等)之模組。
設計流程810使用且包含邏輯及實體設計工具(如HDL編譯器及模擬模型建置工具)以處理設計結構820連同一些或全部之所繪示的支援資料結構以及任何額外機械設計或資料(若適用)，以產生第二設計結構890。設計結構890以用於交換機械元件及結構資料的資料格式(例如，以IGES、DXF、Parasolid XT、JT、DRG、或用於儲存或再現該等機械設計結構之任何其他合適格式儲存之資訊)駐存於儲存媒體或可程式化閘陣列上。
類似於設計結構820，設計結構890較佳包含一或多個檔案、資料結構、或駐存於傳輸或資料儲存媒體上且在由ECAD系統處理時將產生表示設計之圖式所示的本發明之一或多個實施例之邏輯上或功能上等效之形式的其他電腦編碼之資料或指令。在一實施例中，設計結構890可包含已編譯、可執行之HDL模擬模型，其可功能性地模擬表示設計之圖式所示的元件。
設計結構890也可使用用於交換積體電路之佈局資料的資料格式及/或符號資料格式(例如以GDSII(GDS2)、GL1、OASIS、映射檔案、或用於儲存此類設計資料結構之任何其他合適格式儲存之資訊)。設計結構890可包含諸如以下之資訊：符號資料、映射檔案、測試資料檔案、設計內容檔案、製造資料、佈局參數、導線、金屬層、介層、形狀、製造線所投送之資料、及製造商或其他設計者/開發者在生產前述以及表示設計之圖式所示之元件或結構所需的任何其他資料。設計結構890可接著進行至階段895，舉例來說，設計結構890係：進行至設計定案(tape-out)、發送至製造、發送至光罩廠、送至另一設計廠、送回至用戶端等。
在此所使用的術語僅用於描述特定實施例之目的且並不意欲為本發明之限制。如本文中所使用，除非上下文清楚地另外指示，否則單數形式「一」及「該」也有包含複數形式的意思。應進一步理解，術語「包含(comprises及/或comprising)」於本說明書中使用時係表示所陳述之特徵、實體、步驟、操作、單元及/或組件的存在，但並不排除一或多個其他特徵、實體、步驟、操作、單元、組件及/或其群組的存在或添加。
後附之申請專利範圍中之所有構件或步驟功能單元的對應結構、材料、動作及等效物係意欲包含用於結合其他所主張之元件以執行功能的任何結構、材料或動作。本發明之描述以出於說明及描述之目的呈現，其並不意欲為詳盡的或限制本發明於所揭示之形式。對熟習此項技藝者而言，在不偏離本發明之範疇及精神之情況下，許多修改及變化係顯而易見的。實施例係選擇並描述為可最佳地解釋本發明之原理及實際應用，且使得其他一般熟習此項技術者能夠針對具有適合於所預期之特定用途之各種修改的各種實施例理解本發明。此外，雖然本發明係根據實施例進行描述，然而熟此技藝者可了解到，本發明可在後附之申請專利範圍的精神及範疇內進行各種變化。
10．．．中央處理單元
11．．．磁碟單元
12．．．系統匯流排
13．．．磁帶驅動器
14．．．隨機存取記憶體
15．．．鍵盤
16．．．唯讀記憶體
17．．．滑鼠
18．．．輸入/輸出配接器
19．．．使用者介面配接器
20．．．通訊配接器
21．．．顯示配接器
22．．．麥克風
23．．．顯示裝置
24．．．揚聲器
25．．．使用者介面配接器
102．．．基板
104．．．遮罩
106．．．溝渠晶格結構
108．．．離子雜質佈植
109．．．離子雜質
110．．．埋層氧化物層
112．．．主動電路
114．．．被動結構
116．．．本體接觸
118．．．溝渠
120．．．側壁
800．．．設計流程
810．．．設計處理程序
820．．．設計結構
830．．．程式庫單元
840．．．設計規格
850．．．特性化資料
860．．．驗證資料
870．．．設計規則
880．．．網表
885．．．測試資料檔案
890．．．設計結構
895．．．階段
圖1為根據本發明實施例之積體電路結構的剖面示意圖；
圖2為根據本發明實施例之積體電路結構的剖面示意圖；
圖3為根據本發明實施例之積體電路結構的剖面示意圖；
圖4為根據本發明實施例之積體電路結構的俯視示意圖；
圖5為圖4所繪示之其中一結構的放大示意圖；
圖6為本發明實施例方法的處理步驟流程圖；
圖7為根據本發明實施例之硬體結構的剖面示意圖；以及
圖8為根據本發明實施例之一範例設計流程的方塊圖。
106．．．溝渠晶格結構
110．．．埋層氧化物層
112．．．主動電路
114．．．被動結構

Claims (12)

  1. 一種積體電路結構，包含：一高阻值矽(HRS)基板層，包含溝渠晶格結構及一離子雜質佈植；一埋層氧化物(BOX)層，位於該高阻值矽基板層之上且接觸該高阻值矽基板層，該埋層氧化物層填充該溝渠晶格結構；以及一電路層，位於該埋層氧化物層之上且接觸該埋層氧化物層，其中該電路層包含由被動結構所分隔之主動電路群組；當以一俯視圖觀察該積體電路結構時，該溝渠晶格結構係位於該主動電路群組之間，其中該俯視圖係呈現該電路層為該積體電路結構之一頂部且該高阻值矽基板層為該積體電路結構之一底部，使得當以該俯視圖觀察該積體電路結構時，該溝渠晶格結構係於該被動結構之下但不在該主動電路群組之下；以及當以該俯視圖觀察該積體電路結構時，該溝渠晶格結構係環繞該主動電路群組。
  2. 如請求項1所述之積體電路結構，其中該高阻值矽基板層之一阻值大於1kΩ-cm。
  3. 一種積體電路結構，包含：一矽基板層，包含溝渠晶格結構及一離子雜質佈植；一絕緣體層，位於該矽基板層之上且接觸該矽基板層，該絕緣體層填充該溝渠晶格結構；以及 一電路層，位於該絕緣體層之上且接觸該絕緣體層；其中該電路層包含由被動結構所分隔之主動電路群組；當以一俯視圖觀察該積體電路結構時，該溝渠晶格結構係位於該主動電路群組之間，其中該俯視圖係呈現該電路層為該積體電路結構之一頂部且該矽基板層為該積體電路結構之一底部，使得當以該俯視圖觀察該積體電路結構時，該溝渠晶格結構係於該被動結構之下但不在該主動電路群組之下；以及當以該俯視圖觀察該積體電路結構時，該溝渠晶格結構係環繞該主動電路群組。
  4. 如請求項3所述之積體電路結構，其中該矽基板層之一阻值大於1kΩ-cm。
  5. 如請求項1或3所述之積體電路結構，其中該離子雜質佈植包含氬、碳及硼。
  6. 如請求項1或3所述之積體電路結構，其中該主動電路包含射頻(RF)電路、功率放大器電路、電壓控制振盪器電路、環型振盪器電路、低噪音放大器電路、混合器電路、數位/類比轉換器電路、或類比/數位轉換器電路。
  7. 一種用以形成一積體電路結構之方法，該方法包含：圖案化溝渠晶格結構於一高阻值矽(HRS)基板層 中；佈植一離子雜質佈植於該高阻值矽基板層中；形成一埋層氧化物(BOX)層於該高阻值矽基板層上且於該溝渠晶格結構內；以及形成一電路層於該埋層氧化物層上；其中該電路層包含由被動結構所分隔之主動電路群組；當以一俯視圖觀察該積體電路結構時，該溝渠晶格結構係圖案化以位於該主動電路群組之間，其中該俯視圖係呈現該電路層為該積體電路結構之一頂部且該高阻值矽基板層為該積體電路結構之一底部，使得當以該俯視圖觀察該積體電路結構時，該溝渠晶格結構係於該被動結構之下但不在該主動電路群組之下；以及當以該俯視圖觀察該積體電路結構時，該溝渠晶格結構係圖案化以環繞該主動電路群組。
  8. 如請求項7所述之方法，其中該高阻值矽基板層之一阻值大於1kΩ-cm。
  9. 一種用以形成一積體電路結構之方法，該方法包含：圖案化溝渠晶格結構於一矽基板層中；佈植一離子雜質佈植於該矽基板層中；形成一絕緣體層於該矽基板層上且於該溝渠晶格結構內；以及形成一電路層於該絕緣體層上；其中該電路層包含由被動結構所分隔之主動電路群組； 當以一俯視圖觀察該積體電路結構時，該溝渠晶格結構係圖案化以位於該主動電路群組之間，其中該俯視圖係呈現該電路層為該積體電路結構之一頂部且該矽基板層為該積體電路結構之一底部，使得當以該俯視圖觀察該積體電路結構時，該溝渠晶格結構係於該被動結構之下但不在該主動電路群組之下；以及當以該俯視圖觀察該積體電路結構時，該溝渠晶格結構係圖案化以環繞該主動電路群組。
  10. 如請求項9所述之方法，其中該矽基板層之一阻值大於1kΩ-cm。
  11. 如請求項7或9所述之方法，其中該離子雜質佈植包含氬、碳及硼。
  12. 如請求項7或9所述之方法，其中該主動電路包含射頻(RF)電路、功率放大器電路、電壓控制振盪器電路、環型振盪器電路、低噪音放大器電路、混合器電路、數位/類比轉換器電路、或類比/數位轉換器電路。
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