JPH09252132A - トランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 ＶＴを低くすることによりショートチャンネ
ル効果を少なくした良好な速度性能を有する小電力サブ
ミクロントランジスタを提供すること。 【解決手段】 このトランジスタは半導体の層の面に形
成された第２の導電タイプのソース領域１６およびドレ
イン領域１８と、半導体の層の面に隣接し、ソース領域
とドレイン領域との間に絶縁された状態で配置されたゲ
ート１２を含む。半導体の層内にて、この半導体の層の
面から所定の距離に第１の導電タイプの超急峻レトログ
レードチャンネル２２が形成されている。半導体の層の
面に隣接し、ほぼソース領域とドレイン領域との間に第
２の導電タイプのカウンタードーピング層４４が形成さ
れている。ソース領域およびドレイン領域並びにカウン
タードーピング層８０にほぼ隣接して第１の導電タイプ
の第１および第２ポケット８２を形成することもでき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には半導体
デバイスの技術分野に関し、より詳細には超急峻なレト
ログレードチャンネルおよび／またはポケット打ち込み
層および／またはカウンタードーピング層を有する半導
体デバイスに関する。

【０００２】

【従来技術】ポータブルなパーソナル電子装置、例えば
携帯電話、ノートブックパソコン、その他の周辺機器は
消費者にとって次第にポピュラーなものとなってきた。
電池で作動するポータブル機器を製造しようとする現在
の技術的な開発目標は、電力消費量を大幅に低減し、よ
って妥当な速度性能を維持しながら電池の寿命を長くす
ることにある。ＣＭＯＳによりスタンバイ時の電力消費
量を少なくするという要求は特にこのような用途に合致
している。電源電圧すなわちＶ_DDを１Ｖまたはそれ以下
に低くするということは、電力消費量を低減する上で極
めて有効であるが、これにより速度に関係する性能が低
下してしまう。作動速度を維持しながら電源電圧を下げ
るにはトランジスタのスレッショルド電圧、すなわちＶ
_T も下げなければならない。このスレッショルド電圧は
不純物濃度のより低い基板を使用することにより下げる
ことができる。しかしながらこれによりサブミクロンデ
バイスでは望ましくないショートチャンネル効果が増加
する。従って、低電源電圧で作動するようなサブミクロ
ントランジスタを設計することが重要であることが理解
できよう。

【０００３】

【発明が解決しようとする課題】従って、Ｖ_T を低く
し、ショートチャンネル効果を少なくし、速度性能を良
好にする小電力サブミクロントランジスタが望まれてい
る。

【０００４】本発明によれば、従来のトランジスタデバ
イスに関連した欠点を解消または実質的に少なくする、
性能が改善された低スレッショルド電圧トランジスタが
提供される。

【０００５】

【課題を解決するための手段】本発明の一態様によれ
ば、半導体の１つの面にトランジスタを形成する。この
トランジスタは半導体の層の面に形成されたソース領域
およびドレイン領域を含み、半導体の層の面に隣接し、
かつソース領域とドレイン領域との間に絶縁された状態
でゲートが配置される。ほぼソース領域とドレイン領域
との間にある半導体の層の面内およびその近くにカウン
タードーピング層を導入する。ソース領域および／また
はドレイン領域とカウンタードーピング層とにほぼ隣接
して２つのポケット打ち込み層を形成してもよい。

【０００６】本発明の別の態様によれば、トランジスタ
を製造する方法が提供される。第１導電タイプの半導体
の層の面にこのトランジスタを形成する。この方法は半
導体の層の面に隣接する第２導電タイプの不純物の浅い
層を選択的に打ち込む工程と、ゲートの下方でソース領
域およびドレイン領域にほぼ隣接する第１導電タイプの
不純物のポケットを形成する工程とを含む。半導体の層
の面に接近してポケットを形成してもよく、これらポケ
ットと半導体の層の間にカウンタードーピング層が位置
する。

【０００７】本発明の更に別の態様によれば、トランジ
スタ構造体はほぼドレイン領域とソース領域との間に形
成された第２不純物タイプの表面カウンタードーピング
層と、このカウンタードーピング層にほぼ隣接し、およ
び／またはその下方に形成された第１不純物タイプのポ
ケット打ち込み層を含む。

【０００８】本発明の別の態様によれば、半導体の１つ
の面にトランジスタを形成する。このトランジスタは半
導体の層の面に形成されたソース領域およびドレイン領
域を含み、半導体の層の面に隣接し、かつソース領域と
ドレイン領域との間に絶縁された状態でゲートが配置さ
れる。半導体の層内の半導体の面から所定の距離に超急
峻レトログレードチャンネルドーピングプロフィルが配
置され、ほぼソース領域とドレイン領域との間にて配置
の層の面内およびその近くにカウンタードーピング層を
導入する。これとは別に、またはこれと組み合わせて、
ソース領域および／またはドレイン領域およびカウンタ
ードーピング層にほぼ隣接して２つのポケット打ち込み
層を形成してもよい。

【０００９】本発明の別の態様によれば、トランジスタ
を製造する方法が提供される。第１導電タイプの半導体
の層の面にこのトランジスタを形成する。この方法は半
導体の層の面から下方の所定距離に急峻レトログレード
チャンネルプロフィルを形成するよう、第１導電タイプ
の不純物を打ち込む工程と、半導体の層の面に隣接して
第２導電タイプの不純物の浅い層を選択的に打ち込む工
程とを含む。これとは異なり、またこれと組み合わせ
て、ゲートの下方にてソース領域およびドレイン領域に
ほぼ隣接して第１導電タイプの不純物のポケットを打ち
込む。

【００１０】本発明の技術的利点は、ポータブル電子機
器のためのより低い電源電圧で高性能を発揮するという
要望を満たす、スレッショルド電圧の低いサブミッショ
ントランジスタ構造体が得られることである。このトラ
ンジスタ構造体はショートチャンネル効果を減少すると
いうこのような要望を満たすものであり、これにより、
より短いチャンネル長さにおけるゲート長さのバラツキ
によるトランジスタの性能の影響が最小となっている。

【００１１】本発明をより良好に理解するため、以下、
添付図面を参照する。

【００１２】

【発明の実施の態様】図１〜６には本発明の好ましい実
施例が示されており、種々の図面の同様な部品および対
応する部品は同様な参照番号を付すこととする。

【００１３】図１Ａにおいて、ｎＭＯＳトランジスタ構
造体１０はゲート電極１２と、ゲート絶縁層１４と、ソ
ースｎ⁺⁺領域１６およびドレインｎ⁺⁺領域１８を含む。
ｐタイプの基板すなわち井戸構造体２２内においてデバ
イスの頂部平面から所定の距離または深さに、更にｐ⁺
超急峻レトログレード（ＳＳＲ）チャンネル２０が形成
されている。この超急峻レトログレードチャンネル２０
を形成するため、ｎＭＯＳ内に、例えば１×１０¹³ｃｍ
^-2の打ち込みドーズ量で１９０Ｋｅｖのインジウム（Ｉ
ｎ）を打ち込むことができる。ｐ⁺⁺ソース領域およびｐ
⁺⁺ドレイン領域（いずれも図示されず）を備えたｐＭＯ
Ｓデバイスにおいて、ヒ素（Ａｓ）を打ち込むことによ
りｎ⁺ の超急峻レトログレードチャンネルを形成しても
よい。例えばｎＭＯＳに対してホウ素（Ｂ）を使用し、
ｐＭＯＳに対してリン（Ｐ）を使用する従来のチャンネ
ルドーピングプロフィルと比較すると、超急峻レトログ
レードチャンネルプロフィルは良好なショートチャンネ
ルの無欠性を与えることが判っている。更にこの超急峻
レトログレードチャンネルドーピングは表面ドーピング
が低いことに起因し、チャンネルドーピングプロフィル
移動度もより高くする。

【００１４】超急峻レトログレードチャンネルプロフィ
ル２０の他にソース領域１６およびドレイン領域１８と
逆タイプの浅いポケット打ち込み層すなわちハロ２４が
形成される。ポケット打ち込み層２４はソース領域１６
およびドレイン領域１８にほぼ隣接するか、および／ま
たはこの下方に位置する。ｎＭＯＳデバイスではポケッ
ト打ち込み層のために代表的なドーパント種としてホウ
素を使用でき、ｐＭＯＳデバイスではポケット打ち込み
層を形成するのにリンを使用できる。ポケット打ち込み
層を形成するのに一例として５×１０¹²〜２×１０¹³ｃ
ｍ^-2の打ち込みドーズ量を使用できる。図１ＢはＹ−
Ｙ’に沿ったトランジスタ構造体１０のドーピング濃度
と深さとの関係をプロットしたグラフであり、図１Ｃは
Ｙ₂ −Ｙ₂に沿ったドーピング濃度をプロットしたグラ
フである。更に図１ＤはＸ−Ｘ’に沿った表面ドーピン
グ濃度をプロットしたグラフである。

【００１５】超急峻レトログレードチャンネルドーピン
グ層２０およびポケット打ち込み層２４の双方を有する
トランジスタ構造体１０は、技術論文、例えば１９９３
年８月ＩＥＥＥエレクトロンデバイスレターズ、第１４
巻第８号４０９頁のシャヒディ外による論文「サブマイ
クロメータのＮＭＯＳＦＥＴの改善されたショートチャ
ンネル挙動のためのインジウムチャンネル打ち込み層お
よび１９９４年ＩＥＥＥ ＩＥＤＭ ６４９頁のスー他
による論文「深いサブマイクロメータバルクおよびＳＯ
Ｉ ＭＯＳＦＥＴにおける電流ドライブとショートチャ
ンネル効果との妥協」に記載された超急峻レトログレー
ドのみのチャンネルプロフィルと比較した時、ショート
チャンネル効果は小さくなっている。ポケット打ち込み
方法は１９９４年ＩＥＥＥ ＩＥＤＭ ７１頁ロッダー
外による論文「改善された性能および信頼性のための
０. ２５マイクロメータゲート長さのＣＭＯＳの構造／
プロセス依存性」に記載されている。トランジスタ構造
体１０はロッダー外論文に記載されたポケット打ち込み
層を有する従来のデバイスと比較すると、より良好なシ
ョートチャンネルの無欠性も有する。

【００１６】図２Ａを参照すると、ここには超急峻レト
ログレードチャンネルプロフィルおよび浅い表面カウン
タードーピング層を有するトラジスタ構造体３０が示さ
れている。このトラジスタ構造体３０はゲート電極３２
と、ゲート絶縁膜３４と、ソースｎ⁺⁺領域３６と、ドレ
インｎ⁺⁺領域３８を有するｎＭＯＳとして示されてい
る。ｐタイプの基板すなわち井戸層４２内の所定深さに
ｐタイプの超急峻レトログレード埋め込みチャンネル４
０が形成されている。ソース領域３６とドレイン領域３
８との間の領域内のゲート３２の下方にｎタイプの（ｎ
⁺ ）の狭い表面カウンタードーピング層４４が形成され
ている。このカウンタードーピング層はｎＭＯＳでは２
〜４×１０¹²ｃｍ^-2のドーズ量で例えばヒ素（Ａｓ）に
て、またはｐＭＯＳ（図示せず）ではＢＦ₂ にて形成で
きる。図２ＢはＹ−Ｙ’に沿ったドーピング濃度とトラ
ジスタ構造体３０の深さとの関係をプロットしたグラフ
あり、図２ＣはＸ−Ｘ’に沿った表面ドーピング濃度を
プロットしたグラフである。カウンタードーピングにつ
いては論文、例えば１９９５年のＶＬＳＩテクノロジー
に関するシンポジウムにおける技術論文ダイジェスト所
収の、ヒサモト外による論文「選択的ＣＶＤ−Ｗにより
製造された低抵抗のＴ字形ゲートを備えた高性能のサブ
−０. １−μｍＣＭＯＳ」および１９９５年１０月の小
電力エレクトロニクスに関するＩＥＥＥシンポジウムで
発表するため提出されたナンダクマール外による論文
「ＩＶ小電力用の０. ２５μｍゲート長のＣＭＯＳのデ
バイスデザインの研究」に記載されている。

【００１７】超急峻レトログレードチャンネル４０と表
面カウンタードーピング層と４４を組み合わせたトラジ
スタ構造体３０はスレッショルド電圧を低下し、良好な
ショートチャンネル効果を維持している。カウンタード
ーピング層４４はスレッショルド電圧を約０. ０５〜
０. １５Ｖの所望の範囲までの大きさとするが、下方の
超急峻レトログレードチャンネルプロフィル４０はヒサ
モト外の論文に記載されている従来の井戸およびチャン
ネルプロフィルよりもスレッショルド電圧のロールオフ
を低下するのにより効果的である。トラジスタ構造体３
０はスレッショルド電圧が低くかつ有効な電子移動度μ
_off が高いことにより大きな公称ドライブ電流も維持す
る。従って、これら特性の組み合わせにより低電源電圧
ＣＭＯＳ用に最適な性能が得られる。

【００１８】図３Ａを参照すると、ここには超急峻レト
ログレードチャンネルプロフィルと、ポケット打ち込み
層と、カウンタードーピング層とを有するトラジスタ構
造体５０が示されている。このトラジスタ構造体５０は
ｎＭＯＳとして示されており、ゲート電極５２と、ゲー
ト絶縁膜５４と、ソース領域５６と、ドレイン領域５８
とを含む。基板すなわち井戸構造体６２において、ソー
ス領域５６およびドレイン領域５８の下方のほぼ表面部
に超急峻レトログレードチャンネル６０が打ち込まれて
いる。ポケット６４はソース領域５６およびドレイン領
域５８に隣接し、表面の近くに浅い深さに打ち込まれて
いる。打ち込まれたポケット６４のほぼ間に表面カウン
タードーピング層６６も形成されている。図４ＢにはＹ
−Ｙ’に沿ったトラジスタ５０におけるドーピング濃度
と深さの関係をプロットしたグラフが示されており、図
３ＣにはＹ₂ −Ｙ₂ ’に沿ったドーピング濃度をプロッ
トした別のグラフが示されている。図３Ｄにはトラジス
タ構造体５０のＸ−Ｘ’に沿った表面ドーピング濃度を
プロットしたグラフが示されている。

【００１９】図４Ａはカウンタードーピング層に対する
ポケット打ち込み層の位置の１つの可能な変形例を示
す。トラジスタ５０’はカウンタードーピング層６６’
の下方の若干準表面部にあるポケット打ち込み層６４’
を含む。図４Ｂにはトラジスタ５０’におけるＹ−Ｙ’
に沿ったドーピング濃度と深さの関係をプロットしたグ
ラフが示されており、図４ＣにはＸ−Ｘ’に沿った表面
ドーピング濃度が示されており、図４ＤにはＹ₂ −
Ｙ₂ ’に沿ったドーピング濃度が示されている。

【００２０】トラジスタ構造体５０および５０’は超急
峻レトログレードチャンネルと、ポケット打ち込み層
と、表面カウンタードーピング層との利点を組み合わせ
たものであり、いずれもスレッショルド電圧が低いこ
と、ショートチャンネル効果が少ないことおよびドライ
ブ電流が良好であることにより、小電力用に良好に適し
ている。

【００２１】図５Ａは、トラジスタ構造体７０の横断面
図である。このトラジスタ構造体７０は、超急峻レトロ
グレードチャンネルプロフィルとなっていないが、スレ
ッショルド電圧が低く、ショートチャンネル効果が改善
されている。このトラジスタ構造体７０は、ゲート電極
７２と、ゲート絶縁膜７４と、ソースｎ⁺⁺ 領域７６
と、ドレインｎ⁺⁺ 領域７８を含む。更にこのトラジス
タ構造体７０は逆タイプ（ｐ⁺ ）のポケット打ち込み層
８２、８４と共に表面カウンタードーピング層８０も含
む。上記のように、ｎ⁺ 表面カウンタードーピング層８
０とポケット打ち込み層８２および８４の設置例には多
数の変形例があり、これら変形例のいずれも本発明の範
囲内で可能である。図５Ｂおよび５ＣにＹ−Ｙ’線およ
びＹ₂ −Ｙ ₂ ’線に沿ったトラジスタ７０におけるドー
ピング濃度の例がそれぞれ示されている。図５ＤにはＸ
−Ｘ’に沿ったトラジスタ構造体７０の表面ドーピング
濃度の例が示されている。

【００２２】図６Ａは、カウンタードーピング部および
ポケット打ち込み層を有する更に別のトラジスタ構造体
７０’の横断面図である。トラジスタ構造体７０’はゲ
ート電極７２と、ゲート絶縁膜７４と、ソースｎ⁺⁺ 領
域７６と、ドレインｎ⁺⁺ 領域７８とを含む。更にこの
トラジスタ構造体７０’は逆タイプ（ｐ⁺ ）のポケット
打ち込み層８２’、８４’と共にｎ⁺ 表面カウンタード
ーピング層８０’も含む。上記のように、表面カウンタ
ードーピング層８０’とポケット打ち込み層８２’およ
び８４’の設置例には多数の変形例があり、これら変形
例のいずれも本発明の範囲内で可能である。図５Ａのポ
ケット打ち込み層８２および８４は、カウンタードーピ
ング層８０のほぼ下方に形成されるが、ポケット打ち込
み層８２’および８４’は表面近くに形成される。図６
Ｂおよび６ＣにはＹ−Ｙ’線およびＹ₂ −Ｙ₂ ’線に沿
ったトラジスタ７０’におけるドーピング濃度の例がそ
れぞれ示されている。図６ＤにはＸ−Ｘ’に沿ったトラ
ジスタ構造体７０’の表面ドーピング濃度の例が示され
ている。

【００２３】トランジスタ１０、３０、５０、５０’、
７０および７０’は従来の半導体プロセス技術により製
造でき、この方法は超急峻レトログレードチャンネル
と、ゲートと、ドレイン領域と、ソース領域を形成する
工程を含むことができる。カウンタードーピング層はゲ
ートを形成する前に形成してもよく、ポケット打ち込み
層はゲートを形成した後に形成してもよい。

【００２４】本発明の要旨に従って製造されるトランジ
スタ構造体はＣＭＯＳ技術におけるｎＭＯＳおよびｐＭ
ＯＳの双方に適用できる。本発明およびその利点につい
て詳細に説明したが、添付した特許請求の範囲に記載し
た本発明の範囲および要旨から逸脱することなく、種々
の変更、置換および変形が可能であると理解すべきであ
る。より詳細に説明すれば、これまで述べた化学的組
成、濃度およびその他の詳細な仕様は、単に解説の例に
すぎず、半導体処理技術で知られているその他の仕様と
置換できることを指摘することが重要である。

【００２５】以上の説明に関して、更に以下の項を開示
する。 （１）第１の導電タイプの半導体の層の一面に形成され
たトランジスタであって、前記半導体の層の前記面に形
成された第２の導電タイプのソース領域と、前記ソース
領域から所定の距離において前記半導体の層の前記面に
形成された前記第２の導電タイプのドレイン領域と、前
記半導体の層の前記面に隣接し、前記ソース領域と前記
ドレイン領域との間に絶縁された状態で配置されたゲー
トと、絶縁ソース領域と絶縁ドレイン領域とのほぼ間に
て前記半導体の層の前記面内およびそれに隣接して形成
された前記第２の導電タイプのカウンタードーピング層
と、前記ゲートのほぼ下方にて前記ソース領域および前
記ドレイン領域に隣接して形成された前記第１の導電タ
イプの第１および第２ポケットとを備えたトランジス
タ。

【００２６】（２）第１の導電タイプの半導体の層の一
面に形成されたトランジスタであって、前記半導体の層
の前記面に形成された第２の導電タイプのソース領域
と、前記ソース領域から所定の距離において前記半導体
の層の前記面に形成された前記第２の導電タイプのドレ
イン領域と、前記半導体の層の前記面に隣接し、前記ソ
ース領域と前記ドレイン領域との間に絶縁された状態で
配置されたゲートと、前記半導体の層の前記面から所定
距離に、前記半導体の層内に形成された前記第１の導電
タイプの超急峻レトログレードチャンネルと、ほぼ絶縁
ソース領域と絶縁ドレイン領域との間にて前記半導体の
層の前記面内およびそれに隣接して形成された前記第２
の導電タイプのカウンタードーピング層とを備えた半導
体。

【００２７】（３）第１導電タイプの半導体の層（２
２、４２、６２、８６）の面内に形成された小電力トラ
ンジスタ（１０、３０、５０、５０’、７０、７０’）
である。このトランジスタは半導体の層の面に形成され
た第２の導電タイプのソースおよびドレイン領域（１
６、１８、３６、３８、５６、５８、７６、７８）と、
半導体の層の面に隣接し、ソース領域とドレイン領域と
の間に絶縁された状態で配置されたゲート（１２、３
２、５２、７２）を含む。半導体の層内にて、この半導
体の層の面から所定の距離に第１の導電タイプの超急峻
レトログレードチャンネル（２２、４２、６２）が形成
されている。半導体の層の面に隣接し、ほぼソース領域
とドレイン領域との間に第２の導電タイプのカウンター
ドーピング層（４４、６６、６６’、８０、８０’）が
形成されている。ソース領域およびドレイン領域並びに
カウンタードーピング層（８０、８０’）にほぼ隣接し
て第１の導電タイプの第１および第２ポケット（８２、
８４、８２’、８４’）を形成することもできる。

【図面の簡単な説明】

【図１】Ａは超急峻レトログレードチャンネルおよびポ
ケット打ち込み層を有するトランジスタ構造体の横断面
図である。Ｂは図１Ａに示された、Ｙ−Ｙ’に沿ったト
ランジスタ構造体のドーピング濃度と深さとの関係をプ
ロットしたグラフである。Ｃは図１Ａに示されたトラン
ジスタ構造体における、Ｙ −Ｙ ’に沿ったドーピン
グ濃度と深さとの関係をプロットしたグラフである。Ｄ
は図１Ａに示されたトランジスタ構造体の表面Ｘ−Ｘ’
に沿ったドーピング濃度をプロットしたグラフである。

【図２】Ａは超急峻レトログレードチャンネルおよびカ
ウンタードーピング層を有するトランジスタ構造体の横
断面図である。Ｂは図２Ａに示された、Ｙ−Ｙ’に沿っ
た超急峻レトログレードチャンネルおよびカウンタード
ーピング層を有するトランジスタ構造体のドーピング濃
度と深さとの関係をプロットしたグラフである。Ｃは図
２Ａに示されたトランジスタ構造体の表面Ｘ−Ｘ’に沿
ったドーピング濃度をプロットしたグラフである。

【図３】Ａは超急峻レトログレードチャンネル、ポケッ
ト打ち込み層およびカウンタードーピング層を有するト
ランジスタ構造体の横断面図である。Ｂは図３Ａに示さ
れた、Ｙ−Ｙ’に沿ったトランジスタ構造体のドーピン
グ濃度と深さとの関係をプロットしたグラフである。Ｃ
は図３Ａに示されたトランジスタ構造体における、Ｙ₂
−Ｙ₂ ’に沿ったドーピング濃度と深さとの関係をプロ
ットしたグラフである。Ｄは図３Ａに示されたトランジ
スタ構造体の表面Ｘ−Ｘ’に沿ったドーピング濃度をプ
ロットしたグラフである。

【図４】Ａは超急峻レトログレードチャンネル、ポケッ
ト打ち込み層およびカウンタードーピング層を有する別
のトランジスタ構造体の横断面図である。Ｂは図４Ａに
示された、Ｙ−Ｙ’に沿ったトランジスタ構造体のドー
ピング濃度と深さとの関係をプロットしたグラフであ
る。Ｃは図４Ａに示されたトランジスタ構造体の表面Ｘ
−Ｘ’に沿ったドーピング濃度をプロットしたグラフで
ある。Ｄは図４Ａに示されたトランジスタ構造体の、Ｙ
₂ −Ｙ₂ ’に沿ったドーピング濃度と深さとの関係をプ
ロットしたグラフである。

【図５】Ａはポケット打ち込み層およびカウンタードー
ピング層を有するトランジスタ構造体の横断面図であ
る。Ｂは図５Ａに示された、Ｙ−Ｙ’に沿ったトランジ
スタ構造体のドーピング濃度と深さとの関係をプロット
したグラフである。Ｃは図５Ａに示されたトランジスタ
構造体における、Ｙ₂ −Ｙ₂ ’に沿ったドーピング濃度
と深さとの関係をプロットしたグラフである。Ｄは図５
Ａに示されたトランジスタ構造体の表面Ｘ−Ｘ’に沿っ
たドーピング濃度をプロットしたグラフである。

【図６】Ａはポケット打ち込み層およびカウンタードー
ピング層を有する別のトランジスタ構造体の横断面図で
ある。Ｂは図６Ａに示された、Ｙ−Ｙ’に沿ったトラン
ジスタ構造体のドーピング濃度と深さとの関係をプロッ
トしたグラフである。Ｃは図６Ａに示されたトランジス
タ構造体における、Ｙ₂ −Ｙ₂ ’に沿ったドーピング濃
度と深さとの関係をプロットしたグラフである。Ｄは図
６Ａに示されたトランジスタ構造体の表面Ｘ−Ｘ’に沿
ったドーピング濃度をプロットしたグラフである。

【符号の説明】

１０、３０、５０、５０’、７０、７０’ 小電力トラ
ンジスタ １２、３２、５２、７２ ゲート １６、３６、５６、７６ ソース領域 １８、３８、５８、７８ ドレイン領
域 ２０、２２、４２、６２ 超急峻レト
ログレードチャンネル ４４、６６、６６’、８０、８０’ カウンター
ドーピング層 ８２、８４、８２’、８４’ ポケット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク エス．ロッダー アメリカ合衆国テキサス州ダラス，パーデ ュー ストリート 3317 (72)発明者 イー − チン チェン アメリカ合衆国テキサス州リチャードソ ン，フォックスボロ ドライブ 3100

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の導電タイプの半導体の層の一面に
   形成されたトランジスタであって、 前記半導体の層の前記面に形成された第２の導電タイプ
   のソース領域と、 前記ソース領域から所定の距離において前記半導体の層
   の前記面に形成された前記第２の導電タイプのドレイン
   領域と、 前記半導体の層の前記面に隣接し、前記ソース領域と前
   記ドレイン領域との間に絶縁された状態で配置されたゲ
   ートと、 ほぼ絶縁ソース領域と絶縁ドレイン領域との間にて前記
   半導体の層の前記面内およびそれに隣接して形成された
   前記第２の導電タイプのカウンタードーピング層と、 前記ゲートのほぼ下方にて前記ソース領域および前記ド
   レイン領域に隣接して形成された前記第１の導電タイプ
   の第１および第２ポケットとを備えたトランジスタ。