KR100913830B1 - 완전 공핍 실리콘 온 인슐레이터 구조에 대한 도핑 방법및 그 방법으로 도핑된 영역을 포함하는 장치 - Google Patents

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Abstract

본 발명은 완전 공핍 실리콘 온 인슐레이터(FD-SOI) 구조에 대한 도핑 방법 및 그와 같은 방법으로 도핑된 영역을 포함하는 장치에 관한 것이다. 하나의 실시예에서, 반도체 장치는 벌크 기판(30A), 매몰 산화막(30B) 및 활성층(30C)으로 구성되는 실리콘 온 인슐레이터(SOI) 기판 위에 형성된 트랜지스터를 포함한다. 트랜지스터는 게이트 전극(36)을 포함하고, 벌크 기판(30A)은 하나의 도펀트 물질로 제1의 농도를 가지게 도핑된다. 반도체 장치는 벌크 기판(30A) 내에 형성된 제1의 도핑된 영역(42A)을 더 포함하며, 이 제1의 도핑된 영역(42A)은 벌크 기판의 도펀트 물질과 동일한 형의 도펀트 물질로 도핑된다. 여기서, 제1 도핑된 영역(42A)에서의 도펀트 물질의 농도는 벌크 기판(30A)에 도핑된 제1 도펀트 농도보다 크다. 제1의 도핑된 영역(42A)은 게이트 전극(36)과 정렬된다.
완전 공핍, 실리콘 온 인슐레이터, FD-SOI, 도핑

Description

완전 공핍 실리콘 온 인슐레이터 구조에 대한 도핑 방법 및 그 방법으로 도핑된 영역을 포함하는 장치{DOPING METHODS FOR FULLY-DEPLETED SOI STRUCTURE, AND DEVICE COMPRISING THE RESULTING DOPED REGIONS}
본 발명은 일반적으로 반도체 제조 기술에 관한 것이며, 특히 완전 공핍화된 실리콘 온 인슐레이터 구조에 대한 도핑 방법 및 그와 같은 방법으로 도핑된 영역을 포함하는 장치에 관한 것이다.
반도체 산업에서 예를 들어 마이크로프로세서, 메모리 장치 등의 집적회로 장치의 동작속도를 증가시키기 위한 노력이 계속되어 왔다. 이러한 노력은 점점 더 빠른 속도에서 동작하는 컴퓨터 및 전자 장치에 대한 고객의 요구에 힘입어 추진된 것이다. 보다 빠른 속도에 대한 요구는 예를 들어 트랜지스터 등의 반도체 장치의 치수를 지속적으로 축소시켜왔다. 즉, 전형적인 전계 효과 트랜지스터(FET)의 구성 요소, 예를 들어 채널 길이, 접합 깊이, 게이트 절연 두께 등이 감소되었다. 예로써, 다른 구성요소의 치수는 그대로 두고 채널 길이를 짧게 하면 트랜지스터는 더 빨리 동작할 것이다. 따라서, 트랜지스터 구성요소 및 이를 포함한 집적회로 장치의 크기 또는 치수를 축소시키기 위한 노력이 계속되어 트랜지스터의 전체 속도가 증가되었다.
트랜지스터가 진보된 기술의 요구조건에 맞추어 축소되면서 장치의 신뢰성을 위해 부수적으로 트랜지스터 공급전압의 감소를 요구한다. 따라서, 연속적인 기술 세대 마다 트랜지스터 동작전압의 저감이 이루어져 왔다. 낮은 동작전압에서, 실리콘 온 인슐레이터(SOI) 구조의 기판에서 제조된 트랜지스터 장치가 벌크 실리콘 기판에서 제조된 동일한 치수의 트랜지스터보다 더 양호한 성능을 발휘한다는 것이 알려져 있다. 저전압에서 SOI 장치가 갖는 탁월한 성능은 유사한 치수의 벌크 실리콘 장치에 비하여 SOI 구조에서 얻어지는 비교적 낮은 접합 용량에 관계가 있다. SOI 장치의 매몰 산화막은 활성 트랜지스터 영역을 벌크 실리콘 기판으로부터 분리시키고 있기 때문에 접합용량이 감소된다.
도 1은 실리콘 온 인슐레이터(SOI) 기판(11) 상에 제조된 트랜지스터(10)의 일예를 나타낸다. 도시와 같이, SOI 기판(11)은 벌크 기판(11A), 매몰 산화막(11B) 및 활성층(11C)으로 구성된다. 트랜지스터(10)은 게이트 절연층(14), 게이트 전극(16), 측벽 스페이서(19), 드레인 영역(18A) 및 소스 영역(18B)으로 구성된다. 다수의 트렌치 분리 영역(17)이 활성층(11C)에 형성된다. 또한 드레인 영역(18A) 및 소스 영역(18B)과의 전기적 연결을 제공하는 다수의 도전성 콘택(20)이 절연층(21)에 형성되어 있다. 상기 구조에서, 트랜지스터(10)은 게이트 절연층(14) 하부의 활성층(11C) 내에서 채널 영역(12)을 한정한다. 벌크 실리콘 기판(11A)은 통상 NMOS 장치를 형성하기 위해 붕소 또는 이플루오르화붕소와 같은 p형 도펀트, 또는 PMOS 장치를 형성하기 위해 비소 또는 인과 같은 n형 도펀트 물질로 도핑된다. 전형적으로, 벌크 실리콘 기판(11A)은 대략 1015 이온/cm3 의 도핑 농도를 갖는다. 매몰 산화막(11B)은 실리콘 이산화물로 구성될 수 있으며, 이 층은 대략 200-360 nm (2000-3000 Å)의 두께를 갖는다. 활성층(11C)은 도핑된 실리콘으로 구성되며, 대략 5-30 nm (50-300Å)의 두께를 갖는다.
SOI 기판상에 제조된 트랜지스터는 벌크 실리콘 기판에서 제조된 트랜지스터에 비해 몇가지 성능상의 이점을 제공한다. 예를 들어, SOI 기판에서 제조된 상보형 금속 산화물 반도체(CMOS) 장치는 래치-업이라고 알려진 용량성 결합을 무력화시키지 않는다. 더욱이, SOI 기판에 제조된 트랜지스터는 일반적으로 큰 구동전류와 높은 전달컨덕턴스 값을 가진다. 또한, 서브 미크론 스케일의 SOI 트랜지스터는 유사한 치수의 벌크 트랜지스터와 비교할 때 쇼트-채널 효과에 대한 면역성이 개선된다.
SOI 장치가 유사한 치수의 벌크 실리콘 장치에 비해 성능상 여러가지 장점을 제공하고 있지만 모든 박막 트랜지스터에 공통인 성능상의 몇가지 문제점을 가지고 있다. 예를 들어, SOI 트랜지스터의 능동 요소가 박막의 활성층(11C)에서 제조되고 있기 때문에, 박막 트랜지스터를 더 작게 비례 축소할 때 활성층(11C)의 두께가 줄어들고 있다. 그러나, 활성층(11C)의 두께가 줄어들면 활성층(11C)의 전기적 저항이 따라서 증가한다는 문제가 있다. 이것은 높은 저항을 갖는 도전체 내에서 트랜지스터 요소를 제조하게 되어 결국 트랜지스터(10)의 구동전류를 저감시키게 되므로 트랜지스터의 성능에 나쁜 영향을 미치게 된다. 더욱이, SOI 장치의 활성층(11C)의 두께가 자꾸 줄어듬에 따라 트랜지스터 장치의 문턱전압(Vt)의 변동이 발생한다는 것이다. 다시 말해서, 활성층(11C)의 두께가 감소하면 트랜지스터 장치의 문턱전압이 불안정하게 되고, 결국 이와 같은 불안정한 트랜지스터 장치를 예를 들어 마이크로프로세서, 메모리 장치, 논리 소자 등의 최신 집적회로 장치에 그대로 사용하기란 매우 어려운 것이다.
부가적으로, 트랜지스터 장치가 오프 상태일 때의 누설전류가 집적회로 설계에서 항상 기술적 문제가 되고 있으며, 이와 같은 누설전류는 무엇보다도 전력소모를 증가시킨다. 전력소모의 증가는 예를 들어 휴대용 컴퓨터와 같은 집적회로를 채용하는 많은 소비자 장치에서 특히 불리하다. 끝으로, 완전 공핍 SOI (FD-SOI)구조에서도 장치의 치수가 계속 축소되는 경우 쇼트 채널 효과가 증가한다. 다시 말해, 완전 공핍 구조의 장치에서 드레인(18A) 전계의 적어도 약간의 필드 라인이 비교적 두꺼운(200-360 nm) 매몰 산화막(11B)을 통해 트랜지스터(10)의 채널 영역(12)과 결합되는 경향이 있게 된다. 어떤 경우에, 드레인(18A)의 전계는 트랜지스터(10)를 턴 온 시킨다. 이론적으로, 위와 같은 문제점은 매몰 산화막(11B)의 두께를 감소 및/또는 벌크 기판(11A)의 도핑 농도를 증가시키는 것에 의해 감소될 수 있다. 그러나, 이와 같은 처리가 실시되면 드레인 및 소스 영역(18A, 18B)과 벌크 기판(11A) 사이의 접합 용량이 증가하는 경향이 있게 된다. 따라서, SOI 기술의 가장 중요한 이점중의 하나인 접합 용량의 감소라는 이점을 무효화시킨다.
본 발명은 전술한 바와 같은 문제점들의 전부 또는 일부를 해소 또는 적어도 감소시킬 수 있는 여러가지 방법과 장치에 관한 것이다.
본 발명은 완전 공핍 실리콘 온 인슐레이터(FD-SOI) 구조에 대한 도핑 방법 및 그 방법으로 도핑된 영역을 포함하는 장치에 관한 것이다. 하나의 실시예에서, 본 발명의 장치는 벌크 기판, 매몰 산화막 및 활성층으로 구성되는 실리콘 온 인슐레이터 기판 위로 형성된 트랜지스터를 포함한다. 트랜지스터는 게이트 전극을 포함하고, 벌크 기판은 하나의 도펀트 물질로 제1의 농도를 가지게 도핑된다. 본 발명의 장치는 벌크 기판 내에 형성된 제1의 도핑된 영역을 더 포함하며, 이 제1의 도핑된 영역은 벌크 기판의 도펀트 물질과 동일한 형의 도펀트 물질로 구성된다. 여기서, 제1의 도핑된 영역에서의 도펀트 물질의 농도는 벌크 기판에서의 제1 도펀트 농도보다 크다. 제1의 도핑된 영역은 게이트 전극과 정렬된다.
또 하나의 실시예에서, 본 발명의 장치는 벌크 기판, 매몰 산화막 및 활성층으로 구성되는 실리콘 온 인슐레이터 기판 위로 형성된 트랜지스터를 포함한다. 트랜지스터는 게이트 전극을 포함하며, 벌크 기판은 하나의 도펀트 물질로 제1의 농도를 가지게 도핑된다. 본 발명의 장치는 벌크 기판 내에 형성된 제1, 제2 및 제3의 도핑된 영역을 더 포함하며, 이 제1, 제2 및 제3의 도핑된 영역은 벌크 기판의 도펀트 물질과 동일한 형의 도펀트 물질로 구성된다. 제1, 제2 및 제3의 도핑된 영역의 도펀트 물질 농도는 벌크 기판에서의 제1 도펀트 농도보다 크다. 제1의 도핑된 영역은 게이트 전극과 실질적으로 정렬되며 제2 및 제3의 도핑영역으로부터 수직 방향으로 이격된다.
하나의 실시예에서, 본 발명의 방법은 벌크 기판, 매몰 산화막 및 활성층으로 구성되는 실리콘 온 인슐레이터 기판 위로 게이트 전극을 형성하는 단계를 포함 한다. 여기서 벌크 기판은 하나의 도펀트 물질로 제1의 농도를 가지게 도핑된다. 본 발명의 방법은 벌크 기판으로 도펀트 물질이 주입되도록 적어도 게이트 전극을 마스크로 사용하여 이온 주입 공정을 실시하는 단계를 더 포함한다. 여기서, 이온 주입 공정은 벌크 기판내에 도핑된 도펀트 물질과 동일한 형의 도펀트 물질을 가지고 수행되며, 그 결과 게이트 전극과 자기 정렬된 제1의 도핑된 영역이 벌크 기판 내에 형성되고, 이 제1의 도핑된 영역은 벌크 기판의 제1 도펀트 농도보다 큰 도펀트 농도를 갖는다.
또 하나의 실시예에서, 본 발명의 방법은 벌크 기판, 매몰 산화막 및 활성층으로 구성되는 실리콘 온 인슐레이터 기판 위로 게이트 전극을 형성하는 단계를 포함한다. 여기서 벌크 기판은 하나의 도펀트 물질로 제1의 농도를 가지게 도핑된다. 본 발명의 방법은 벌크 기판으로 도펀트 물질이 주입되도록 적어도 게이트 전극을 마스크로 사용하여 이온 주입 공정을 실시하는 단계를 더 포함한다. 여기서, 이온 주입 공정은 벌크 기판내에 도핑된 도펀트 물질과 동일한 형의 도펀트 물질을 가지고 수행되며, 그 결과 제1, 제2 및 제3의 도핑된 영역이 벌크 기판 내에 형성되고, 제1의 도핑된 영역은 게이트 전극과 자기 정렬되고 제2 및 제3의 도핑된 영역과 수직 방향으로 이격된다. 제1, 제2 및 제3의 도핑된 영역은 벌크 기판의 제1 도펀트 농도보다 큰 도펀트 농도를 갖는다.
본 발명은 첨부된 도면에 관련하여 동일한 참조번호가 동일한 구성요소를 나타내는 다음의 설명으로부터 보다 쉽게 이해될 수 있을 것이다.
도 1은 SOI 기판 상에 형성된 예시적인 종래 기술의 반도체 장치를 나타내는 단면도.
도 2a 및 도 2b는 본 발명에 따라 반도체 장치의 일부를 형성하기 위한 하나의 예시적인 방법을 나타내는 단면도.
본 발명이 다양한 수정과 대체 실시예를 가질 수 있지만, 본 발명의 특정한 실시예를 도시하였고 여기서 상세히 설명한다. 그러나 본 실시예의 기재는 본 발명을 개시된 특정 형태로 제한하고자 하는 것이 아니며, 첨부된 청구범위에 정의된 본 발명의 정신과 범위에 속하는 모든 수정물, 등가물 및 대체물을 포함하는 것으로 이해하여야 한다.
이하의 실시예에서, 명료함을 위해 본 발명의 실제 구현에 있어서의 모든 특징을 기재하지 않았다. 따라서, 그와 같은 실제 구현에서 시스템 관련 및 사업 관련 제한에 따라 개발자의 특정 목표를 달성하기 위해 구현마다 특정한 많은 결정이 이루어져야 할 것이다. 그와 같은 개발 노력은 복잡하고 시간을 많이 요하지만 이하의 설명의 도움으로 당업자에게는 일상적인 작업이 될 수 있다.
이제 첨부도면을 참조하여 본 발명의 실시예를 설명한다. 도면에서 반도체 장치의 여러가지 영역들과 구조가 매우 정밀하고 가파른 형태와 윤곽으로서 묘사되고 있지만 이 분야의 숙련된 사람들은 실제로 그 영역들과 구조가 도면에 표시된 것과 같이 정밀하지 않다는 것을 알고 있을 것이다. 또한, 도면에 나타낸 여러가지 형태와 도핑된 영역들의 실제 크기가 실제 제조된 장치의 그것들에 비해 과장되거 나 축소된 것일 수도 있다는 것을 이해할 수 있을 것이다. 첨부된 도면은 본 발명의 실시예를 묘사하고 설명하기 위한 것일 뿐이다. 여기서 사용된 단어 및 구절은 관련 기술분야에서 숙련된 사람들이 이해하는 단어 및 어구와 일치되는 의미를 갖는 것으로 이해 및 해석되어야 한다. 여기서 일관되게 사용되는 용어 또는 어구는 이 분야의 숙련된 사람들이 이해하는 통상의 의미와 다른 용어 및 어구를 특별히 정의한 것은 아니다. 어떤 용어 또는 어구가 특별한 의미, 즉 당업자가 알고 있는 것과 다른 의미를 갖는 것에 대해서는 본 명세서에서 그 용어 및 어구에 대해 특별한 정의를 직접 명확하게 제시하는 방식으로 명백히 설명될 것이다.
일반적으로, 본 발명은 완전 공핍 실리콘 온 인슐레이터(FD-SOI) 구조에 대한 도핑 방법 및 그 방법으로 도핑된 영역을 포함하는 장치에 관한 것이다. 본 발명이 NMOS 트랜지스터 장치의 제조에 대해 설명한다 하더라도 이 분야의 숙련된 사람들은 본 명세서를 완전히 판독한 뒤에 본 발명이 이에 제한되지 않는다는 것을 이해할 수 있을 것이다. 특히, 본 발명은 예를 들어 NMOS, PMOS, CMOS 등의 다양한 제조기술에 대해 채택될 수 있는 것이며, 다양한 형태의 장치, 예를 들어 메모리 장치, 마이크로프로세서, 논리장치 등에도 적용할 수 있다.
도 2a를 참조하면, SOI 기판(30) 상에 제조 중간단계에서 부분적으로 형성된 트랜지스터(29)가 도시되어 있다. 하나의 실시예에서, SOI 기판(30)은 벌크 기판(30A)과, 매몰 산화막(30B) 및 활성층(30C)으로 구성된다. 물론 도 2a는 전체 기판 또는 웨이퍼의 일부분만을 나타낸 것이다. NMOS 장치가 형성된 실시예에서, 벌크 기판(30A)는 예를 들어, 붕소, 디플루오르화붕소 등의 p형 도펀트 물질로 도핑되며, 대략 1015 이온/cm3 의 도핑 농도를 갖는다. 매몰 산화막(30B)은 이 실시예에서 대략 5-50nm (50-500Å)의 두께를 가지며, 실리콘 이산화물로 구성될 수 있다. 활성층활성층대략 5-30nm (50-300Å)의 두께를 가지며, NMOS 장치의 경우 p형 도펀트 물질로 도핑된다. 위에 기재된 SOI 기판(30)의 세부 구성은 첨부된 청구범위에 특별히 기재된 제한 사항외에 본 발명을 제한하고자 하는 것은 아니다.
도 2a에 그려진 반도체 장치(29)는 제조 공정중에 트렌치 분리영역(32)이 활성층(30C)에 형성되고 나서 게이트 절연막(34) 및 게이트 전극(36)이 활성층(30C) 위에 형성된 시점을 나타낸 것이다. 게이트 전극(36)은 하나의 실시예에서 대략 100-150nm (1000-1500 Å) 범위의 두께(38)를 갖는다. 반도체 장치(29)의 여러가지 구성요소, 예를 들어 게이트 전극(36), 게이트 절연막(34) 및 트렌치 분리영역(32)은 모두 이와 같은 요소들을 형성하기 위한 전통적인 기술을 이용하여 만들어질 수 있다. 예를 들어, 게이트 절연막(34)은 실리콘 이산화물로 구성될 수 있으며, 게이트 전극(36)은 도핑된 폴리실리콘으로 구성될 수 있다. 따라서, 도 2a에 관련하여 반도체 장치(29)의 여러가지 구성요소를 형성하기 위해 사용된 특정 기술 및 재료는 그와 같은 제한이 청구범위에 명확히 기재되어 있지 않은 한 본 발명을 제한하는 것으로 간주되어서는 않된다.
도 2a에서 화살표로 나타낸 것과 같이, 게이트 전극(36)을 이온주입 마스크로 사용하여 이온주입 공정이 실시된다. 이온주입 공정(40)은 도 2b에 나타낸 것과 같이 벌크 기판(30A) 내에 다수의 도핑된 영역, 즉 제1의 도핑된 영역(42A), 제2의 도핑된 영역(42B) 및 제3의 도핑된 영역(42C)을 형성하게 만든다. 제1의 도핑된 영역(42A)은 게이트 전극(36)과 자기 정렬되고, 제2 및 제3의 도핑된 영역(42B, 42C)은 대략 게이트 전극(36)의 두께(38)에 상당하는 거리(44)로 제1의 도핑된 영역(42A)으로부터 수직방향으로 떨어져 있다. 즉, 제1의 도핑된 영역(42A)의 상부표면(43A)은 제2 및 제3의 도핑된 영역(42B, 42C)의 상부 표면(43B, 43C)으로부터 각각 대략 게이트 전극(36)의 두께(38)와 대략 동일한 거리(44)로 수직방항으로 이격되어 있다. 더욱이, 본 기술을 사용하여 제1의 도핑된 영역(42A)은 트랜지스터(29)의 채널 영역(33)으로 되어질 부분 밑에 위치한다. 또한 제2 및 제3의 도핑된 영역(42B, 42C)은 각각 게이트 전극(36)의 측벽(37)과 대략적으로 정렬되는 모서리 부분(45, 47)을 갖는다. 본 실시예에서 도핑된 영역(42A, 42B, 42C) 각각은 대략 10-50nm (100-500 Å) 범위의 두께(46)를 갖는다. 이온주입 공정(40)의 에너지 레벨은 제1 도핑된 영역(42A)의 상부표면(43A)이 벌크 기판(30A)과 매몰 산화막(30B) 사이의 경계면과 대략적으로 맞춰지게 되는 정도로 선택된다. 즉, 제1 도핑된 영역(42A)의 상부표면(43A)은 벌크 기판(30A)과 매몰 산화막(30B) 사이의 경계면으로부터 대략 0-5nm (0-50 Å) 떨어지게 만들 수 있다. 양호한 실시예에서, 제1 도핑된 영역(42A)의 상부표면(43A)은 상기 경계면으로부터 약 5 nm 이내에 위치하며, 바람직한 실시예에서 상부표면(43A)은 벌크 기판(30A)과 매몰 산화막(30B) 사이의 경계면에 위치한다.
일반적으로, 이온주입 공정(40)은 상기 도핑된 영역(42A, 42B, 42C)들이 대략 1016 이온/cm3 의 비교적 높은 도펀트 농도를 갖도록 매우 높은 도펀트 주입량으로 실시된다. 다시 말해, 상기 도핑된 영역(42A, 42B, 42C)의 도펀트 농도는 벌크 기판(30A)의 도펀트 농도보다 더 높게 된다. 하나의 실시예에서, 이온주입 공정(40)에서 붕소가 주입되는 경우, 붕소는 40-70 KeV의 에너지 레벨을 가지고 대략 1014-1016 이온/cm2 의 주입량으로 이온주입되어 상기 도핑된 영역(42A, 42B, 42C)들이 대략 1016-1018 이온/cm3 의 도펀트 농도를 갖게 된다. 사용되는 특별한 종류의 도펀트에 따라 40-400 KeV 범위의 에너지 레벨로 다른 도펀트 물질이 주입될 수 있다. 이온 주입 후에, 어닐링 공정이 대략 600-1050 ℃ 범위의 온도에서 수행된다. 본 실시예에서, 어닐링 공정은 비교적 낮은 온도에서 수행되어 상기 도핑된 영역(42A, 42B, 42C)들이 애초에 주입된 위치에 그대로 남아있도록 보장한다. 물론, PMOS형 장치에 대해, 이온주입 공정(40)은 예를 들어 비소 또는 인 등의 n형 도펀트 물질을 가지고 수행될 수 있다. 더욱이, CMOS형 장치에 대해서는 이온주입 공정(40)이 적절한 도펀트 물질을 가지고 NMOS 또는 PMOS 장치 위에서 수행되는 동안 여러가지 NMOS 또는 PMOS 장치를 필요에 따라 적절하게 마스킹하는 방식으로 수행될 수 있다.
이 후, 도 2b에 나타낸 바와 같이, 트랜지스터(29)의 구조를 완성시키기 위한 추가 공정이 실시된다. 특히, 측벽 스페이서(50), 소스/드레인 영역(52), 도전성 콘택(54) 등을 형성하기 위한 부가적인 공정이 수행된다. 전술한 바와 같이, 이 분야에서 숙련된 사람에게 잘 알려진 다양한 표준 기술 및 재료들을 가지고 여러가지 구성요소가 형성될 수 있다. 따라서, 도 2b에 나타낸 트랜지스터(29)의 여러 구성요소를 형성하기 위해 사용된 특정 방법 및 재료들은 청구범위에 명확히 기재한 한정사항을 제외하고는 본 발명을 제한하고자 하는 것은 아니다.
본 발명의 이용에 의해 상기 배경기술에서 적시한 여러가지 종래의 문제점들이 해결되거나 저감될 수 있다. 특히, 트랜지스터(29)의 채널 영역(33) 하부로 국부적인 자기 정렬된 이온주입 영역(42A)을 생성시킴에 의해 트랜지스터 오프 상태에서의 누설전류가 감소된다. 동시에, 위와 같은 자기 정렬 방법을 이용하여 형성되는 부가적인 도핑 영역(42B, 42C)이 벌크 기판(30A) 내로 충분히 깊게 위치하는 것에 의해, 이들 영역은 벌크 기판(30A)과 소스/드레인 영역(52) 사이의 접합 용량을 증가시키지 않는다.
본 발명은 완전 공핍화된 실리콘 온 인슐레이터 구조에 대한 도핑 방법 및 그와 같은 방법으로 도핑된 영역을 포함하는 장치에 관한 것이다. 하나의 실시예에서, 본 발명의 장치는 벌크 기판, 매몰 산화막 및 활성층으로 구성되는 실리콘 온 인슐레이터 기판 위에 형성된 게이트 전극을 갖는 트랜지스터를 포함한다. 여기서 벌크 기판은 하나의 도펀트 물질로 제1의 농도를 갖도록 도핑된다. 본 발명의 장치는 벌크 기판 내에 형성된 제1의 도핑된 영역(42A)을 더 포함하며, 이 제1의 도핑된 영역은 벌크 기판의 도펀트 물질과 동일한 형의 도펀트 물질로 구성된다. 여기서, 제1의 도핑된 영역에서의 도펀트 물질의 농도는 벌크 기판에 도핑된 제1 도펀트 농도보다 크다. 제1의 도핑된 영역(42A)은 게이트 전극과 정렬된다.
또 하나의 실시예에서, 본 발명의 장치는 벌크 기판, 매몰 산화막 및 활성층으로 구성되는 실리콘 온 인슐레이터 기판 위에 형성된 트랜지스터를 포함한다. 트 랜지스터는 게이트 전극을 포함하며, 벌크 기판은 하나의 도펀트 물질로 제1의 농도를 갖도록 도핑된다. 본 발명의 장치는 벌크 기판 내에 형성된 제1, 제2 및 제3의 도핑된 영역을 더 포함하며, 이 제1, 제2 및 제3의 도핑된 영역은 벌크 기판의 도펀트 물질과 동일한 형의 도펀트 물질로 구성된다. 제1, 제2 및 제3의 도핑된 영역의 도펀트 물질 농도는 벌크 기판에서의 제1 도펀트 농도보다 크다. 제1의 도핑된 영역은 게이트 전극과 정렬되고 제2 및 제3의 도핑된 영역과 수직방향으로 이격되어 있다.
하나의 실시예에서, 본 발명의 방법은 벌크 기판, 매몰 산화막 및 활성층으로 구성되는 실리콘 온 인슐레이터 기판 위에 게이트 전극을 형성하는 단계를 포함한다. 여기서 벌크 기판은 하나의 도펀트 물질로 제1의 농도를 가지게 도핑된다. 본 발명의 방법은 벌크 기판으로 도펀트 물질이 주입되도록 적어도 게이트 전극을 마스크로 사용하여 이온 주입 공정을 실시하는 단계를 더 포함한다. 여기서, 이온 주입 공정은 벌크 기판내에 도핑된 도펀트 물질과 동일한 형의 도펀트 물질을 가지고 수행되며, 그 결과 게이트 전극과 자기 정렬된 제1의 도핑된 영역이 벌크 기판 내에 형성되고, 이 제1의 도핑된 영역은 벌크 기판의 제1 도펀트 농도보다 큰 도펀트 농도를 갖는다.
또 하나의 실시예에서, 본 발명의 방법은 벌크 기판, 매몰 산화막 및 활성층으로 구성되는 실리콘 온 인슐레이터 기판 위에 게이트 전극을 형성하는 단계를 포함한다. 여기서 벌크 기판은 하나의 도펀트 물질로 제1의 농도를 가지게 도핑된다. 본 발명의 방법은 벌크 기판으로 도펀트 물질이 주입되도록 적어도 게이트 전극을 마스크로 사용하여 이온 주입 공정을 실시하는 단계를 더 포함한다. 여기서, 이온 주입 공정은 벌크 기판내에 도핑된 도펀트 물질과 동일한 형의 도펀트 물질을 가지고 수행되며, 그 결과 제1, 제2 및 제3의 도핑된 영역이 벌크 기판 내에 형성되고, 제1의 도핑된 영역은 게이트 전극과 자기 정렬되고 제2 및 제3의 도핑된 영역과 수직 방향으로 이격된다. 제1, 제2 및 제3의 도핑된 영역은 벌크 기판의 제1 도펀트 농도보다 큰 도펀트 농도를 갖는다.
상술한 바와 같은 특정 실시예는 설명을 위한 것 뿐이며, 이 분야에서 숙련된 사람들에게는 본 명세서의 설명을 참고하여 본 발명을 수정 및 동등한 방식으로 달리 실시할 수 있을 것이다. 예를 들어, 상기한 공정 단계는 순서를 달리하여 수행될 수 있다. 더욱이, 청구범위에 기재된 것 이외에 본 명세서에 나타낸 구조 또는 설계의 상세부분은 제한을 목적으로 한 것이 아니다. 따라서, 위에 개시된 특정 실시예는 변경 및 수정될 수 있으며 그 모든 변형들은 본 발명의 범위와 정신 내에 있다는 것이 명백하다. 따라서, 여기서 보호받고자 하는 사항은 청구범위에 기재된 바와 같다.

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  18. 벌크 기판과, 매몰 산화막과 그리고 활성층으로 구성되는 실리콘-온-인슐레이터 기판 위에 게이트 전극을 형성하는 단계와, 상기 벌크 기판은 도펀트 물질을 이용해 제1의 농도 레벨로 도핑되고; 그리고
    상기 벌크 기판으로 도펀트 물질이 주입되도록 적어도 상기 게이트 전극을 마스크로서 사용하여 이온 주입 공정을 수행하는 단계를 포함하여 구성되며, 여기서 상기 이온 주입 공정은 상기 기판 내의 상기 도펀트 물질과 동일한 타입의 도펀트 물질을 이용해 수행되고, 상기 이온 주입 공정으로써 제1의 도핑 영역과 제2의 도핑 영역과 그리고 제3의 도핑 영역이 상기 벌크 기판에 형성되고, 상기 제1의 도핑 영역은 상기 게이트 전극과 정렬되고 그리고 상기 제2의 도핑 영역과 상기 제3의 도핑 영역으로부터 수직 방향으로 이격되고, 상기 제1의 도핑 영역과 상기 제2의 도핑 영역과 그리고 상기 제3의 도핑 영역은 상기 제1의 농도 레벨보다 더 큰 도펀트 농도 레벨을 갖는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서,
    게이트 전극을 형성하는 단계는 폴리실리콘으로 구성되는 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  20. 제 18 항에 있어서,
    벌크 기판과, 매몰 산화막과 그리고 활성층으로 구성되는 실리콘-온-인슐레이터 기판 위에 게이트 전극을 형성하는 단계와, 상기 벌크 기판은 도펀트 물질을 이용해 제1의 농도 레벨로 도핑되는 것은, 실리콘으로 구성된 벌크 기판과, 실리콘 이산화물로 구성된 매몰 산화막과 그리고 실리콘으로 구성된 활성층으로 구성되는 실리콘-온-인슐레이터 기판 위에 게이트 전극을 형성하는 것을 포함하며, 상기 벌크 기판은 도펀트 물질을 이용해 제1의 농도 레벨로 도핑되는 것을 특징으로 하는 방법.
  21. 제 18 항에 있어서,
    벌크 기판과, 매몰 산화막과 그리고 활성층으로 구성되는 실리콘-온-인슐레이터 기판 위에 게이트 전극을 형성하는 단계와, 상기 벌크 기판은 도펀트 물질을 이용해 제1의 농도 레벨로 도핑되는 것은, 벌크 기판과, 매몰 산화막과 그리고 활성층으로 구성되는 실리콘-온-인슐레이터 기판 위에 게이트 전극을 형성하는 것을 포함하며, 상기 벌크 기판은 P-타입 도펀트 물질을 이용해 1015 ions/cm3의 제1의 농도 레벨로 도핑되는 것을 특징으로 하는 방법.
  22. 제 18 항에 있어서,
    벌크 기판과, 매몰 산화막과 그리고 활성층으로 구성되는 실리콘-온-인슐레이터 기판 위에 게이트 전극을 형성하는 단계와, 상기 벌크 기판은 도펀트 물질을 이용해 제1의 농도 레벨로 도핑되는 것은, 벌크 기판과, 매몰 산화막과 그리고 활성층으로 구성되는 실리콘-온-인슐레이터 기판 위에 게이트 전극을 형성하는 것을 포함하며, 상기 벌크 기판은 N-타입 도펀트 물질을 이용해 1015 ions/cm3의 제1의 농도 레벨로 도핑되는 것을 특징으로 하는 방법.
  23. 제 18 항에 있어서,
    상기 제1의 도핑 영역과 상기 제2의 도핑 영역과 그리고 상기 제3의 도핑 영역은 적어도 1016 ions/cm3의 도펀트 농도 레벨을 갖는 것을 특징으로 하는 방법.
  24. 제 18 항에 있어서,
    상기 이온 주입 공정을 수행함으로써 상기 제1의 도핑 영역과 상기 제2의 도핑 영역과 그리고 상기 제3의 도핑 영역 각각이 10-50 nm의 두께를 가지는 것을 특징으로 하는 방법.
  25. 제 18 항에 있어서,
    소스 영역과, 드레인 영역과 그리고 복수의 도전성 콘택들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  26. 제 18 항에 있어서,
    상기 제1의 도핑 영역은 상기 게이트 전극의 두께에 대응하는 거리 만큼 상기 제2의 도핑 영역과 상기 제3의 도핑 영역으로부터 수직 방향으로 이격되는 것을 특징으로 하는 방법.
  27. 제 18 항에 있어서,
    상기 제2의 도핑 영역과 상기 제3의 도핑 영역은 각각 상부 표면을 가지며, 상기 제2의 도핑 영역과 상기 제3의 도핑 영역 각각의 상기 상부 표면은 상기 게이트 전극의 두께에 대응하는 거리 만큼 상기 매몰 산화막과 상기 벌크 기판 사이의 경계면 아래에 위치하는 것을 특징으로 하는 방법.
  28. 제 18 항에 있어서,
    상기 제1의 도핑 영역은 상기 매몰 산화막과 상기 벌크 기판 사이의 경계면 아래 0-5 nm에 위치하는 상부 표면을 가지며, 상기 제2의 도핑 영역과 상기 제3의 도핑 영역은 각각 상부 표면을 가지며, 상기 제2의 도핑 영역과 상기 제3의 도핑 영역 각각의 상기 상부 표면은 상기 게이트 전극의 두께에 대응하는 거리 만큼 상기 매몰 산화막과 상기 벌크 기판 사이의 경계면 아래에 위치하는 것을 특징으로 하는 방법.
  29. 제 18 항에 있어서,
    상기 이온 주입 공정을 수행함으로써 상기 제1의 도핑 영역과 상기 제2의 도핑 영역과 그리고 상기 제3의 도핑 영역 각각이 10-50 nm의 두께를 가지는 것을 특징으로 하는 방법.
  30. 제 18 항에 있어서,
    상기 이온 주입 공정이 수행된 이후에 600-1050 ℃ 범위의 온도로 적어도 하나의 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  31. 제 18 항에 있어서,
    상기 이온 주입 공정을 수행하는 단계는 40-400 KeV 범위의 에너지 레벨로 상기 이온 주입 공정을 수행하는 것을 포함하는 것을 특징으로 하는 방법.
  32. 제 18 항에 있어서,
    상기 이온 주입 공정을 수행하는 단계는 1e14-1e16 이온/cm2 범위의 도펀트 주입량으로 상기 이온 주입 공정을 수행하는 것을 포함하는 것을 특징으로 하는 방법.
  33. 제 18 항에 있어서,
    상기 제1의 도핑 영역은 상기 매몰 산화막과 상기 벌크 기판 사이의 경계면 아래 0-5 nm에 위치하는 상부 표면을 가지는 것을 특징으로 하는 방법.
  34. 제 18 항에 있어서,
    소스 영역과, 드레인 영역과 그리고 복수의 도전성 콘택들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  35. 벌크 기판과, 매몰 산화막과 그리고 활성층으로 구성되는 실리콘-온-인슐레이터 기판 위에 게이트 전극을 형성하는 단계와, 상기 벌크 기판은 도펀트 물질을 이용해 제1의 농도 레벨로 도핑되고; 그리고
    상기 벌크 기판으로 도펀트 물질이 주입되도록 적어도 상기 게이트 전극을 마스크로서 사용하여 이온 주입 공정을 수행하는 단계를 포함하여 구성되며, 여기서 상기 이온 주입 공정은 상기 기판 내의 상기 도펀트 물질과 동일한 타입의 도펀트 물질을 이용해 수행되고, 상기 이온 주입 공정으로써 분리되고 개별적인 제1의 도핑 영역과 제2의 도핑 영역과 그리고 제3의 도핑 영역이 상기 벌크 기판에 형성되고, 상기 제1의 도핑 영역은 상기 게이트 전극과 정렬되고 그리고 상기 제2의 도핑 영역과 상기 제3의 도핑 영역으로부터 수직 방향으로 이격되고, 상기 제1의 도핑 영역과 상기 제2의 도핑 영역과 그리고 상기 제3의 도핑 영역은 상기 제1의 농도 레벨보다 더 큰 도펀트 농도 레벨을 갖는 것을 특징으로 하는 방법.
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