CN112038405A - 场效应晶体管及其制备方法、静态随机存储器、集成电路 - Google Patents
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Abstract
本申请实施例提供了一种场效应晶体管及其制备方法、静态随机存储器、集成电路，涉及电学技术领域，可以解决漏电问题。该场效应晶体管包括半导体衬底、设置于所述半导体衬底上的掺杂层、有源层、以及绝缘层；所述掺杂层包括位于源区的第一掺杂部和位于漏区的第二掺杂部，所述第一掺杂部与所述第二掺杂部分设于所述有源层两侧、且与所述有源层直接接触；所述绝缘层设置于所述掺杂层的底面与所述半导体衬底之间。
Description
技术领域
本申请属于电学技术领域，更具体地，涉及一种场效应晶体管及其制备方法、静态随机存储器、集成电路。
背景技术
静态随机存储器(Static Random-Access Memory，简称SRAM)作为一种典型的存储结构已经普遍应用于逻辑大规模集成电路(Large-scale integrated circuit，简称LSIC)等集成电路中。这是因为SRAM具有运行速度快、静态功耗低的优点，同时SRAM还可采用与原有集成电路一样的制备工艺，以简化集成电路的制备工艺。SRAM作为集成电路的重要组成部分将直接影响整个集成电路的性能和良率。
随着集成电路的规模越来越大，工艺节点越来越先进，即，集成电路的特征尺寸越来越小，SRAM将会给集成电路带来不良影响，其中最大的一个影响是随着工艺节点的降低，SRAM中的位线的漏电增加，漏电增加将会影响SRAM的运行，尤其是在读状态时位线的放电，可导致读失效，进而影响集成电路的功能。
发明内容
本申请实施例提供了一种场效应晶体管及其制备方法、静态随机存储器、集成电路，以解决上述问题。
第一方面，提供一种场效应晶体管，包括半导体衬底、设置于半导体衬底上的掺杂层、有源层、以及绝缘层；所述掺杂层包括位于源区的第一掺杂部和位于漏区的第二掺杂部，第一掺杂部与第二掺杂部分设于有源层两侧、且与有源层直接接触；绝缘层设置于所述掺杂层的底面与半导体衬底之间。
第二方面，提供一种静态随机存储器，包括多个存储单元，存储单元包括多个如第一方面所述的场效应晶体管。
第三方面，提供一种集成电路，包括逻辑单元和第二方面所述的静态随机存储器。
第四方面，提供一种场效应晶体管的制备方法，包括：提供半导体衬底，在半导体衬底上形成掺杂层、有源层、以及绝缘层；其中，掺杂层包括位于源区的第一掺杂部和位于漏区的第二掺杂部，第一掺杂部与第二掺杂部分设于所述有源层两侧、且与有源层直接接触；绝缘层设置于掺杂层的底面与半导体衬底之间。
本发明实施例提供的场效应晶体管及其制备方法、静态随机存储器、集成电路中，场效应晶体管包括半导体衬底和依次设置于半导体衬底上的绝缘层和掺杂层。其中，绝缘层设置于掺杂层的底面与半导体衬底之间。由于半导体衬底通常接地，且漏电可以从高电位流向低电位并形成通路，即，漏电可以从场效应晶体管的掺杂层流向半导体衬底，从而影响场效应晶体管的性能。本实施例通过在掺杂层的底面与半导体衬底之间设置绝缘层，利用绝缘层阻断通路，即，阻挡漏电从掺杂层流向半导体衬底，避免漏电影响场效应晶体管的性能。当场效应晶体管应用于静态随机存储器时，可解决漏电影响静态随机存储器的功能的问题。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种场效应晶体管的结构示意图；
图2为本申请实施例提供的一种场效应晶体管的结构示意图；
图3为本申请实施例提供的一种静态随机存储器的电路图；
图4为本申请实施例提供的一种场效应晶体管的结构示意图；
图5为本申请实施例提供的一种场效应晶体管的结构示意图；
图6为本申请实施例提供的一种静态随机存储器的电路图；
图7为本申请实施例提供的一种静态随机存储器的版图；
图8为本申请实施例提供的一种场效应晶体管的制备流程图；
图9为本申请实施例提供的一种场效应晶体管的制备过程图；
图10为本申请实施例提供的一种场效应晶体管的制备过程图；
图11为本申请实施例提供的一种场效应晶体管的制备过程图；
图12为本申请实施例提供的一种场效应晶体管的制备流程图；
图13为本申请实施例提供的一种场效应晶体管的制备过程图；
图14为本申请实施例提供的一种场效应晶体管的制备过程图；
图15为本申请实施例提供的一种场效应晶体管的制备过程图；
图16为本申请实施例提供的一种场效应晶体管的制备过程图；
图17为本申请实施例提供的一种场效应晶体管的制备过程图；
图18为本申请实施例提供的一种场效应晶体管的制备过程图；
图19为本申请实施例提供的一种场效应晶体管的制备过程图。
附图标记：
100-静态随机存储器；101-存储单元；10-场效应晶体管；20-反相器；11-半导体衬底；12-绝缘层；121-第一绝缘图案；122-第二绝缘图案；123-绝缘薄膜；124-图案化绝缘层；13-掺杂层；131-第一掺杂部；132-第二掺杂部；14-有源层；15-源极；16-漏极；17-栅绝缘层；18-栅极；19-光刻胶；191-第二光刻胶图案。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1和图2所示，本申请实施例提供一种场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)10，包括半导体衬底11、设置于半导体衬底10上的掺杂层、有源层14、以及绝缘层12；掺杂层包括位于源区的第一掺杂部131和位于漏区的第二掺杂部132，第一掺杂部131与第二掺杂部132分设于有源层14两侧、且与有源层14直接接触；绝缘层12设置于掺杂层的底面与半导体衬底11之间。
在此基础上，场效应晶体管还可以包括位于源区且与第一掺杂部131接触的源极15、位于漏区且与第二掺杂部132接触的漏极16、以及层叠设置于有源层14上的栅绝缘层17和栅极18。
在一些实施例中，半导体衬底11可以与掺杂层构成一个PN结，半导体衬底11为N型半导体，掺杂层为P型半导体；或者，半导体衬底11为P型半导体，掺杂层为N型半导体。
在一些实施例中，不对绝缘层12的材料进行限定，只要可以起到绝缘效果即可。
示例的，绝缘层12的材料可以是氧化硅、氮氧化硅、氮化硅等无机绝缘材料，也可以是树脂等有机绝缘材料。
可选的，绝缘层12的材料可以是氧化物绝缘材料，可以防止水汽、氧气等进入场效应晶体管10，导致绝缘层12加速老化而失效。
在一些实施例中，不对绝缘层12的厚度进行限定，绝缘层12的厚度应可以阻挡漏电穿过，对于不同节点的集成电路，绝缘层12的厚度也不相同。
在此基础上，绝缘层12的厚度还需尽可能不影响场效应晶体管的整体厚度。
示例的，对于28nm的集成电路来说，绝缘层12的厚度可以是10～100nm。
在一些实施例中，如图1所示，绝缘层12可以从源区延伸至漏区；或者，如图2所示，绝缘层12包括位于源区的第一绝缘图案121和位于漏区的第二绝缘图案121，第一绝缘图案121设置于第一掺杂部131的底面与半导体衬底11之间，第二绝缘图案121设置于第二掺杂部132的底面与半导体衬底11之间。
在一些实施例中，有源层14的材料可以是低温多晶硅(LTPS)、金属氧化物、a-Si等。
在一些实施例中，以场效应晶体管为N型晶体管为例，当向栅极18输入高电平后，场效应晶体管10导通，源极15通过第一掺杂部131和有源层，将信号传输至第二掺杂部132和漏极16。
以场效应晶体管为P型晶体管为例，当向栅极18输入低电平后，场效应晶体管10导通，源极15通过第一掺杂部131和有源层，将信号传输至第二掺杂部132和漏极16。
在一些实施例中，不对场效应晶体管10的用途进行限定，只要可以利用场效应晶体管10作为开关即可。
示例的，如图3所示，场效应晶体管10可以应用于静态随机存储器100，静态随机存储器100包括多个存储单元101，存储单元101可以包括多个场效应晶体管10。
本发明实施例提供一种场效应晶体管10，包括半导体衬底11和依次设置于半导体衬底11上的绝缘层12和掺杂层13。其中，绝缘层12设置于掺杂层的底面与半导体衬底11之间。由于半导体衬底11通常接地，且漏电可以从高电位流向低电位并形成通路，即，漏电可以从场效应晶体管10的掺杂层13流向半导体衬底11，从而影响场效应晶体管10的性能。本实施例通过在掺杂层13的底面与半导体衬底11之间设置绝缘层12，利用绝缘层12阻断通路，即，阻挡漏电从掺杂层13流向半导体衬底11，避免漏电影响场效应晶体管10的性能。当场效应晶体管10应用于静态随机存储器100时，可解决漏电影响静态随机存储器100的功能的问题。
可选的，如图4所示，半导体衬底11包括第一凹槽和第二凹槽；第一绝缘图案121和第一掺杂部131位于第一凹槽中，第二绝缘图案122和第二掺杂部位于所述第二凹槽中。
进一步可选的，如图5所示，第一绝缘图案121还位于第一凹槽的侧壁与第一掺杂部131之间，第二绝缘图案122还位于第二凹槽的侧壁与第二掺杂部132之间。
在一些实施例中，为了使源极15可以通过第一掺杂部131和有源层14将信号传输到第二掺杂部132和漏极16，因此，即使第一绝缘图案121还位于第一凹槽的侧壁与第一掺杂部131之间、第二绝缘图案122还位于第二凹槽的侧壁与第二掺杂部132之间，也需确保第一掺杂部131和第二掺杂部132分别与有源层14直接接触。
本发明实施例中，通过使第一绝缘图案121设置于第一凹槽的侧壁与第一掺杂部131之间，使第二绝缘图案122设置于第二凹槽的侧壁与第二掺杂部132之间，还可以避免漏电沿高电位流向低电位的过程中，部分漏电沿第一凹槽和第二凹槽的侧壁流向半导体衬底11，从而避免漏电影响场效应晶体管的性能。
如图3所示，本发明实施例还提供一种静态随机存储器100，包括至少一个存储单元101，存储单元101包括多个如前述任一实施例所述的场效应晶体管10。
在此基础上，如图3所示，静态随机存储器100还包括多条字线WL和位线BL和位线BLn。存储单元101包括反相器20和用于向反相器输入信号的开关晶体管。开关晶体管可以为前述实施例所述的场效应晶体管10，反相器20包括多个如前述实施例所述的场效应晶体管10。
如图6和图7所示，以6T的存储单元101为例，每个存储单元101包括6个场效应晶体管10。其中，存储单元101包括两个开关晶体管，分别为第一场效应晶体管M1和第二场效应晶体管M2，第一场效应晶体管M1和第二场效应晶体管；反相器20包括四个场效应晶体管10，分别为第三场效应晶体管M3、第四场效应晶体管M4、第五场效应晶体管M5、第六场效应晶体管M6。
第一场效应晶体管M1和第二场效应晶体管M2可以为N型晶体管，其在高电平下导通。第一场效应晶体管M1和第二场效应晶体管M2的栅极与同一字线WL电连接，第一场效应晶体管M1的源极与位线BL电连接、漏极与反相器20电连接，第二场效应晶体管M2的源极与位线BLn电连接、漏极与反相器20电连接。第一场效应晶体管M1和第二场效应晶体管M2用于分别将位线BL或位线BLn的信号传输至反相器20，以驱动反相器20中不同的场效应晶体管导通。
第三场效应晶体管M3和第四场效应晶体管M4的栅极与第二场效应晶体管M2的漏极电连接，第三场效应晶体管M3的源极与第一电压端VDD电连接、漏极与第一场效应晶体管M1的漏极电连接，第四场效应晶体管M4的源极与第三场效应晶体管M3的漏极电连接、漏极与第二电压端VSS电连接。其中，第三场效应晶体管M3可以为P型晶体管，第四场效应晶体管M4可以为N型晶体管。
第五场效应晶体管M5和第六场效应晶体管M6的栅极与第一场效应晶体管M1的漏极电连接。第五场效应晶体管M5的源极与第一电压端VDD电连接、漏极与第二场效应晶体管M2的漏极电连接，第六场效应晶体管M6的源极与第五场效应晶体管M5的漏极电连接、漏极与第二电压端VSS电连接。其中，第五三场效应晶体管M5可以为P型晶体管，第六场效应晶体管M6可以为N型晶体管。
在一些实施例中，如图7所示，由于第一场效应晶体管M1的漏极与第四场效应晶体管M4的源极电连接，且第一场效应晶体管M1和第四场效应晶体管M4均为N型晶体管，因此，第一场效应晶体管M1的漏极可以复用作第四场效应晶体管M4的源极。
如图7所示，由于第二场效应晶体管M2的漏极与第六场效应晶体管M6的源极电连接，且第二场效应晶体管M2和第六场效应晶体管M6均为N型晶体管，因此，第二场效应晶体管M2的漏极可以复用作第六场效应晶体管M6的源极。
如图3所示，对于现有技术的静态随机存储器100中的存储单元101，当通过位线BL向部分存储单元101的反向器20输入‘0’、通过位线BLn向这些存储单元101的反向器20输入‘1’，而通过位线BL向另一部分存储单元101的反向器20输入‘1’、通过位线BLn向这些存储单元101的反向器20输入‘0’时，容易产生漏电现象，尤其是图3所示的情况，通过位线BL向一个存储单元101的反向器20输入‘0’、通过位线BLn向该存储单元101的反向器20输入‘1’，而通过位线BL向其他存储单元101的反向器20输入‘1’、通过位线BLn向这些存储单元101的反向器20输入‘0’时，漏电现象更严重。
基于此，本发明实施例提供一种静态随机存储器100，包括前述任一实施例所述的场效应晶体管10，场效应晶体管10包括半导体衬底11和依次设置于半导体衬底11上的绝缘层12和掺杂层13。其中，绝缘层12设置于掺杂层的底面与半导体衬底11之间。由于半导体衬底11通常接地，且漏电可以从高电位流向低电位并形成通路，即，漏电可以从场效应晶体管10的掺杂层13流向半导体衬底11，从而影响场效应晶体管10的性能。本实施例通过在掺杂层13的底面与半导体衬底11之间设置绝缘层12，利用绝缘层12阻断通路，即，阻挡漏电从掺杂层13流向半导体衬底11，避免漏电影响场效应晶体管10的性能，进而影响静态随机存储器100的存储功能。
本发明实施例还提供一种集成电路，包括逻辑单元和前述实施例所述的静态随机存储器。
其中，所述集成电路可以是小规模集成电路(Small Scale Integratedcircuits，简称SSIC)、中规模集成电路(Medium Scale Integrated circuits，简称MSIC)、LSI集成电路、超大规模集成电路(Very Large Scale Integrated circuits，简称VLSIC)、特大规模集成电路(Ultra Large Scale Integrated circuits，简称ULSIC)、巨大规模集成电路(Giga Scale Integration，简称GSIC)等。
本发明实施例还提供一种集成电路，其解释说明和有益效果与前述静态随机存储器100的解释说明和有益效果相同，在此不再赘述。
本发明实施例还提供一种场效应晶体管的制备方法，如图1和图2、图4和图4所示，提供半导体衬底11，在半导体衬底11上形成掺杂层13、有源层14、以及绝缘层12。其中，掺杂层13包括位于源区的第一掺杂部131和位于漏区的第二掺杂部132，第一掺杂部131与第二掺杂部132分设于有源层14两侧、且与有源层14直接接触；绝缘层12设置于掺杂层13的底面与半导体衬底11之间。
如图8所示，半导体衬底11包括第一凹槽和第二凹槽；绝缘层12包括第一绝缘图案121和第二绝缘图案122，第一绝缘图案121位于第一掺杂部131的底面与半导体衬底11之间，第二绝缘图案122位于第一掺杂部131的底面与半导体衬底11之间。第一绝缘图案121和第一掺杂部131位于第一凹槽中，第二绝缘图案122和第二掺杂部132位于所第二凹槽中。在此情况下，如图8所示，在半导体衬底11上形成绝缘层12和掺杂层13，可通过如下步骤实现：
S11、如图9所示，在半导体基底上形成间隔的第一凹槽和第二凹槽，得到半导体衬底11。
在一些实施例中，半导体衬底11可以是锗衬底、体硅衬底、绝缘体上硅(Silicon-On-Insulator，简称SOI)衬底、III-V族化合物半导体衬底、绝缘体上锗(Germanium-on-Insulator，简称GOI)衬底、硅锗衬底、或通过执行选择性外延生长(Selective epitaxialgrowth，简称SEG)等获得的外延薄膜衬底。
S12、如图10所示，采用构图工艺在第一凹槽和第二凹槽中形成绝缘层12，绝缘层12包括位于第一凹槽中的第一绝缘图案121和位于第二凹槽中的第二绝缘图案122。
S13、如图11所示，在第一凹槽和第二凹槽中形成掺杂层13，掺杂层13包括位于第一凹槽中的第一掺杂部131和位于第二凹槽中的第二掺杂部132；第一绝缘图案121位于第一掺杂部131的底面与半导体衬底11之间，第二绝缘图案122位于第二掺杂部132的底面与半导体衬底11之间。
此处，形成绝缘层12和掺杂层13的过程可以为：在半导体衬底11上形成绝缘薄膜和半导体薄膜，并在半导体薄膜上方形成第一光刻胶，第一光刻胶可以为正胶或负胶；对第一光刻胶进行曝光，显影后得到第一光刻胶图案；对半导体薄膜进行刻蚀，得到包括第一掺杂部131和第二掺杂部132的掺杂层13；对绝缘薄膜进行刻蚀，得到包括第一绝缘图案121和第二绝缘图案122的绝缘层12；去除第一光刻胶图案。
在上述基础上，第一绝缘图案121还可以位于第一凹槽的侧壁与第一掺杂部131之间，第二绝缘图案122还位于第二凹槽的侧壁与第二掺杂部132之间。在此情况下，如图12所示，在半导体衬底11上形成绝缘层12和掺杂层13，可通过如下步骤实现：
S11、如图9所示，在半导体基底上形成间隔的第一凹槽和第二凹槽，得到半导体衬底11。
在一些实施例中，半导体衬底11可以是锗衬底、体硅衬底、绝缘体上硅衬底、III-V族化合物半导体衬底、绝缘体上锗衬底、硅锗衬底、或通过执行选择性外延生长等获得的外延薄膜衬底。
S121、如图13所示，在半导体衬底11上依次形成绝缘薄膜123和第二光刻胶19。
此处，可以采用化学气相沉积(Chemical Vapour Deposition，简称CVD)或原子层沉积(Atomic layer deposition，简称ALD)工艺沉积绝缘薄膜123。
S122、如图14所示，采用半曝光工艺对第二光刻胶19进行曝光，显影后形成第二光刻胶图案191，第二光刻胶图案191包括第一区域、第二区域、以及第三区域；第一区域与待形成的第一绝缘图案121的底面和第一凹槽中靠近第二凹槽的侧壁之间的区域、以及待形成的第二绝缘图案122的底面与第二凹槽中靠近第一凹槽的侧壁之间的区域对应，第二区域与第一凹槽和第二凹槽中除第一区域所在的区域对应，第三区域与其他区域对应。
在一些实施例中，如图14所示，第一绝缘图案121的底面和第一凹槽中靠近第二凹槽的侧壁之间的区域的宽度，与绝缘薄膜在第一凹槽中爬坡部分的宽度基本相同；第二绝缘图案122的底面与第二凹槽中靠近第一凹槽的侧壁之间的区域的宽度，与绝缘薄膜在第二凹槽中爬坡部分的宽度基本相同。
S123、如图15所示，对绝缘薄膜123中与第一区域对应的部分进行刻蚀，形成图案化绝缘层124。
此处，以绝缘薄膜123的材料为无机绝缘材料为例，可以采用干法刻蚀对绝缘薄膜123进行刻蚀，形成图案化绝缘层124。
S124、如图16所示，对第二光刻胶图案191进行灰化处理，去除第二光刻胶图案中位于第三区域的部分。
此处，在对第二光刻胶图案191进行灰化处理的过程中，第二光刻胶图案191中位于第二区域的部分也减小。
S125、如图17所示，对图案化绝缘层124中与第一区域和第三区域的部分进行刻蚀，得到绝缘层12。
此处，以图案化绝缘层124的材料为无机绝缘材料为例，可以采用干法刻蚀对图案化绝缘层124进行刻蚀，形成绝缘层12。
S126、如图18所示，去除第二光刻胶图案191。
此处，可以采用剥离的方式去除第二光刻胶图案191，例如激光剥离或机械剥离等。
S13、如图19所示，在第一凹槽和第二凹槽中形成掺杂层13，掺杂层13包括位于第一凹槽中的第一掺杂部131和位于第二凹槽中的第二掺杂部132。
在一些实施例中，先形成有源层14，之后再形成绝缘层12和掺杂层13；或者，先形成绝缘层12和掺杂层13，再形成有源层14。
本发明实施例提供一种场效应晶体管的制备方法，其有益效果与前述场效应晶体管的有益效果相同，在此不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种场效应晶体管，其特征在于，包括半导体衬底、设置于所述半导体衬底上的掺杂层、有源层、以及绝缘层；
所述掺杂层包括位于源区的第一掺杂部和位于漏区的第二掺杂部，所述第一掺杂部与所述第二掺杂部分设于所述有源层两侧、且与所述有源层直接接触；所述绝缘层设置于所述掺杂层的底面与所述半导体衬底之间。
2.根据权利要求1所述的场效应晶体管，其特征在于，所述绝缘层包括第一绝缘图案和第二绝缘图案；
所述第一绝缘图案位于所述第一掺杂部的底面与所述半导体衬底之间，所述第二绝缘图案位于所述第一掺杂部的底面与所述半导体衬底之间。
3.根据权利要求2所述的场效应晶体管，其特征在于，所述半导体衬底包括第一凹槽和第二凹槽；
所述第一绝缘图案和所述第一掺杂部位于所述第一凹槽中，所述第二绝缘图案和所述第二掺杂部位于所述第二凹槽中。
4.根据权利要求3所述的场效应晶体管，其特征在于，所述第一绝缘图案还位于所述第一凹槽的侧壁与第一掺杂部之间，所述第二绝缘图案还位于所述第二凹槽的侧壁与所述第二掺杂部之间。
5.根据权利要求1-4任一项所述的场效应晶体管，其特征在于，所述绝缘层的材料为氧化物绝缘材料。
6.一种静态随机存储器，其特征在于，包括多个存储单元，所述存储单元包括多个如权利要求1-5任一项所述的场效应晶体管。
7.一种集成电路，其特征在于，包括逻辑单元和权利要求6所述的静态随机存储器。
8.一种场效应晶体管的制备方法，其特征在于，包括：提供半导体衬底，在半导体衬底上形成掺杂层、有源层、以及绝缘层；
其中，所述掺杂层包括位于源区的第一掺杂部和位于漏区的第二掺杂部，所述第一掺杂部与所述第二掺杂部分设于所述有源层两侧、且与所述有源层直接接触；所述绝缘层设置于所述掺杂层的底面与所述半导体衬底之间。
9.根据权利要求8所述的方法，其特征在于，在所述半导体衬底上形成绝缘层和掺杂层，包括：
在半导体基底上形成间隔的第一凹槽和第二凹槽，得到所述半导体衬底；
采用构图工艺在所述第一凹槽和所述第二凹槽中形成绝缘层，所述绝缘层包括位于第一凹槽中的第一绝缘图案和位于所述第二凹槽中的第二绝缘图案；
在所述第一凹槽和所述第二凹槽中形成掺杂层，所述掺杂层包括位于第一凹槽中的第一掺杂部和位于第二凹槽中的第二掺杂部；所述第一绝缘图案位于所述第一掺杂部的底面与所述半导体衬底之间，所述第二绝缘图案位于所述第二掺杂部的底面与所述半导体衬底之间。
10.根据权利要求9所述的方法，其特征在于，所述第一绝缘图案还位于所述第一凹槽的侧壁与第一掺杂部之间，所述第二绝缘图案还位于所述第二凹槽的侧壁与所述第二掺杂部之间；所述采用构图工艺在所述第一凹槽和所述第二凹槽中形成绝缘层，包括：
在所述半导体衬底上依次形成绝缘薄膜和光刻胶；
采用半曝光工艺对所述光刻胶进行曝光，显影后形成光刻胶图案，光刻胶图案包括第一区域、第二区域、以及第三区域；所述第一区域与待形成的第一绝缘图案的底面和所述第一凹槽中靠近所述第二凹槽的侧壁之间的区域、以及待形成的第二绝缘图案的底面与所述第二凹槽中靠近所述第一凹槽的侧壁之间的区域对应，所述第二区域与所述第一凹槽和所述第二凹槽中除第一区域所在的区域对应，第三区域与其他区域对应；
对所述绝缘薄膜中与所述第一区域对应的部分进行刻蚀，形成图案化绝缘层；
对所述光刻胶图案进行灰化处理，去除所述光刻胶图案中位于所述第三区域的部分；
对所述图案化绝缘层中与所述第一区域和所述第三区域的部分进行刻蚀，得到所述绝缘层。
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