KR100317337B1 - 고전압 트랜지스터의 제조방법 - Google Patents

고전압 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 높은 항복 전압 및 집적도를 향상시키도록 한 고전압 트랜지스터의 제조방법에 관한 것으로서, 제 1 도전형 반도체 기판에 복수개의 드리프트 영역들을 정의하는 단계와, 상기 반도체 기판의 드리프트 영역들에 표면으로부터 제 1 깊이로 제 2 도전형 드리프트 이온을 주입하는 단계와, 상기 반도체 기판의 드리프트 영역들에 표면으로부터 제 1 깊이보다 깊은 제 2 깊이로 제 2 도전형 드리프트 이온을 주입하는 단계와, 상기 드리프트 영역과 일정간 간격을 갖도록 반도체 기판에 제 1 도전형 채널 스톱 이온을 주입하는 단계와, 상기 채널 스톱 이온이 주입된 반도체 기판의 표면에 소자 격리막을 형성하는 단계와, 상기 드리프트 영역 사이의 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 제 2 도전형 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

고전압 트랜지스터의 제조방법{method for manufacturing of high voltage transistor}
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 항복 전압(Breakdown Voltage)을 높이는데 적당한 고전압 트랜지스터의 제조방법에 관한 것이다.
일반적으로 고전압 트랜지스터(High Voltage Transistor)는 반도체 기판에 구현하고, 상기 반도체 기판에 소오스/드레인(Source/Drain) 영역과 채널(Channel)을 형성한다.
이어, 상기 채널위에 절연체를 형성한 후 전도성 게이트(Gate)를 형성하고, 상기 소오스/드레인 영역을 완전히 감싸도록 드리프트 영역(Drift Region)을 형성한다.
한편, 상기 드리프트 영역은 접합 깊이(Junction Depth)를 깊게 형성하여 전계(Electric Field)를 분산시킴으로서 전계 집중에 의한 접합 항복 전압(Breakdown Voltage)을 증가시키고 있다.
이하, 첨부된 도면을 참고하여 종래의 고전압 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 고전압 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, p형 반도체 기판(11)상에 제 1 포토레지스트(12)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(12)를 패터닝하여 드리프트 영역을 정의한다.
이어, 상기 패터닝된 제 1 포토레지스트(12)를 마스크로 이용하여 상기 반도체 기판(11)의 드리프트 영역에 n형 불순물 이온을 10keV 이내의 에너지와 1E13 ~ 5E14의 도즈(Dose)로 주입한 후, 900~1100℃의 열확산 공정을 통해 n형 불순물 이온을 확산시키어 반도체 기판(11)의 표면내에 깊은 드리프트 영역(13)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 포토레지스트(12)를 제거하고, 상기 반도체 기판(11)의 전면에 산화막(14)과 질화막(15)을 차례로 형성하며, 포토 및 식각 공정을 통해 필드 영역에 해당하는 상기 질화막(15)과 산화막(14)을 선택적으로 제거한다.
이어, 상기 선택적으로 제거된 질화막(15)과 산화막(14)을 마스크로 이용하여 표면이 노출된 반도체 기판(11)에 채널 스톱(Channel Stop)이온을 주입한다.
도 1c에 도시한 바와 같이, 상기 채널 스톱 이온이 주입된 반도체 기판(11)에 국부산화 공정을 실시하여 상기 반도체 기판(11)의 표면에 필드 산화막(16)을 형성하고, 상기 질화막(15)과 산화막(14)을 제거한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)에 문턱전압 조절용 이온을 주입하고, 상기 반도체 기판(11)의 전면에 게이트 산화막(17)을 형성하고, 상기 게이트 산화막(17)상에 폴리 실리콘층(18)을 형성한다.
이어, 상기 폴리 실리콘층(18)상에 제 2 포토레지스트(19)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(19)를 패터닝하여 게이트 영역을 정의한다.
도 1e에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(19)를 마스크로 이용하여 상기 폴리 실리콘층(18)과 게이트 산화막(17)을 선택적으로 제거하여 게이트 전극(18a)을 형성한다.
도 1f에 도시한 바와 같이, 상기 제 2 포토레지스트(19)를 제거하고, 상기 게이트 전극(18a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(18a) 양측면에 측벽 스페이서(20)를 형성한다.
이어, 상기 게이트 전극(18a) 및 측벽 스페이서(20)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 고농도 n형 불순물 이온을 주입하여 상기 게이트 전극(18a) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 확산영역(21)을 형성한다.
따라서 종래의 고전압 트랜지스터의 제조방법은 높은 접합 항복 전압을 얻기 위해 드리프트 이온을 주입한 후, 900~1100℃의 열확산 공정을 통해 깊은 드리프트 영역(13)을 형성한다.
즉, 상기 깊은 드리프트 영역(13)을 형성하기 위해서는 900~1100℃의 열확산 공정을 통해 도펀트의 확산(Diffusion)에 의해 형성하는데, 이는 확산 윈도우 가장자리에서 측면으로의 확산이 발생하기 때문에 확산 윈도우의 에지(Edge)에서는 원통형의 접합(Cylindrical Junction), 확산 윈도우의 날카로운 코너(Sharp Corner)에서는 구형의 접합(Spherical Junction)이 형성된다.
따라서 상기와 같은 열확산 공정을 통해 형성한 드리프트 영역(13)은 원통형의 접합과 구형의 접합이 발생하여 디플레이션 레이어(Depletion Layer)의 곡률(Curvature)을 감소시켜 접합 항복 전압을 감소시킨다.
즉, 동일한 도핑 레벨(Doping Level)에서 깊은 접합(Deep Junction)과 얕은 접합(Shallow Junction)의 전계 분배(Distribution)를 통해 알 수 있다.
이 경우에 인가된 역 바이어스에 대해 두 경우 모두 동일한 디플레이션 폭(Width)을 갖지만 얕은 접합의 경우 전계 라인(Line)이 더욱 집중된 하이 로컬(Higher Local) 전계가 발생한다. 이와 같은 전계 라인의 집중으로 인해 항복 전압이 낮아지게 된다.
그러므로 종래에는 디플레이션 폭을 증가시키어 전계를 분산시키기 위해 확산 윈도우 주변에 형성하는 플로팅 필드 링(Floating Field Ring)이나 등전위의 필드 플레이트(Equipotential Field Plate)를 형성하는 경우도 있다.
그러나 상기와 같은 종래의 고전압 트랜지스터의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 고온의 열확산 공정을 통해 깊은 드리프트 영역을 형성하는 경우 깊이 뿐만 아니라 측면확산도 증가하기 때문에 숏 채널 효과(Short Channel Effect)에 열악하게 된다.
둘째, 고온의 열확산 공정을 통해 깊은 드리프트 영역을 형성하는 경우 고온 공정이 저전압 로직(Logic)부분의 접합이나 채널의 도핑상태에 영향을 주기 때문에 공정의 초반에 진행되어야 한다.
셋째, 디플레이션 폭을 증가시키어 전계를 분산시키기 위해 확산 윈도우 주변에 형성하는 플로팅 필드 링이나 등전위의 필드 플레이트와 같은 경우는 칩 사이즈(Chip Size) 측면에서 불리하다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 높은 항복 전압 및 집적도를 향상시키도록 한 고전압 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 고전압 트랜지스터의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 고전압 트랜지스터의 제조방법을 나타낸 공정단면도
도 3a는 이온주입 에너지를 500keV로 고정하고 도즈량을 변화시킨 경우 도핑 농도와 접합 깊이를 나타낸 프로파일의 시뮬레이션 결과
도 3b는 도즈량은 3E13으로 고정하고 이온주입 에너지를 변화시킨 경우 도핑농도와 접합 깊이를 나타낸 프로파일의 시뮬레이션 결과
도면의 주요 부분에 대한 부호의 설명
31 : p형 반도체 기판 32 : 제 1 포토레지스트
33 : 드리프트 영역 34 : 산화막
35 : 질화막 36 : 필드 산화막
37 : 게이트 산화막 38a : 게이트 전극
39 : 제 2 포토레지스트 40 : 측벽 스페이서
41 : 소오스/드레인 불순물 확산영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 고전압 트랜지스터의 제조방법은 제 1 도전형 반도체 기판에 복수개의 드리프트 영역들을 정의하는 단계와, 상기 반도체 기판의 드리프트 영역들에 표면으로부터 제 1 깊이로 제 2 도전형 드리프트 이온을 주입하는 단계와, 상기 반도체 기판의 드리프트 영역들에 표면으로부터 제 1 깊이보다 깊은 제 2 깊이로 제 2 도전형 드리프트 이온을 주입하는 단계와, 상기 드리프트 영역과 일정간 간격을 갖도록 반도체 기판에 제 1 도전형 채널 스톱 이온을 주입하는 단계와, 상기 채널 스톱 이온이 주입된 반도체 기판의 표면에 소자 격리막을 형성하는 단계와, 상기 드리프트 영역 사이의 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 제 2 도전형 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 고전압 트랜지스터의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 의한 고전압 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, p형 반도체 기판(31)상에 제 1 포토레지스트(32)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(32)를 패터닝하여 드리프트 영역의 정의한다.
이어, 상기 패터닝된 제 1 포토레지스트(32)를 마스크로 이용하여 상기 반도체 기판(11)의 드리프트 영역에 1차 n형 불순물 이온을 1E13 ~ 5E14의 도즈(Dose)로 주입하여 반도체 기판(31)의 표면내에 0.01 ~ 0.2㎛의 투사 범위(Projection Range)를 갖는 제 1 드리프트 영역(33a)을 형성한다.
한편, 본 실시예에서는 p형 반도체 기판(31)의 드리프트 영역에 n형 불순물 이온을 주입하는 것을 설명하고 있지만, n형 반도체 기판의 드리프트 영역에 p형 불순물 이온을 주입하여 형성할 수 있다.
도 2b에 도시한 바와 같이, 상기 제 1 포토레지스트(32)를 마스크로 이용하여 n형 불순물 이온이 주입된 영역에 2차 n형 불순물 이온을 1E13 ~ 5E14의 도즈로 주입하여 반도체 기판(31)의 표면내에 0.5 ~ 1.5㎛의 투사 범위(Projection Range)를 갖는 제 2 드리프트 영역(33b)을 형성한다.
이하의 설명부터는 상기 제 1, 제 2 드리프트 영역(33a,33b)을 드리프트 영역(33)으로 설명한다.
한편, 본 발명은 상기와 같이 1차, 2차로 도즈량을 다르게 하여 드리프트 영역(33)을 형성함으로서 종래와 동일한 깊이를 갖는 드리프트 영역(33)의 형성시 측면 확산을 방지함으로서 숏 채널 효과를 개선할 수 있다.
또한, 본 발명의 다른 실시예로 상기와 같이 1차, 2차 n형 불순물 이온을 주입한 후 종래와 같이 900 ~ 1100℃의 열확산 공정을 실시한 경우 종래 보다 더 깊은 드리프트 영역(33)을 형성할 수 있으므로 항복 전압을 높일 수 있다.
도 2c에 도시한 바와 같이, 상기 제 1 포토레지스트(32)를 제거하고, 상기 반도체 기판(31)의 전면에 산화막(34)과 질화막(35)을 차례로 형성하며, 포토 및 식각 공정을 통해 필드 영역에 해당하는 상기 질화막(35)과 산화막(34)을 선택적으로 제거한다.
이어, 상기 선택적으로 제거된 질화막(35)과 산화막(34)을 마스크로 이용하여 표면이 노출된 반도체 기판(31)에 채널 스톱(Channel Stop)이온을 주입한다.
여기서 상기 채널 스톱 이온은 상기 드리프트 영역(33)과 0.5 ~ 2.0㎛의 간격을 두고 형성할 수도 있다.
도 2d에 도시한 바와 같이, 상기 채널 스톱 이온이 주입된 반도체 기판(31)에 국부산화(LOCOS : Local Oxidation Silicon) 공정을 실시하여 상기 반도체 기판(31)의 표면에 필드 산화막(36)을 형성하고, 상기 질화막(35)과 산화막(34)을 제거한다.
한편, 본 발명의 실시예에서는 상기 필드 산화막(36) 형성전에 드리프트 영역(33)을 형성하였지만, 상기 필드 산화막(36)을 형성한 후에 에너지와 도즈량을 조절하여 1차, 2차로 나누어 드리프트 영역(33)을 형성할 수도 있다.
도 2e에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 게이트산화막(37)을 형성하고, 상기 게이트 산화막(37)상에 폴리 실리콘층(38)을 형성한다.
이어, 상기 폴리 실리콘층(38)상에 제 2 포토레지스트(39)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(39)를 패터닝하여 게이트 영역을 정의한다.
도 2f에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(39)를 마스크로 이용하여 상기 폴리 실리콘층(38)과 게이트 산화막(37)을 선택적으로 제거하여 게이트 전극(38a)을 형성한다.
도 2g에 도시한 바와 같이, 상기 게이트 전극(38a)을 포함한 반도체 기판(31)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(38a) 양측면에 측벽 스페이서(40)를 형성한다.
이어, 상기 게이트 전극(38a) 및 측벽 스페이서(40)를 마스크로 이용하여 상기 반도체 기판(31)의 전면에 소오스/드레인용 고농도 n형 불순물 이온을 주입하여 상기 게이트 전극(38a) 양측의 반도체 기판(31) 표면내에 LDD(Lightly Doped Drain) 영역(40)과 연결되는 소오스/드레인 불순물 확산영역(41)을 형성한다.
여기서 상기 소오스/드레인 불순물 확산영역(41)은 고전압 트랜지스터의 항복 전압을 높이기 위해 별도의 마스크(도면에는 도시하지 않음)를 이용하여 넌-셀프 얼라인(non-self align) 즉, 오프-셋 형(off-set type) 소오스/드레인 불순물 확산영역을 형성할 수도 있다.
따라서 본 발명은 전계 라인의 집중을 막기 위해 드리프트 영역(33)을 형성할 때 기존에 사용했던 에너지와 도즈(Dose)의 이온 소스(Source)를 주입하는 것 외에 동일한 도전형의 고에너지 이온주입을 추가하여 깊은 접합을 형성한다.
도 3a는 이온주입 에너지를 500keV로 고정하고 도즈량을 변화시킨 경우 도핑 농도와 접합 깊이를 나타낸 프로파일의 시뮬레이션 결과이고, 도 3b는 도즈량은 3E13으로 고정하고 이온주입 에너지를 변화시킨 경우 도핑농도와 접합 깊이를 나타낸 프로파일의 시뮬레이션 결과이다.
한편, 도 3a와 도 3b는 드리프트 영역을 형성한 후 필드 산화막을 형성하고, 상기 필드 산화막을 형성한 후에 드리프트 영역을 형성한 프로파일의 시뮬레이션이다.
도 3a 및 도 3b에서와 같이, 에너지가 증가함에 따라 접합 깊이가 증가하고 디플레이션 폭을 균일하게 하기 위해 기존의 접합 프로파일을 유지하면서 접합 깊이를 증가시킬 수 있다.
한편, 상기와 같은 시뮬레이션을 갖기 드리프트 영역을 형성하기 위한 이온 에너지와 도즈의 미세 조정이 필요하다.
따라서 본 발명에 의한 고전압 트랜지스터의 시뮬레이션 결과 일부 조건에서 이온을 적용하지 않은 경우에 비해 약 5V 정도의 항복 전압이 증가하였다.
즉, 종래와 동일한 열확산 공정을 본 발명에 적용한 경우 드리프트 영역을 더 깊게 형성하여 항복 전압을 증가시킬 수 있기 때문에 상대적으로 낮은 열확산 공정으로 동일 깊이를 갖는 드리프트 영역을 형성하여 동일한 항복 전압을 얻을 수 있다.
또한, 본 발명에서 동일한 깊이를 갖는 드리프트 영역을 형성할 때 종래 보다 낮은 온도에서 열확산 공정을 할 수 있으므로 공정 변화를 용이하게 하며 집적화에 유리하다.
이상에서 설명한 바와 같이 본 발명에 의한 고전압 트랜지스터의 제조방법은 다음과 같은 효과가 있다.
첫째, 깊은 드리프트 영역을 형성하기 위해 추가 열확산 공정을 실시하지 않음으로서 도펀트의 측면 확산을 방지하여 숏 채널 효과에 대한 마진을 향상시키어 디자인 룰을 감소시킬 수 있고 집적화 시킬 수 있다.
둘째, 열확산 공정을 추가로 진행하여 종래 보다 더 깊은 드리프트 영역을 형성함으로서 접합 항복 전압을 높일 수 있다.
셋째, 열확산 공정을 실시하지 않음으로서 상대적으로 적은 열비(Thermal Budget)로 공정 변화가 용이하다.

Claims (3)

  1. 제 1 도전형 반도체 기판에 복수개의 드리프트 영역들을 정의하는 단계;
    상기 반도체 기판의 드리프트 영역들에 표면으로부터 제 1 깊이로 제 2 도전형 드리프트 이온을 주입하는 단계;
    상기 반도체 기판의 드리프트 영역들에 표면으로부터 제 1 깊이보다 깊은 제 2 깊이로 제 2 도전형 드리프트 이온을 주입하는 단계;
    상기 드리프트 영역과 일정간 간격을 갖도록 반도체 기판에 제 1 도전형 채널 스톱 이온을 주입하는 단계;
    상기 채널 스톱 이온이 주입된 반도체 기판의 표면에 소자 격리막을 형성하는 단계;
    상기 드리프트 영역 사이의 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판 표면내에 제 2 도전형 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 고전압 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 반도체 기판의 표면내에 제 1, 제 2 깊이를 갖는 제 2 도전형 드리프트 이온을 주입한 후에 열확산 공정을 실시하는 단계를 더 포함하여 형성함을 특징으로 하는 고전압 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 소자 격리막을 먼저 형성한 후 드리프트 영역을 형성하는 것을 더 포함하여 형성하는 것을 특징으로 하는 고전압 트랜지스터의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100488196B1 (ko) * 2003-09-29 2005-05-09 삼성전자주식회사 돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법
KR101102966B1 (ko) 2004-12-30 2012-01-05 매그나칩 반도체 유한회사 고전압 반도체 소자 및 그 제조 방법
KR101128698B1 (ko) * 2005-03-03 2012-03-26 매그나칩 반도체 유한회사 고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법
KR100657130B1 (ko) * 2005-12-27 2006-12-13 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US20080160706A1 (en) * 2006-12-27 2008-07-03 Jin Hyo Jung Method for fabricating semiconductor device
KR100877673B1 (ko) * 2007-06-26 2009-01-08 주식회사 동부하이텍 반도체 소자 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2131603B (en) 1982-12-03 1985-12-18 Philips Electronic Associated Semiconductor devices
GB2134705B (en) 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
JPS61242079A (ja) * 1985-04-19 1986-10-28 Nec Corp Ｍｏｓ型半導体素子の製造方法
JPH02306663A (ja) * 1989-05-22 1990-12-20 Ricoh Co Ltd 半導体装置の製造方法
US5075739A (en) 1990-01-02 1991-12-24 Motorola, Inc. High voltage planar edge termination using a punch-through retarding implant and floating field plates
JPH0444271A (ja) * 1990-06-07 1992-02-14 Seiko Instr Inc 半導体集積回路の製造方法
JP3089720B2 (ja) * 1991-07-17 2000-09-18 カシオ計算機株式会社 Ｎｍｏｓトランジスタ
US5648288A (en) * 1992-03-20 1997-07-15 Siliconix Incorporated Threshold adjustment in field effect semiconductor devices
JP3059009B2 (ja) * 1992-10-22 2000-07-04 松下電子工業株式会社 半導体装置およびその製造方法
JPH06268162A (ja) * 1993-03-16 1994-09-22 Sumitomo Metal Ind Ltd 半導体装置及びその製造方法
JPH06338609A (ja) * 1993-05-31 1994-12-06 Nec Corp 半導体装置の製造方法
JPH113946A (ja) * 1997-04-18 1999-01-06 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP3064991B2 (ja) * 1997-10-15 2000-07-12 日本電気株式会社 半導体装置の製造方法
JPH11312802A (ja) * 1998-04-28 1999-11-09 Sanyo Electric Co Ltd 半導体装置
JPH11317518A (ja) * 1998-05-01 1999-11-16 Sony Corp 半導体装置およびその製造方法
US6165858A (en) * 1998-11-25 2000-12-26 Advanced Micro Devices Enhanced silicidation formation for high speed MOS device by junction grading with dual implant dopant species

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