TW471175B - Method for fabricating high voltage transistor - Google Patents

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TW471175B
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Jae-Seung Choi
Sang-Bae Yi
Sung-Youn Kim
Jung-Hoon Seo
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Hyundai Electronics Ind
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Description

471175 A7 7 066p if. doc/00 8 ρη 五、發明說明(f ) 本發明是有關於一種半導體元件之製造方法,且特別 是有關於一種高壓電晶體之製造方法,以提昇崩潰電壓 (breakdown voltage) 〇 一般而言,局壓電晶體係位在半導體基底上。源極/ 汲極區與高壓電晶體通道係位在半導體基底中。在通道上 依序形成有一層絕緣層與一導電閘極,以構成高壓電晶 體。並以漂移區(drift region)完全包住源極/汲極區。 由於所形成之漂移區具有一深的接面深度(junction depth),因此能擴散電場’而由於此電場強度的關係,因 而提昇了接面崩潰電壓。 習知高壓電晶體的製造方法,並配合所附圖式,將作 詳細說明如下。 第la至If圖所繪示爲習知高壓電晶體的製造流程剖 面圖。 請參照第la圖,形成一層第一光阻層12於p型半導 體基底11上。藉由曝光與顯影製程來圖案化第一光阻層 12,以定義漂移區。 以圖案化之第一光阻餍12爲罩幕,在半導體基底11 上所定義的漂移區中植入型離子’其中所使用的n_型離 子之植入能量爲lOkeV或小於此値,所使用的植入劑量約 爲1〇13至5x1014/cm2之間。在溫度知氏900至11〇〇度之 間,藉熱擴散製程擴散η-型離子’以在半導體基底η的 表層形成深的漂移區13。 請參照第lb圖,去除第一光阻層12,再於半導體基 4 本紙張尺度適用中國國家標準(CNS)A4規格(2.10x297公釐) -I n ! I n I n n I I I ! (請先閱讀背面之注意事項再填寫本頁) ;線- 經濟部智慧財產局員工消費合作社印製 4711^1 A7 7〇66pif.doc/008 B7 ---------- $、發明說明(/ ) (請先閱讀背面之注意事項再填寫本頁) 底11的整個表面上依序形成一層氧化層14與一層氮化物 餍I1。接者,藉由微影蝕刻製程來去除對應於場氧化層區 的氧化層I4與氮化物層15部分。 以圖案化之氧化層14與氮化物層15爲罩幕’在暴露 出的半導體基底11中植入離子,以形成通道阻絕(channel
Stop) ° 請參照第1c圖’對半導體基底π的通道阻絕區進行 區域氧化製程(簡稱L〇c〇s),以在半導體基底11上形 成場氧化層16。然後’去除氧化層14與氮化物層15。 請參照第ld圖,將控制啓始電壓(threshold voltaSe) 的離子植入半導體基底11中。在半導體基底Η上形成一 層閘極氧化層17,再於閘極氧化層17上形成一層多晶矽 層18。 在多晶矽層18上形成一層第二光阻層19,再藉由曝 光顯影製程來圖案化此第二光阻層19,以定義閘極區。 請參照第le圖,以圖案化之第二光阻層19爲罩幕, 去除暴露出之多晶砂層與閘極氧化層17,以形成閘極 18a ° 經濟部智慧財產局員工消費合作社印製 請參照第If圖,去除第二光阻層19,再於半導體基 底11的整個表面(包括聞極18a在內)上形成一層絕緣 層。藉由回難(etching-back process)製程,以在閘極18a 的兩側壁上形成間隙壁20。之後,在半導體基底11的整 個表層中植入高濃度的η型離子,以在閘極18a兩側的半 導體基底Η表層中形成源極/汲極摻雜擴散區21。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 1 A7 B7 471175 7066pif.doc/008 五、發明說明(4 ) 根據上述的習知高壓電晶體之製造方法,在半導體基 底Π中植入離子,以便後續能形成漂移區13,而達到提 昇崩潰電壓的目的,隨後在溫度攝氏900至1100度之間, 藉由熱擴散製程在半導體基底11中形成漂移區13。 爲了形成深的漂移區13,而在溫度攝氏900至1100 度之間,藉由熱擴散製程來擴散摻質。在這種情形下,摻 質從擴散窗(diffusion window)的一邊擴散至另一邊。如此 一來’在擴散窗的邊緣部分形成圓柱形接面(cylindrical junction),而在擴散窗的尖角處形成球形接面(spherical junction)。如此擴散方式,減少了空乏層^邛丨…⑽layer) 的曲率(curvature),因而降低了接面崩潰電壓。此乃爲在 同一摻雜級(at one doping level)的情況下,深接面(心叩 junction)與淺接面(shall〇w juncti〇n)間之電場分怖的已知 現象。 在此例中,施一逆向偏壓,深接面與淺接面具有相同 的空乏層寬度(depletion width)。然而,在淺接面的情況下, 在電力線密度增加的地方會產生高的局部電場,而由於此 高密度的電力線,降低了崩潰電壓。 因此’習知在擴散窗的周圍形成一浮置場環(fl〇ating field ring)或—等電位場板(equip〇temial 來增加 空乏層莧度,以降低電場強度。 然而’習知高壓電晶體的製造方法有多項缺點。 當藉_高溫熱擴散製程來形成深的漂移區時,相對地 6 本紙張尺度適用中國國^標^^js)A4規格(21〇 χ 297_公釐) ——2---l·-------— (請先閲讀背面之注意事項再填寫本頁) 訂;. .線· 經濟部智慧財產局員工消費合作社印制衣 471175 A7 7066pif.doc/〇〇8 五、發明說明(0) 亦增加了側面擴散(lateral diffusion)現象’因而惡化了短 通道效應(short channel effect)。 (請先閱讀背面之注意事項再填寫本頁) 另外,當藉著高溫熱擴散製程來形成深的漂移區時, 高溫製程會影響低邏輯部份(low 1〇gic p〇rtion)的接面或通 道的摻雜程度’因而影響了啓始電壓。 最後,可在擴散窗的周圍形成浮置場環或等電位場板 來增加空乏層寬度’以降低電場強度。但是如此的作法會 影響晶片大小。 因此本發明提供一種高壓電晶體的製造方法,以排除 習知高壓電晶體的製造方法中的一項或多項限制與缺點。 根據上述目的,本發明提出一種高壓電晶體的製造方 法,以改善崩潰電壓與裝構密度(packing density)的問題。 本發明之其他特徵與優點將說明如下’由下述之說明 或實用本發明皆能使得本發明的特徵與優點更加淸楚。本 發明之目的及其他優點將由下述之說明以及後附之申請專 利範圍,並配合所附圖式來進一步瞭解。. 經濟部智慧財產局員工消費合作社印製 根據本發明之上述及其他目的,提出一種高壓電晶體 的製造方法,此方法包括下列步驟:定義複數個漂移區於 具有第一導電型態之半導體基底上,隨後植入具有第二導 電型態的離子於此半導體基的漂移區中至第一深度,再接 者植入具有第二導電型態的離子於此半導體基底的漂移區 中至第二深度,其中第二深度深於第一深度,而後植入具 有第一導電型態的離子於半導體基底中,以作爲通道阻 絕,此通道阻絕並與漂移區相隔,再形成元件隔離層於此 7 中國國家標準(CNS)A<1規格ακ) x 297公釐) 471175 A7 B7 7066pif.doc/008 五、發明說明(s) (請先閱讀背面之注意事項再填寫本頁) 半導體基底的通道阻絕上,而後形成閘極於半導體基底 上,且此閘極與半導體基底之間,以一層閘極絕緣層相隔, 且此閘極位於漂移區之間,而後形成具有第二導電型態的 源極/汲極摻雜擴散區於此半導體基底表層中,且此源極/ 汲極摻雜擴散區位於閘極之兩側。 不論以上的槪述與以下的詳細說明僅作爲後附之申請 專利範圍的範例與解釋。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉較佳實施例,並配合所附圖式,作詳細 說明如下: 圖式之簡單說明: 第la圖至第If圖所繪示爲習知高壓電晶體的製造流 程剖面圖; 第2a圖至第2g圖所繪示爲依照本發明之較佳實施 例,一種高壓電晶體的製造流程剖面圖; 第3a圖所繪示爲在一定的離子植入能量500ek下, 改變植入劑量的摻質輪廓模擬結果作圖;以及 經濟部智慧財產局員工消費合作社印製 第3b圖所繪示爲在一定的植入劑量3xl013/cm2下, 改變離子植入能量的摻質輪廓模擬結果作圖。 圖式之標記說明: 11、 31 :半導體基底 12、 32 :第一光阻層 13、 33 :漂移區 14、 34 :氧化層 8 本紙張適用中國國f標準(CNS)A4規格(2]0 X 297公釐) ' A7 B7 471175 7066pif.doc/008 五、發明說明(匕) 15、 35 :氮化物層 16、 36 :場氧化層 17、 37 :閘極氧化層 18、 38 :多晶矽層 18a、38a :閘極 19、 39 :第二光阻層 20、 40 :間隙壁 21、 41 :源極/汲極摻雜擴散區 33a :第一漂移區 33b :第二漂移區 實施例 本發明之較佳實施例,並配合所附圖式,將作詳細說 明如下。 第2a圖至第2g圖,其所繪示的即是依照本發明之較 佳實施例,一種高壓電晶體的製造流程剖面圖。 請參照第2a圖,形成一層第一光阻層32於p型半導 體基底31上。藉由曝光與顯影製程來圖案化此第一光阻 層32,以定義漂移區。 接者,以圖案化之第一光阻層32爲罩幕,在半導體 基底31上所定義的漂移區中植入第一 η-型離子,其中第 一 η-型離子所使用的植入劑量約在1013至5xl014/cm2之 間。依此,在半導體基底31的表層中形成第一漂移區33a, 其投影範圍(projection range)約在 0·01μηι 至 0.3μπι 之間。 另一方面,若在η型半導體基底上所定義的漂移區中, 9 ---------------I (請先閱讀背面之注意事項再填寫本頁) 訂· •線· 經濟部智慧財產局員工消費合作社印制农 本紙張尺度適用中國國家標準(CNS)A4規格(2】〇χ 297公釐) A7 B7 471175 7066pif,doc/008 五、發明說明(q ) 則可植入P-型離子。 請參照第2b圖’以圖案化之第一光β旦層32爲罩幕’ 再於已植入第一 η-型離子的植入區中植入第二η-型離子, 其中第二η-型離子所使用的植入劑瀵約在1〇13至 5xl014/cm2之間。依此,在半導體基底31的表層中形成第 二漂移區33b,其投影範圍約在〇·5μηι至之間。 在此,本發明之第一漂移區33a第二漂移區33b合稱 爲漂移區33。 如上所述,本發明利用第一植入劑虞與不同之第二植 入劑量來形成漂移區33。依此,雖然本發明之漂移區33 的深度與習知漂移區的深度相同,但是本發明在形成漂移 區33時,可避免漫無修飾的擴散情況,因而改善了短通 道效應。 此外,根據本發明之另一較佳實施例可知’在植入第 一 η型離子與第二η型離子之後,再於溫度攝氏900至1100 度之間,藉由熱擴散製程來擴散這些η-奧離子。因此,在 這較佳實施例中,所形成之漂移區33的深度較習知漂移 區的深度爲深,因而提昇了崩潰電壓。 請參照第2c圖,去除第一光阻層32,再於半導體基 底31的整個表面上依序形成一層氧化層34與一層氮化物 層35。接者,藉由微影鈾刻製程,去除對應於場氧化層區 的氧化層34與氮化物層35部分。 然後以圖案化之氧化層34與氮化物層35爲罩幕,在 暴露出的半導體基底31中植入離子,以形成通道阻絕。 本紙張尺度適用中國國家標準(CNS)yVl規格(210 x 297公爱) (請先閱讀背面之注意事項再填寫本頁) V??· i線- 經濟部智慧財產局員工消費合作社印製 A7 B7 471175 7066pif.doc/008 五、發明說明) 在此,通道阻絕與漂移區33的間距約在0.5μπι至2_〇μπι 之間。 請參照第2d圖,對半導體基底31的通道阻絕區進行 區域氧化製程(LOCOS process),以在半導體基底31上 形成場氧化層36。然後去除氧化層34與氮化物層35。 由上述本發明實施例可知,雖然在形成場氧化層36 之前,先形成漂移區33,但是亦可在形成場氧化層36之 後,再藉由控制離子植入能量與劑量來形成漂移區33 ° 請參照第2e圖,在半導體基底31的整個表面上形成 一層閘極氧化層37,再於閘極氧化層37上形成一層多晶 矽層38。之後,在多晶矽層38上形成一層第二光阻層39 ’ 再藉由曝光顯影製程圖案化此第二光阻層39,以定義閘極 區° 請參照第2f圖,以圖案化之第二光阻層39爲罩幕, 去除暴露出之多晶矽層38與閘極氧化層37,以形成閘極 38a 〇 請參照第2g圖,去除第二光阻層39,再於半導體基 底31的整個表面(包括閘極38a在內)上形成絕緣層。 接者,藉由回蝕製程,在閘極38a的兩側壁上形成間隙壁 40 ° 然後,在半導體基底31的表層中植入高濃度的n型 離子,以在閘極38a兩側的半導體基底31表層中形成與 淡摻雜汲極區(lightly doped drain region; LDD)連結之源極 /汲極擴散區41。 本纸張&度適用中國國家標準(CNS)A4規格(2]〇χ 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂: -,線- 經濟部智慧財產局員工消費合作社印製 A7 B7 471175 7066pif.doc/008 五、發明說明(0 ) 本發明可以非自行對準(non-self alignment)的方法來 形成源極/汲極擴散區41,例如’利用分開的補償型(offset type)罩幕層(未顯τκ於圖中)來提昇局壓電晶體的朋潰笔 壓。 另外,本發明藉由與習知相同的離子植入能量範圍' 劑量以及相同導電型態的高能離子來形成深接面’而利用 所形成之漂移區33來避免電力線的集中。 同時,第3a圖與第3b圖所繪示爲漂移區與場氧化層 的輪廓模擬(simulations of profile)作圖。 請參照第3a圖與第3b圖,在原來的側圖保持不變之 情況下,可增加接面深度,並隨著離子植入能量的增加來 加深接面深度,且保持空乏層寬度均一。 本發明應精確地控制離子植入能量與劑量,以形成具 有上述模擬的漂移區。因此,相對於未使用上述高壓電晶 體的模擬結果之部分條件,本發明提昇崩潰電壓5V。因 爲本發明利用與習知相同的熱擴散製程來形成深度較深的 漂移區,以提昇崩潰電壓,但本發明的熱擴散製程,在相 較於習知溫度低的條件下進行,而所形成之漂移區卻具有 與習知相同的深度,並獲得與習知相同的崩潰電壓。 因本發明的熱擴散製程,在相較於習知溫度低的條件 下進行,而所形成之漂移區卻具有與習知相同的深度,因 而可輕易更改製程,以改善裝構密度。 由上述本發明較佳實施例可知,應用本發明之高壓電 晶體具有下列優點。本發明不需要進行額外的熱擴散製 本紙張尺度適用中國國家標準(CNS)A4規格(2〗0 X 297公釐) ——l·——一------- (請先閱讀背面之注意事項再填寫本頁) 訂· --線. 經濟部智慧財產局員工消費合作社印製 A7 B7 471175 7066pif,doc/008 五、發明說明) 程,以形成深漂移區。此外,本發明能避免摻質的側面擴 散,而得以改善短通道效應的裕度,因而簡化設計規則’ 並獲得良好的裝構密度。本發明亦可進行額外的熱擴散製 程,以形成深度較習知漂移區爲深的漂移區,以提昇接面 崩潰電壓。由於本發明可不需進行熱擴散製程,所以能以 相對較低的熱預算(thermal budget)來改變製程。 雖然本發明之高壓電晶體的製造方法已以較佳實施例 揭露如上,然其並非用以限定本發明,任何熟習此技_者’ 在不脫離本發明之精神和範圍內,當可作各種之更動與潤 飾,因此本發明之保護範圍當視後附之申請專利範圍與其 均等者所界定的爲準。 - ---S丨丨^丨丨丨丨丨丨-I (請先閱讀背面之注意事項再填寫本買〕 訂· -·線- 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準(CNS)A4規格⑵〇 x 297公釐)

Claims (1)

  1. 471175 A8 B8 C8 D8 7066pif.doc/008 六、申請專利範圍 1. 一種高壓電晶體之製造方法,該方法包括下列步驟: 定義複數個漂移區於具有一第一導電型態之一半導體 ---1 I I I------I (請先閱讀背面之注意事項再填寫本頁) 基底上; 植入具有一第二導電型態的複數個離子於該半導體基 底的該些漂移區中至一第一深度; 植入具有該第二導電型態的該些離子於該半導體基底 的該些漂移區中至一第二深度,其中該第二深度深於該第 一深度; 植入具有該第一導電型態的複數個離子於該半導體基 底中,以作爲複數個通道阻絕,該些通道阻絕並與該些漂 移區相隔; 形成一元件隔離層於該半導體基底的該通道阻絕區 上; --線· 形成一閘極於該半導體基底之上,且該閘極與該半導 體基底之間,以一閘極絕緣層相隔,且該閘極位於該些漂 移區之間;以及 形成具有該第二導電型態的一源極/汲極摻雜擴散區 於該半導體基底的表層中,且該源極/汲極摻雜擴散區位 經濟部智慧財產局員工消費合作社印製 於該閘極之兩側。 2. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中在植入具有該第二導電型態的該些離子於該半導 體基底的該些漂移區中至該第一深度與該第二深度的步驟 之後更包括進行一熱擴散製程的步驟。 3. 如申請專利範圍第2項所述之高壓電晶體之製造方 本紙張尺度適用中國國家標準(CNS)A4規格(2]〇χ 297公t ) 經濟部智慧財產局員工消費合作社印製 471175 A8 B8 7066pif.doc/008 £g 、申請專利範圍 法,其中進行該熱擴散步驟之溫度介於攝氏900度至1100 度之間。 4. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中該第一深度介於Ο.ΟΙμηι至〇_2μπι之間。 5. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中該第一深度介於〇.5μιη至1.5μηι之間。 6. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中該通道阻絕與相鄰之該些漂移區相隔一間距。 7. 如申請專利範圍第6項所述之高壓電晶體之製造方 法,其中該間距介於〇.5μιη至2.0μηι之間。 8. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中形成該源極/汲極摻雜擴散區係以一非自行對準 的方法進行。 9. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中該第一導電型態爲Ρ型,而該第二導電型態爲η 型。 10. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中控制該第一深度與該第二深度的方法係爲固定一 植入劑量與改變離子植入能量。 11. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中該植入劑量爲3xl013/cm2。 12. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中控制該第一深度與該第二深度的方法係爲固定一 離子植入能量與改變植入劑量。 -一", (請先閱讀背面之注意事項再填寫本頁) .-------訂— 線—— 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 471175 7066pif.doc/008 A8 B8 C8 D8 六、申請專利範圍 13·如申請專利範圍第12項所述之高壓電晶體之製造 方法,其中該離子植入能量爲500keV。 14. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中在形成一元件隔離層的步驟之後更包括形成一漂 移區的步驟。 15. 如申請專利範圍第1項所述之高壓電晶體之製造方 法,其中更包括形成二間隙壁於該閘極之兩側的步驟。 經濟部智慧財產局員工消費合作社印製 --f ϋ·---------------訂 i I----I ·線------Γ !---Γ 一專· , (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公f )
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100488196B1 (ko) * 2003-09-29 2005-05-09 삼성전자주식회사 돌출된 드레인을 가지는 트랜지스터 및 이의 제조 방법
KR101102966B1 (ko) 2004-12-30 2012-01-05 매그나칩 반도체 유한회사 고전압 반도체 소자 및 그 제조 방법
KR101128698B1 (ko) * 2005-03-03 2012-03-26 매그나칩 반도체 유한회사 고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법
KR100657130B1 (ko) * 2005-12-27 2006-12-13 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US20080160706A1 (en) * 2006-12-27 2008-07-03 Jin Hyo Jung Method for fabricating semiconductor device
KR100877673B1 (ko) * 2007-06-26 2009-01-08 주식회사 동부하이텍 반도체 소자 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2131603B (en) 1982-12-03 1985-12-18 Philips Electronic Associated Semiconductor devices
GB2134705B (en) 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
JPS61242079A (ja) * 1985-04-19 1986-10-28 Nec Corp Mos型半導体素子の製造方法
JPH02306663A (ja) * 1989-05-22 1990-12-20 Ricoh Co Ltd 半導体装置の製造方法
US5075739A (en) 1990-01-02 1991-12-24 Motorola, Inc. High voltage planar edge termination using a punch-through retarding implant and floating field plates
JPH0444271A (ja) * 1990-06-07 1992-02-14 Seiko Instr Inc 半導体集積回路の製造方法
JP3089720B2 (ja) * 1991-07-17 2000-09-18 カシオ計算機株式会社 Nmosトランジスタ
US5648288A (en) * 1992-03-20 1997-07-15 Siliconix Incorporated Threshold adjustment in field effect semiconductor devices
JP3059009B2 (ja) * 1992-10-22 2000-07-04 松下電子工業株式会社 半導体装置およびその製造方法
JPH06268162A (ja) * 1993-03-16 1994-09-22 Sumitomo Metal Ind Ltd 半導体装置及びその製造方法
JPH06338609A (ja) * 1993-05-31 1994-12-06 Nec Corp 半導体装置の製造方法
JPH113946A (ja) * 1997-04-18 1999-01-06 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP3064991B2 (ja) * 1997-10-15 2000-07-12 日本電気株式会社 半導体装置の製造方法
JPH11312802A (ja) * 1998-04-28 1999-11-09 Sanyo Electric Co Ltd 半導体装置
JPH11317518A (ja) * 1998-05-01 1999-11-16 Sony Corp 半導体装置およびその製造方法
US6165858A (en) * 1998-11-25 2000-12-26 Advanced Micro Devices Enhanced silicidation formation for high speed MOS device by junction grading with dual implant dopant species

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