DE10310571A1 - Vertikaler MOSFET mit asymmetrisch abgestufter Kanaldotierung - Google Patents

Vertikaler MOSFET mit asymmetrisch abgestufter Kanaldotierung

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DE10310571A1
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Ramachandra Divakaruni
Jack A Mandelman
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Abstract

Durch senkrechte, asymmetrische Schwellenspannungs-Implantationen werden in vertikalen MOSFET-Transistoren Kurzkanaleffekte erheblich reduziert, Lecks in den Sperrschichten der DRAM-Speicherzellen können verringert werden, während gleichzeitig andere Bauelementparameter unbeeinträchtigt bleiben. In einer bevorzugten Ausführungsform wird die Maximalkonzentration des Schwellenspannungs-Implantats von ihrer üblichen Position in der Mitte zwischen Source und Drain in das obere Drittel des Kanals unterhalb der Source verlagert.

Description

    Relevantes Fachgebiet
  • Die vorliegende Erfindung betrifft die Herstellung vertikaler Transistoren im Rahmen eines Herstellungsprozesses von integrierten Schaltungen.
  • Hinter rund der Erfindung
  • Vertikale MOSFET-Bauelemente eignen sich besonders zur Skalierung von DRAM-Speichern (siehe Li u. a., Int. Symp. VLSI Tech. Sys. App. 1999, S. 251; Radens u. a., IEDM 2000, S. 349; Gruening u. a., IEDM 1999, S. 25), da sie über eine für MOSFET-Bauelemente in Speicherzellenfeldern erwünschte Kanallänge verfügen, die von den minimalen lithografischen Strukturgrößen auf dem Speicherchip unabhängig ist. Dies ermöglicht die Herstellung genau skalierter MOSFET-Bauelemente für Speicherzellenfelder mit minimalen Strukturgrößen von weniger als 140 nm. Solche Strukturgrößen sind in DRAM-Speicherzellenfeldern mit planar aufgebauten MOSFETs unmöglich zu erreichen. Der längere Kanal der vertikalen MOSFETs ist unabhängig von der minimalen lithografischen Strukturgröße und kann daher die Gesamtdichte auf dem Speicherchip nicht beeinträchtigen.
  • Fig. 1 zeigt einen Teil einer integrierten Schaltung mit zwei DRAM-Speicherzellen 80, die auf einem Siliziumsubstrat 10 ausgebildet und auf jeweils der rechten und linken Seite der Figur dargestellt sind. Die Speicherzellen umfassen je einen vertikalen Transistor 100 und einen Grabenkondensator 30. Es ist ein dem Fachmann bekanntes Problem, dass die Kanallänge Leff (der Bereich zwischen Drain (Knotendiffusionsbereich) 107 und Source (Bitleitungsdiffusionsbereich) 130 (auf der linken Seite von Fig. 1 durch die geschweifte Klammer 134 gekennzeichnet)) des vertikalen Transistors 100 variieren kann. Dies liegt daran, dass bei der Herstellung der Vertiefungen, in denen die Transistoren ausgebildet werden, Schwankungen beim Rückätzen auftreten können. Bei bestimmten Schaltbedingungen kann es passieren, dass Source- und Drain- Elektroden des Transistors durchgeschaltet sind.
  • Die Vertiefungshöhe L-mech der Öffnung ist auf der rechten Seite von Fig. 1 durch die geschweifte Klammer 135 gekennzeichnet. Mithilfe eines Rasterelektronenmikroskops ist zu erkennen, dass es sich hierbei strukturell um den Abstand zwischen der Oberfläche des Siliziumsubstrats 12 und der auf dem Graben liegenden Oxidschicht (TTO-Schicht - trench top oxide) 110 handelt, wie Fig. 1 zeigt. Die TTO-Schicht 110 ist auf dem sogenannten "buried strap" aus Polysilizium 105 aufgebracht, welcher den Drain-Anschluss 107 mit der mittleren Kondensatorelektrode verbindet. Der "buried strap" 105 befindet sich oberhalb des Grabenkragens 20, der durch ein zeitlich abgestimmtes Ätzverfahren ausgebildet wird.
  • Im Stand der Technik wurde die Implantationsenergie zum Erzeugen der Schwellenspannungs-Dotierverteilung so gewählt, dass die Maximalkonzentration auf genau zwischen Source 130 und Drain 107 lag; dies ist in Fig. 1 durch die gestrichelte Linie 150 dargestellt. Die unvermeidlichen Schwankungen in der Bauelementöffnung L-mech haben dabei variierende Kanallängen zur Folge, wodurch es aufgrund von Kurzkanaleffekten (SCE - short channel effects) auch zu Schwankungen der elektrischen Eigenschaften in den vertikalen Bauelementen kommt. Je kleiner L-mech wird, desto kleiner wird auch die Kanallänge Leff 134 des Transistors 100. Wie dem Fachmann bekannt ist, führt dies wiederum dazu, dass der Wert der Schwellenspannung Vt nicht kontrolliert werden kann.
  • Aus diesem Grunde ist es von Vorteil, ein Verfahren zur Herstellung eines vertikalen Transistors zur Verfügung zu stellen, bei dem Schwankungen der Kanallänge (abhängig von Schwankungen in der Bauelementöffnung) nicht zu Kurzkanaleffekten führen.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung betrifft vertikale Transistoren mit strukturierten Schwellenspannungs-Dotierimplantat, welche die Kurzkanaleffekte gegen Schwankungen der Kanallänge unempfindlich machen.
  • Ein Merkmal der vorliegende Erfindung ist das Implantieren einer Maximalkonzentration des Schwellenspannungs-Dotierimplantats auf der Seite der geometrischen Kanalmitte, die näher an dem Source- (Bitleitungsdiffusionsbereich) als an dem Drain-Kontakt (Knotendiffusionsbereich) liegt.
  • Ein weiteres Merkmal der vorliegenden Erfindung ist eine Erhöhung der Dosis des Schwellenspannungs-Dotierimplantats, um den durch den As-Feldeffekt verursachten Bor-Verlust in den Bitleitungsdiffusionsbereich auszugleichen.
  • Ein weiteres Merkmal der Erfindung ist ein vermindertes Auftreten von Sperrschichtleckströmen, wenn der Drain-Anschluss (Knotendiffusionsbereich) auf einem logischen "High"-Pegel gehalten wird.
    • Kurze Figurenbeschreibung
  • Fig. 1 ist eine teils bildliche, teils schematische Darstellung eines erfindungsgemäßen vertikalen Transistors.
  • Die Graphen in Fig. 2 stellen die abfallende Schwellenspannung in Abhängigkeit von der Tiefe der Bauelementöffnung gemäß dem Stand der Technik und der vorliegenden Erfindung dar.
  • Die Graphen in Fig. 3 zeigen die Ionenkonzentration des Schwellenspannungs-Dotierimplantats (und anderer erforderlicher P-Wannen-Implantate) in Abhängigkeit von ihrer Position im Siliziumsubstrat.
    • Beschreibung einer bevorzugten Ausführungsform
  • Die folgende Ausführungsform wird an einem beispielhaften vertikalen Transistor als Teil einer DRAM-Speicherzelle beschrieben. Die Erfindung ist jedoch nicht auf diese Ausgestaltung beschränkt, sondern kann in einer Reihe verschiedener Schaltungen verwendet werden.
  • Fig. 1 zeigt zwei N-Kanaltransistoren 100, die in zwei auf der rechten und linken Seite der Figur dargestellten DRAM- Speicherzellen 80 enthalten sind und durch p-leitendes, monokristallines Silizium 10 getrennt sind. Die Speicherzellen umfassen außerdem die Grabenkondensatoren 30. In ihrer Struktur bestehen die Transistoren aus der Source (obere Elektrode) 130 (wobei sich der As-dotierte Bitleitungsdiffusionsbereich des DRAM-Speicherzellenfeldes senkrecht zur Querschnittsebene des Aktivgebiets erstreckt), dem Polysilizium- Gate 140 mit einem Gate-Dielektrikum 120, welches das vertikale Gate 140 von dem Transistorkanalbereich im Siliziumsubstrat 10 trennt, und dem Drain 107 (untere Elektrode - wobei sich die As-dotierte Buried-Strap-Ausdiffusion senkrecht zur Querschnittsebene des Aktivgebiets erstreckt). Während der vorbereitenden Verfahrensschritte ist die Siliziumoberfläche durch eine Kontaktschicht 22 (entweder aus Oxid als SiO2 und/oder Nitrid als Si3N4) geschützt. Bei bestimmten Schaltungsbedingungen sind Source- und Drain-Elektrode des Transistors durchgeschaltet.
  • Über die untere Elektrode 107, die mit N+ dotiert und durch Diffusion von As-Dotierung aus der dotierten Polysilizium- "buried strap"-Schicht 105 hergestellt wurde, können Elektronen über den "buried strap" 105 fließen und in die mittlere Elektrode 32 des Grabenkondensators 30 eintreten. Eine als TTO-Schicht bezeichnete dielektrische Schicht 110 trennt das Gate 140 von dem "buried strap" 105. Die TTO-Schicht wird durch Aufbringen von hochdichtem Plasmaoxid (HDP - highdensity-plasma), das sich hauptsächlich auf planen Oberflächen bildet, erzeugt. Die dünne Seitenwand aus HDP-Oxid kann problemlos durch Ätzen entfernt werden und bleibt lediglich auf der Polysiliziumschicht 105 oberhalb des Grabens zurück. Bei Betrieb des Transistors fließen Elektronen von der oberen Elektrode 130 über den mit dem Bezugszeichen 12 gekennzeichneten Kanal im Transistorkanalbereich gegenüber von Gate 140 zur unteren Elektrode 107. Zur Veranschaulichung sei erwähnt, dass der senkrechte Kanal bei heutigen MOSFET-Technologien eine Länge von etwa 150 bis 200 nm umfasst. Im Sinne der beigefügten Ansprüche werden Gate 140 und der Transistorkanalbereich als über der unteren Elektrode 107 liegend beschrieben, da sie näher an der Substratoberfläche liegen und Teil des Transistors sind. In einer tatsächlichen DRAM-Schaltung ist in der Regel ein Satz Speicherzellen enthalten, die einen Satz Transistoren, sowie einen Satz Kondensatoren umfassen.
  • Schwankungen in der Kanallänge beeinflussen die Schwellenspannung des Transistors 100, was wiederum Auswirkungen auf die in den einzelnen Speicherzellen gespeicherte Ladungsmenge hat. Da zudem die untere Elektrode 107 durch Ausdiffusion des "buried strap" 105 gebildet wird, ist es nicht im gleichen Maße wie bei horizontalen, planar aufgebauten Transistoren möglich, den Dotierungsgradienten so zu steuern, dass ein niedrig dotierter Drain entsteht.
  • Die Erfinder fanden unerwartet heraus, dass es möglich ist, die Kurzkanaleffekte in Transistoren gegenüber Schwankungen in der Kanallänge unempfindlich zu machen und gleichzeitig durch Verändern des Schwellenspannungs-Dotierimplantats das Auftreten von Sperrschichtleckströmen der unteren Elektrode zu verringern. Im Stand der Technik wurde die Implantationsenergie so gewählt, dass der Maximalwert der Ionenverteilung etwa in der Mitte des Kanals positioniert wurde (gleichweit von oberer und unterer Elektrode entfernt, wie die gestrichelte Linie 150 zeigt). Die Erfinder fanden heraus, dass es bei vertikalen MOSFET-Bauteilen von Vorteil ist, die Kanaldotierung in vertikaler Richtung abzustufen, so dass die Maximalkonzentration der Schwellenspannungs-Dotierimplantation nach oben in Richtung der Siliziumoberfläche verlagert wird und dass die Konzentration der Kanaldotierung mittels Ionen im Bereich der oberen Elektrode 130 höher und im Bereich der unteren Elektrode 107 niedriger ist als im Stand der Technik.
  • Durch das Verwenden eines separaten, flacheren Dotierimplantats zum Festlegen der Schwellenspannung (Vt) kann im Bereich des N-dotierten Bitleitungsdiffusionsbereich 130 die Dotierkonzentration auf einen für die Steuerung der Schwellenspannung erforderlichen Maximalwert gesetzt werden. Indem der Maximalwert der Ionenverteilung nach oben verlagert wird, liegt folglich im Bereich des "buried strap" eine im Vergleich zum Stand der Technik niedrigere Konzentration vor, so dass der Fluss heißer Elektronen (sogenannte "hot electron effects") verringert wird. Zusätzlich erleichtert die Erfindung die Bildung einer einem LDD-Bereich (lightly doped drain - niedrig dotierter Drain) gleichwertigen Region in der Nähe der unteren Elektrode.
  • Im Stand der Technik wird bei der Dotierung des Kanals der Maximalwert der Schwellenspannungs-(Vt)-Dotierverteilung genau zwischen oberer und unterer Elektrode implantiert. Auf diese Weise kann ein Bauelement mit einer mittig angeordneten Implantation hergestellt werden, mit der die für die gewünschte Kanallänge erforderliche Schwellenspannung von etwa 950 bis 1000 mV erzeugt werden kann. Betrachtet man jedoch den Graphen, der die abfallende Schwellenspannung abbildet, so wird deutlich, dass in dem Bauelement zu starke Kurzkanaleffekte auftreten. In der folgenden Beschreibung der bevorzugten Ausführungsform wird die Herstellung eines Bauelements mit asymmetrisch abgestufter Dotierung beschrieben, bei der der Grad des Spannungsabfalls wesentlich verbessert wird. Die Verwendung einer asymmetrischen Kanaldotierung in einem vertikalen MOSFET ist das unerwartete Ergebnis einer Bauteil- Simulation, das experimentell bestätigt wurde.
    • Bevorzugte Ausführungsform
  • Die erfindungsgemäß hergestellten Transistoren steuern Kurzkanaleffekte unter gleichzeitiger Beibehaltung wichtiger Bauelementeigenschaften bei (wie z. B. eingeschränktes Dotieren am Buried-Strap-Diffusionsgebiet, kurzzeitiges Abfallen unter die Schwellenspannung (sub-Vt swing), DIBL-Effekte (drain induced barrier lowering) der unteren Elektrode und die Anfälligkeit für Rückwärtsspannungen (also die Änderung der Schwellenspannung bei Änderung der Substratvorspannung von z. B. -0,5 V auf -2 V)). Das Lösen dieser Aufgabe beinhaltet das Verringern der Tiefe des Schwellenspannungs-Dotierimplantats, so dass der Abstand zwischen dem Maximalwert des Implantats (in Fig. 1 durch die gestrichelte Linie 160 dargestellt) und der Sperrschicht des Bitleitungskanals (Bezugszeichen 332 in Fig. 3) höchstens ein Drittel des Abstands zwischen der Bitleitungskanal-Sperrschicht und der Kanalsperrschicht der unteren Elektrode (Bezugszeichen 308 in Fig. 3) beträgt; d. h.


  • Die in der vorliegenden Beschreibung und in den Ansprüchen erwähnten Abstände orientieren sich an dem Punkt, an dem die Ionenkonzentration an der Elektrode einen Wert erreicht, der dem für den Aufbau der Schwellenspannung erforderlichen Konzentrationswert entspricht (Bezugszeichen 332 und 308 in Fig. 3). Die Bezugszeichen 332 und 308 in Fig. 3 entsprechen den Linien 132 und 108 in Fig. 1. In einem speziellen DRAM- Aufbau mit einer Mindeststrukturgröße von etwa 110 nm wurde die Implantationsenergie zur Erzeugung der Schwellenspannungs-Dotierverteilung von 75 keV auf 35-40 keV geändert (wodurch sich die Position des Maximalwerts von 0,24 µm auf 0,12 µm verschob - damit befindet sich der Maximalwert der Konzentration knapp unter der Sperrschichtkante 132 des Diffusionsgebiets 130). Auch die Dosis wurde verändert und von 1,1 × 1013/cm2 auf 1,3 × 1013/cm2 erhöht, um die durch das As- Implantat verursachten Dotier-Feldeffekte auszugleichen. Überraschenderweise hat eine solche Veränderung der Tiefe des die Schwellenspannung verursachenden Implantats positive Auswirkungen auf die Kurzkanaleffekte. Durch das asymmetrische Kanalprofil ist es möglich, die Schwellenspannung unabhängig von der Schwankungsanfälligkeit durch Rückätzen zu steuern, da das flache Schwellenspannungs-Implantat die Kurzkanaleffekte wesentlich verringert. Die Schwankungen im Bereich L-mech wirken sich lediglich auf die niedrige Bordotierung des Kanals im Bereich des "buried strap" und damit nur sehr wenig die Schwellenspannung insgesamt aus. Die Stärke der Schwellenspannung wird vorwiegend von dem größeren Teil der Ionendotierverteilung im oberen Bereich des Kanals bestimmt. Die im folgenden erläuterten Ergebnisse beweisen eindeutig, dass die Lösung ziemlich effektiv ist und dass der Spannungsabfall wesentlich verbessert wird. Gleichzeitig werden alle anderen wichtigen Bauelementeigenschaften beibehalten. Neben der Verbesserung der Schwellenspannungssteuerung aufgrund verminderter Kurzkanaleffekte wird außerdem die Anfälligkeit für Rückwärtsspannungen (d. h. die Veränderung der Schwellenspannung bei Veränderung der p-Wannen-Vorspannung (beispielsweise von -0,5 V auf -2 V)) verringert. Allgemein kommt es in vertikalen MOSFET-Transistoren durch die asymmetrische Kanaldotierung zu einem verringerten Auftreten von heißen Elektronen, wenn bei Betrieb der untere Diffusionsbereich als Drain fungiert.
  • Im folgenden wird zuerst das Problem des Kurzkanaleffekts in vertikalen Vorrichtungen der 110 nm-Bauelemente-Generation beschrieben. Mithilfe von Simulationstechniken konnte ein detailliertes, eingehendes Verständnis für die Anfälligkeit der Bauelementeigenschaften für Schwankungen in den L-mech- Vertiefungen gewonnen werden. Zudem wurden die Auswirkungen beim Verändern verschiedener Verfahrensparameter, wie z. B. Energie und Dosis des Implantats (unter Berücksichtigung von Wannen und von Knotendiffusion), verschiedener Ausheiltemperaturen und -zeiten, Ladungszustände, Polysilizium- und Gatedotierungen, Buried-Strap-Ausdiffusionen u. s. w. untersucht. Der Schwerpunkt lag hierbei auf der Steuerung des Spannungsabfalls. Darüber hinaus wurden jedoch auch andere Bauelementparameter untersucht. Überraschenderweise hatte ein Parameter die größten Auswirkungen auf den Spannungsabfall, ohne dabei die anderen Bauelementeigenschaften zu verändern: die Energie, mit der die Schwellenspannungs-Dotierverteilung implantiert wurde, welche die Schwellenspannung des Bauelements bestimmte. In Fig. 2 stellt die durch Dreiecke gezogene gestrichelte Linie 154 die simulierte, abfallende Spannung für eine Implantationsenergie von 75 keV (nach dem herkömmlichen Verfahren) dar. Das Ergebnis der Experimente ist durch die mit Rauten versehene Linie dargestellt und entspricht ziemlich genau der simulierten Prognose. Der Spannungsabfall ist Anlass zur Sorge, da die Bauelementvertiefung (L-mech) von 350 nm in der Regel um +/- 50 nm schwankt. Im Einzelfall kann die Schwankung sogar noch größer sein kann. Aus diesem Grund kann bei einer Tiefe L-mech von 250 bis 300 nm die Schwellenspannung um etwa 600 mV bis 300 mV vom gewünschten Wert abweichen. In Fig. 2 ist auch das vorhergesagte Ergebnis eines flachen Schwellenspannungs-Dotierimplantats als durchgezogene, mit Quadraten versehene Linie 262 gezeigt. Das Diagramm zeigt eine bemerkenswerte Verbesserung beim Spannungsabfall (vgl. Kurven 262 und 264 mit 152 und 154). Zum Nachweis dieser Prognose wurde in Halbleiterscheiben bei 35 keV eine flache Dotierverteilung implantiert. Wie Fig. 2 zeigt, kamen die Ergebnisse des Experiments den Simulationswerten für das flache Schwellenspannungs-Dotierimplantat ziemlich nahe und das Abfallen der Kurve für die niedrigere Implantationsenergie wurde außerordentlich verbessert.
  • Die simulierten Dotierungsprofile (bei denen die Dotierkonzentration von der Tiefe abhängig ist) für die beiden Potentiale sind in Fig. 3 gezeigt. Die Position des Maximalwerts verschob sich von 0,24 µm im Stand der Technik (Graph 354) auf 0,12 µm für das erfindungsgemäße Dotier (Graph 364). Aufgrund dessen erhält die Bauelementvertiefung (mit einer Nenntiefe von etwa 0,35 µm) ausreichend Freiraum für Schwankungen, ohne dabei den hohen Schwellenspannungsbereich zu beeinträchtigen.
  • In einer grundlegenden Ausführungsform ändert sich Schwellenspannungs-Implantationenergie von 75 keV auf 35 bis 40 keV. Dadurch verlagert sich der Maximalwert der Kanaldotierung von der Mitte des vertikalen Gates zum oberen Drittel der Gate- Länge unterhalb der Kanal-Bitleitungs-Sperrschicht. Die Ionendotierkonzentration im Bereich der unteren Elektrode 307 ist deutlich niedriger als im Maximalbereich, wodurch Sperrschichtleckströme verringert werden. Der Anstieg des Graphen 364 im Bereich der unteren Elektrode 307 ist unproblematisch, der er außerhalb des Kanals stattfindet. Die Entkopplung des Schwellenspannungs-Dotierimplantats von anderen Implantaten in der p-Wanne (zum Steuern der vertikalen parasitären Effekte zwischen "buried strap" und "buried plate") hat den weiteren wesentlichen Vorteil, dass die Dotierkonzentration in der Nähe des Speicherknotens erheblich gesenkt und so die Knotenleckströme verringert werden. Zudem können unabhängig die Bauelementleistung, Haltezeit und die Steuerung der parasitären Effekte verbessert werden. Die Verflachung des Spannungsabfalls ist selbstverständlich nicht die einzige wichtige Bauelementeigenschaft. Es wurde experimentell untersucht und gezeigt, dass die Veränderung der Implantationsenergie nur minimale Auswirkungen auf Ids, Zurückschreiben, DIBL-Effekte und den "sub-Vt swing" hatte. Die Id- und DIBL-Werte waren geringfügig schlechter, der "sub-Vt swing" besser und die Werte für Zurückschreiben blieben unverändert.
    • Erste Ausführungsform
  • In dieser bevorzugten Ausführungsform wird das flache Bitleitungsdotierimplantat zeitgleich mit den übrigen p-Wannen- Implantaten (die hauptsächlich zum Steuern der vertikalen parasitären Effekte zwischen der Buried-Strap-Ausdiffusion und der "buried plate" außerhalb des unteren Grabenbereichs dienen) durchgeführt. Der Aufbau zu diesem Zeitpunkt ist in Fig. 1 dargestellt (es wird darauf hingewiesen, dass die "buried plate" und das Knotendielektrikum in Fig. 1 nicht enthalten sind, da sie außerhalb des interessanten Bereichs der Zeichnung liegen). Die Polysiliziumfüllung 32 des Grabens, der Grabenkragen 20, der aus Polysilizium ausgeführte "buried strap 105, die TTO-Schicht 110, die Gate-Oxidschicht 120 und das Polysilizium-Gate 140 wurden zu diesem Zeitpunkt bereits mit herkömmlichen, dem Fachmann bekannten Verfahren ausgebildet. Der Polysilizium-Stöpsel und die Nitridspacer, die einen isolierten Kontakt zum Speicherzellentransistor herstellen sollen, werden zu einem späteren Zeitpunkt ausgebildet. Das Implantationsenergie der Schwellenspannungs- Dotierverteilung wird so gewählt, dass der Abstand zwischen dem N-Bitleitungsdiffusionsbereich 130 (d. h. der Sperrschicht zwischen der Bitleitung und dem Kanal) und dem Maximalwert (Linie 160) der Implantation höchstens ein Drittel des Abstands zwischen N-Bitleitungsdiffusionsbereich 130 und dem Buried-Strap-Diffusionsbereich 107 (d. h. dem entsprechenden Übergang von Kanal und unterer Elektrode) beträgt, wie in Fig. 3 (Graph 364) gezeigt. In gegenwärtigen Herstellungsverfahren, mit denen Strukturgrößen (in der Regel die Breite des kleinsten Aktivgebiets (F)) von etwa 110 nm ausgebildet werden, wird zur Positionierung der maximalen Dotierkonzentration in der Mitte des Gates bei einer Tiefe von 0,24 µm eine Implantationsenergie von 75 keV und bei einer Plazierung in 0,12 µm Tiefe unmittelbar unterhalb des As-Übergangs eine Implantationsenergie von 35 bis 40 keV (beide Tiefen werden von der Siliziumoberfläche aus gemessen) eingesetzt. Nach diesen Verfahrensschritten ist eine Weiterverarbeitung z. B. am hinteren Ende und in der Mitte der Produktionslinie üblich und wird allgemein als "Fertigstellen der Schaltung" bezeichnet. Zu den Verfahrensschritten gehört die Fertigstellung des Bauelements, wobei Ausheilverfahren typisch und allgemein üblich sind.
    • Zweite Ausführungsform
  • In dieser Ausführungsform wird die flache Schwellenspannungs- Dotierimplantat später ausgeführt als in der ersten Ausführungsform - nämlich nach dem Ausbilden von Hilfsvorrichtungen außerhalb des DRAM-Speicherzellenfeldes. Sobald die Hilfsvorrichtungen ausgebildet sind, wird die das Speicherzellenfeld bedeckende Nitridschutzschicht entfernt. Nun kann die flache Schwellenspannungs-Dotierung in die Speicherzellen implantiert werden. Das Implantieren der Schwellenspannungsdotierung zu diesem Zeitpunkt des Verfahrens hat den Vorteil, dass das Kanaldotierungsprofil im Speicherzellenfeld weniger Ausheilvorgängen unterworfen wird. Dadurch kann die Dotierungsdosis, falls erforderlich, und insbesondere zum Steuern der Anfälligkeit für Rückwärtsspannungen, gesenkt werden.
    • Dritte Ausführungsform
  • In dieser Ausführungsform wird die flache Schwellenspannungs- Implantat nach Ausbilden der Bitleitungs-Kontaktöffnungen (über diese Öffnungen), und somit zu einem späten Zeitpunkt im Verfahren (nachdem bereits die Gates von eventuell in der Schaltung vorhandenen planaren Transistoren hergestellt wurden) ausgeführt. Dadurch wird ebenfalls die Anzahl der Ausheilvorgänge, denen die MOSFET-Kanaldotierung im Speicherzellenfeld unterworfen wird, im Vergleich zur Standarddotierimplantat nach Herstellung des Polysilizium-Gates verringert; dadurch kann die Dotierungsdosis, falls erforderlich, und insbesondere zum Steuern der Anfälligkeit für Rückwärtsspannungen, gesenkt werden. Außerdem wird in diesem Fall die Sperrschicht-Kapazität vermindert.
  • Die vorliegende Erfindung erreicht durch das Veränderung von Implantationsenergie und -dosis eine Desensibilisierung gegen ein Abfallen des Schwellenspannung. Dadurch entsteht auch ein wesentlich größerer Freiraum beim Herstellen der Buried- Strap-Vertiefung, was wiederum ein viel besseres Abfallverhalten der Kurzkanaleffekte zur Folge hat. Die komplexen Zusammenhänge innerhalb des Bauelements sind schwer zu verstehen und erforderten eine Reihe von Simulationen und Experimenten um sicherzustellen, dass das Verändern eines einzigen Parameters, nämlich der Implantationsenergie zum Erzeugen der Schwellenspannungs-Dotierverteilung, unerwartet eine wesentliche Verbesserung sowohl der Kurzkanaleffekte als auch der Sperrschichtleckströme bewirkte, während die anderen Parameter beibehalten werden konnten. Sowohl die Simulationen als auch die Experimente bestätigen das unerwartete Ergebnis, das problemlos im vorliegenden, als auch in andere Verfahren integriert werden kann. Ein weiterer Vorteil ist, dass sich zum Steuern wichtiger erfindungsgemäßer Bauelementparameter keine erhöhten Kosten ergeben, da sich lediglich die durch die Implantation bewirkte Spannung ändert.
  • Der Fachmann erkennt, dass weitere Ausführungsformen der vorliegenden Erfindung durchgeführt werden können, bei denen andere, vom vertikalen Aufbau des Transistors abhängige Implantationsenergien eingesetzt werden. Darüber hinaus ist die vorliegende Erfindung weder auf DRAM-Speicher, noch auf Siliziumsubstrate beschränkt. Auch muss das Silizium 10 nicht zwingend die Form einer dünnen Halbleiterscheibe haben, sondern kann auch eine Schicht in einem Stapel von Halbleiterschichten sein, die einen Satz vertikaler Transistoren enthalten, die wiederum in einem Satz von vertikal übereinander angeordneten Schichten angeordnet sein können. Das erfindungsgemäße Verfahren kann auch in anderen Schaltung mit vertikalen Transistoren eingesetzt werden, die in Si-Ge, Polysilizium oder anderen Halbleitermaterialien ausgeführt sind. Zum Ausbilden der Dielektrika und der Gates können ebenfalls andere Materialien beliebig eingesetzt werden.

Claims (13)

1. Vertikaler Transistor (100), ausgebildet in einem Halbleitersubstrat (12), umfassend:
eine in einer oberen Ebene des Transistors (144) ausgebildete obere Transistorelektrode (130);
eine in einer unteren Ebene des Transistors (100) ausgebildete untere Transistorelektrode (107);
ein Gate-Dielektrikum, das sich von der oberen Transistorelektrode (130) nach unten zur unteren Transistorelektrode (107) erstreckt und an einen in dem Halbleitersubstrat (12) ausgebildeten Transistorkanalbereich angrenzt;
eine Schwellenspannungs-Dotierverteilung der in das Halbleitersubstrat (12) eingebrachten Dotiersubstanz, wobei der Maximalwert der Konzentration der Dotiersubstanz in einem Bereich auftritt, der näher an der oberen (130) als an der unteren Transistorelektrode (107) liegt; und
ein Transistor-Gate (140), das an das Gate- Dielektrikum angrenzend auf der dem Transistorkanalbereich gegenüberliegenden Seite angeordnet ist.
2. Transistor nach Anspruch 1, wobei die Schwellenspannungs-Dotierverteilung einen Konzentrationswert besitzt, der vom Maximalwert ausgehend mit der Tiefe abnimmt, wobei der Konzentrationswert der Schwellenspannungs- Dotierverteilung im Kanal in der Nähe der unteren Transistorelektrode (107) einen Minimalwert besitzt.
3. Transistor nach Anspruch 1, wobei der Maximalwert der Konzentration der Dotiersubstanz in einem Abstand von der oberen Transistorelektrode (130) auftritt, der höchstens ein Drittel des Gesamtabstandes zwischen der oberen (130) und der unteren Transistorelektrode (107) beträgt.
4. Transistor nach Anspruch 2, wobei der Maximalwert der Konzentration der Dotiersubstanz in einem Abstand von der oberen Transistorelektrode (130) auftritt, der höchstens ein Drittel des Gesamtabstandes zwischen der oberen (130) und der unteren Transistorelektrode (107) beträgt.
5. DRAM-Speicher mit einem Speicherzellenfeld, wobei die Speicherzellen (80) einen vertikalen Transistor (100) enthalten, der oberhalb eines Kondensators (30) angeordnet und mit dem Kondensator (30) gekoppelt ist, wobei sich der vertikale Transistor (100) von einer oberen Transistorelektrode (130) nach unten zu einer Kondensatorelektrode erstreckt und:
eine in einer unteren Ebene des Transistors (100) ausgebildete untere Transistorelektrode (107);
ein Gate-Dielektrikum, das sich von der oberen Transistorelektrode (130) nach unten zur unteren Transistorelektrode (107) erstreckt und an einen in dem Halbleitersubstrat (12) ausgebildeten Transistorkanalbereich angrenzt;
eine Schwellenspannungs-Dotierverteilung der in das Halbleitersubstrat (12) eingebrachten Dotiersubstanz, wobei der Maximalwert der Konzentration der Dotiersubstanz in einem Bereich auftritt, der näher an der oberen (130) als an der unteren Transistorelektrode (107) liegt; und
ein Transistor-Gate (140), das an das Gate- Dielektrikum angrenzend auf der dem Transistorkanalbereich gegenüberliegenden Seite angeordnet ist.
6. DRAM-Speicher nach Anspruch 5, wobei die Schwellenspannungs-Dotierverteilung einen Konzentrationswert besitzt, der vom Maximalwert ausgehend mit der Tiefe abnimmt, wobei der Konzentrationswert der Schwellenspannungs- Dotierverteilung im Kanal in der Nähe der unteren Transistorelektrode (107) einen Minimalwert besitzt.
7. DRAM-Speicher nach Anspruch 5, wobei der Maximalwert der Konzentration der Dotiersubstanz in einem Abstand von der oberen Transistorelektrode (130) auftritt, der höchstens ein Drittel des Gesamtabstandes zwischen der oberen (130) und der unteren Transistorelektrode (107) beträgt.
8. DRAM-Speicher nach Anspruch 6, wobei der Maximalwert der Konzentration der Dotiersubstanz in einem Abstand von der oberen Transistorelektrode (130) auftritt, der höchstens ein Drittel des Gesamtabstandes zwischen der oberen (130) und der unteren Transistorelektrode (107) beträgt.
9. Verfahren zum Herstellen einer integrierten Schaltung mit einem Satz vertikaler Transistoren (100), umfassend die Schritte:
Ausbilden eines Satzes von unteren Transistorelektroden (107) in einem Halbleitersubstrat;
Ausbilden eines Satzes von oberen Transistorelektroden (130) oberhalb der unteren Transistorelektroden (107);
Herstellen eines Satzes von Transistor-Gates (140), Transistorkanalbereichen und Gate-Dielektrika zwischen den unteren (107) und den oberen Transistorelektroden (130);
Implantieren einer asymmetrischen Schwellenspannungs- Dotierverteilung mittels Ionen in die Transistorkanalbereiche, wobei die Ionenverteilung ihren höchsten Konzentrationswert in einem Bereich erreicht, der näher an den oberen als an den unteren Transistorelektroden (107) liegt.
10. Verfahren nach Anspruch 9, wobei die Schwellenspannungs- Dotierverteilung auf solche Weise implantiert wird, dass ihr Konzentrationswert vom Maximalwert ausgehend mit der Tiefe abnimmt, wobei der Konzentrationswert der Schwellenspannungs-Dotierverteilung im Kanal in der Nähe der unteren Transistorelektrode (107) einen Minimalwert besitzt.
11. Verfahren nach Anspruch 9, wobei die Schwellenspannungsverteilung der Dotiersubstanz auf solche Weise implantiert wird, dass der Maximalwert der Konzentration der Dotiersubstanz in einem Abstand von der oberen Transistorelektrode (130) auftritt, der höchstens ein Drittel des Gesamtabstandes zwischen der oberen (130) und der unteren Transistorelektrode (107) beträgt.
12. Verfahren nach Anspruch 9, wobei die Transistoren (100) in einem DRAM-Speicherzellenfeld angeordnet sind; und weiterhin die folgenden Verfahrensschritte ausgeführt werden: Ausbilden eines Satzes von Hilfstransistoren, die von dem genannten Satz von Transistoren (100) unabhängig ausgeführt werden, wobei das Implantieren der Schwellenspannungs-Dotierverteilung mittels Ionen nach dem Ausbilden des Satzes von Hilfstransistoren ausgeführt wird.
13. Verfahren nach Anspruch 9, wobei das Implantieren der Schwellenspannungs-Dotierverteilung erst nach dem Ausbilden einer ersten als Zwischenlage ausgeführten dielektrischen Schicht oberhalb des Satzes von vertikalen Transistoren (100) und dem Öffnen einer Reihe von Kontaktöffnungen in der ersten als Zwischenlage ausgeführten dielektrischen Schicht ausgeführt wird.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724031B1 (en) * 2003-01-13 2004-04-20 International Business Machines Corporation Method for preventing strap-to-strap punch through in vertical DRAMs
US7494596B2 (en) * 2003-03-21 2009-02-24 Hewlett-Packard Development Company, L.P. Measurement of etching
US7102914B2 (en) * 2004-02-27 2006-09-05 International Business Machines Corporation Gate controlled floating well vertical MOSFET
US20050285175A1 (en) * 2004-06-23 2005-12-29 International Business Machines Corporation Vertical SOI Device
US7078756B2 (en) * 2004-12-06 2006-07-18 International Business Machines Corporation Collarless trench DRAM device
US8004038B2 (en) * 2006-05-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Suppression of hot-carrier effects using double well for thin gate oxide LDMOS embedded in HV process
EP4120357A1 (de) 2021-07-16 2023-01-18 Hitachi Energy Switzerland AG Leistungshalbleiterbauelement
WO2023004292A1 (en) * 2021-07-19 2023-01-26 San Jose State University Research Foundation Variable channel doping in vertical transistor

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63258060A (ja) * 1987-04-15 1988-10-25 Nec Corp 半導体記憶装置
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET

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