CN1244143C - 半导体器件 - Google Patents

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Abstract

本发明的是，同时消除空隙产生、掺杂的绝缘体中的杂质向半导体衬底等扩散以及由氮化硅膜引起的栅绝缘膜变薄这些与元件隔离有关的问题。在沟槽(2)内，在掺杂的氧化硅膜(31D)与衬底(1)之间配置氮氧化物膜(310N1)和氧化硅膜(3101)，在比掺杂的氧化硅膜(31D)更靠沟槽(2)的开口入口侧配置氧化硅膜(3102)。借助于利用氧化硅膜(3101)的氮化处理形成氮氧化物膜(310N1)。沟槽(2)的开口入口附近被氧化硅膜(3101、3102)和氮氧化硅膜(310N1)占据。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别是涉及同时消除空隙的发生、掺杂的绝缘体中的杂质向半导体衬底等的扩散以及由氮化硅膜引起的栅绝缘膜变薄这些与元件隔离有关的问题的技术。
背景技术
为了在半导体集成电路中的元件之间无电干扰地使各个元件完全独立地工作，必须形成具有元件隔离区的元件隔离结构。
作为形成元件隔离区的方法之一，沟槽隔离法(trench隔离法)已广为人知，还对之提出了多种改进。关于沟槽隔离法，是在衬底上形成沟槽(trench)，在该沟槽内充填绝缘物。由于应用沟槽隔离法几乎不发生鸟嘴，所以可以说它是在使半导体集成电路微细化方面不可缺少的元件隔离方法之一。
参照图63的剖面图对现有的半导体器件500进行说明。半导体器件500包含硅衬底501、沟槽的元件隔离部531、MOSFET(金属-氧化物-半导体场效应晶体管)590。
在衬底501上，从衬底主表面501S向内部形成沟槽502，在该沟槽502内配置了元件隔离部531。现有的元件隔离部531由氧化硅膜或内壁氧化膜531a和氧化硅膜或掩埋氧化膜531b构成。内壁氧化膜531a与沟槽502的整个内表面相接，并且沿该内壁表面形成。掩埋氧化膜531b与内壁氧化膜531a相接而配置，掩埋了沟槽502。
在被元件隔离部531划分的有源区或元件形成区形成MOSFET590。详细地说，在衬底主表面501S上的有源区内，1对源/漏区593隔着沟道区形成，在衬底主表面501S上，以与上述沟道区相向的方式依次形成由氧化硅膜构成的栅绝缘膜592和栅电极591。
下面参照图64～图67的剖面图，对现有的半导体器件500的制造方法进行说明。首先，在基板主表面501S上依次形成基底氧化硅膜505和氮化硅膜506(参照图64)。然后，用照相制版技术刻蚀上述膜505、506和衬底501以构制图形，在衬底501内形成沟槽502(参照图64)。
接着，对在沟槽502内露出的衬底501的内表面进行热氧化，形成内壁氧化膜531a(参照图65)。然后用CVD(化学气相淀积)法在整个面上淀积掩埋氧化膜531b，据此，以掩埋氧化膜531b充填沟槽502(参照图65)。
然后，用CMP(化学机械抛光)法，以氮化硅膜506作为终止层除掉该氮化硅膜506上的掩埋氧化膜531b，使掩埋氧化膜531b平坦(参照图66)。之后，为了调整元件隔离部531的高度用氢氟酸除掉部分掩埋氧化膜531b。再后，用热磷酸除掉氮化硅膜506，用氢氟酸除掉基底氧化硅膜505。由此，完成元件隔离部531(参照图67)。
此后，形成MOSFET 590。具体地说，用离子注入法形成阱、沟道截止区以及用于控制阈值沟道杂质层。然后，形成栅绝缘膜592、栅电极591以及源/漏区593。由此，完成图63的半导体器件500。
另外，有关沟槽元件隔离的技术在例如特许文献1中作了介绍。
[特许文献1]
特开2000-332099号公报
在半导体器件500的制造方法中，如上所述，由于用CVD法在沟槽502内淀积掩埋氧化膜531b，所以当随着半导体器件500的微细化，沟槽502的长宽比增大时，掩埋氧化膜531b内容易产生空隙。该空隙在CMP后或对氧化硅膜531b和/或505进行氢氟酸处理后作为微细的沟槽出现在元件隔离部531的表面。当在该微细的沟槽内例如埋入布线层用的布线材料，并且在构制成该布线材料的图形后还残存在其中时，布线层就会短路。这样，空隙的产生导致成品率下降。
为了抑制空隙的产生，使用通过掺入杂质使掩埋特性得以提高的氧化硅膜作为掩埋氧化膜531b是有效的。但是，掺入掩埋氧化膜531b内的杂质因该膜531b形成后的热处理工序而向衬底501内及元件隔离部531上的布线层扩散，因而存在MOSFET 590的特性产生分散等问题。具体地说，向元件隔离部531与衬底501的界面及衬底501内扩散的杂质使MOSFET 590的阈值电压改变，使栅绝缘膜592形成时的氧化速度改变。还有，当向衬底501内扩散的杂质在衬底501与栅绝缘膜592的界面上形成界面能级时，MOSFET 590的特性发生改变，漏泄电流增大。另外，当杂质向延伸到元件隔离部531的栅电极591中扩散时，栅电极591的功函数改变，因而MOSFET 590的特性发生改变。
为了抑制这种杂质扩散，在上述特许文献1(特开2000-332099号公报)中提出了借助于在内壁氧化膜531a与掩埋氧化膜531b之间淀积氮化硅膜，将内壁结构制成2层。但是，由于淀积上述氮化硅膜使沟槽502的长宽比相应地增大，所以在掩埋氧化膜531b形成时易产生空隙。还有，由于上述氮化硅膜在栅氧化膜592形成时起氧化抑制作用，所以在元件隔离部531附近栅绝缘膜592变薄，因而栅绝缘膜592的可靠性降低。
发明内容
本发明鉴于有关方面，其目的在于提供同时消除空隙产生、掺杂的绝缘体中的杂质向半导体衬底等扩散以及由氮化硅膜引起的栅绝缘膜变薄这些与元件隔离有关的问题的半导体器件。
本发明的半导体器件包括半导体衬底、掺入杂质的绝缘体、未掺入杂质的绝缘体、第1氮氧化物膜和MIS型晶体管。上述半导体衬底具有主表面，同时具有通过在上述主表面上设置其开口入口而形成的沟槽。上述掺入了杂质的绝缘体配置在上述沟槽内。上述未掺入杂质的绝缘体在上述沟槽内隔着上述掺杂的绝缘体与上述沟槽的底面相向地配置。上述第1氮氧化物膜在上述沟槽内在上述掺杂的绝缘体与上述半导体衬底之间以及在上述未掺入杂质的绝缘体与上述半导体衬底之间配置。上述MIS型晶体管在上述半导体衬底的上述主表面中未形成上述沟槽的区域配置。然后，上述掺杂的绝缘体借助于上述未掺杂的绝缘体和上述第1氮氧化物膜与上述半导体衬底隔离。
或者，本发明的半导体器件包括半导体衬底、掺入了杂质的绝缘体、未掺入杂质的绝缘体、氧化硅膜、氮氧化物膜和MIS型晶体管。上述半导体衬底具有主表面，同时具有通过在上述主表面上设置其开口入口而形成的沟槽。上述掺入了杂质的绝缘体配置在上述沟槽内。上述未掺入杂质的绝缘体在上述沟槽内隔着上述掺杂的绝缘体与上述沟槽的底面相向地配置。上述氧化硅膜在上述沟槽内在上述掺杂的绝缘体与上述半导体衬底之间配置。上述氮氧化物膜在上述沟槽内在上述未掺杂的绝缘体与上述半导体衬底之间以及在上述未掺杂的绝缘体与上述掺杂的绝缘体之间配置。上述MIS型晶体管在上述半导体衬底的上述主表面中未形成上述沟槽的区域配置。然后，上述掺杂的绝缘体借助于上述氧化硅膜、上述未掺杂的绝缘体和上述氮氧化物膜与上述半导体衬底隔离。
本发明还包括，
一种半导体器件，其特征在于，
包括：
具有主表面，同时具有在上述主表面上设置其开口入口而形成的沟槽的半导体衬底，
在上述沟槽内配置的、掺入了杂质的绝缘体，
在上述沟槽内，通过上述掺杂的绝缘体与上述沟槽的底面相向地配置的、未掺入杂质的绝缘体，
在上述沟槽内，在上述掺杂的绝缘体与上述半导体衬底之间，以及在上述未掺杂杂质的绝缘体与上述半导体衬底之间配置的第1氮氧化物膜，
在上述半导体衬底的上述主表面中的未形成上述沟槽的区域配置的MIS型晶体管，以及
在上述掺杂的绝缘体与上述未掺杂杂质的绝缘体之间配置的第2氮氧化物膜；
上述掺杂的绝缘体借助于上述未掺杂的绝缘体和上述第1氮氧化物膜与上述半导体衬底隔离。
附图说明
图1是用于说明实施例1的半导体器件的剖面图。
图2是用于说明实施例1的半导体器件的沟槽型元件隔离部的剖面图。
图3是用于说明实施例1的半导体器件的制造方法的剖面图。
图4是用于说明实施例1的半导体器件的制造方法的剖面图。
图5是用于说明实施例1的半导体器件的制造方法的剖面图。
图6是用于说明实施例1的半导体器件的制造方法的剖面图。
图7是用于说明实施例1的半导体器件的制造方法的剖面图。
图8是用于说明实施例1的半导体器件的制造方法的剖面图。
图9是用于说明实施例1的半导体器件的另一制造方法的剖面图。
图10是用于说明实施例1的半导体器件的另一制造方法的剖面图。
图11是用于说明实施例1的半导体器件的另一制造方法的剖面图。
图12是用于说明实施例1的半导体器件的另一制造方法的剖面图。
图13是用于说明实施例2的半导体器件的剖面图。
图14是用于说明实施例2的半导体器件的沟槽型元件隔离部的剖面图。
图15是用于说明实施例2的半导体器件的制造方法的剖面图。
图16是用于说明实施例2的半导体器件的制造方法的剖面图。
图17是用于说明实施例2的半导体器件的制造方法的剖面图。
图18是用于说明实施例2的半导体器件的制造方法的剖面图。
图19是用于说明实施例2的半导体器件的制造方法的剖面图。
图20是用于说明实施例2的半导体器件的另一制造方法的剖面图。
图21是用于说明实施例2的半导体器件的另一制造方法的剖面图。
图22是用于说明实施例2的半导体器件的另一制造方法的剖面图。
图23是用于说明实施例2的半导体器件的另一制造方法的剖面图。
图24是用于说明实施例3的半导体器件的剖面图。
图25是用于说明实施例3的半导体器件的沟槽型元件隔离部的剖面图。
图26是用于说明实施例3的半导体器件的制造方法的剖面图。
图27是用于说明实施例3的半导体器件的制造方法的剖面图。
图28是用于说明实施例3的半导体器件的制造方法的剖面图。
图29是用于说明实施例3的半导体器件的制造方法的剖面图。
图30是用于说明实施例3的半导体器件的制造方法的剖面图。
图31是用于说明实施例3的半导体器件的制造方法的剖面图。
图32是用于说明实施例3的半导体器件的另一制造方法的剖面图。
图33是用于说明实施例3的半导体器件的另一制造方法的剖面图。
图34是用于说明实施例3的半导体器件的另一制造方法的剖面图。
图35是用于说明实施例3的半导体器件的另一制造方法的剖面图。
图36是用于说明实施例3的半导体器件的另一制造方法的剖面图。
图37是用于说明实施例4的半导体器件的剖面图。
图38是用于说明实施例4的半导体器件的沟槽型元件隔离部的剖面图。
图39是用于说明实施例4的半导体器件的制造方法的剖面图。
图40是用于说明实施例4的半导体器件的制造方法的剖面图。
图41是用于说明实施例4的半导体器件的制造方法的剖面图。
图42是用于说明实施例4的半导体器件的制造方法的剖面图。
图43是用于说明实施例4的半导体器件的另一制造方法的剖面图。
图44是用于说明实施例4的半导体器件的另一制造方法的剖面图。
图45是用于说明实施例4的半导体器件的另一制造方法的剖面图。
图46是用于说明实施例4的半导体器件的另一制造方法的剖面图。
图47是用于说明实施例4的半导体器件的另一制造方法的剖面图。
图48是用于说明实施例5的半导体器件的剖面图。
图49是用于说明实施例5的半导体器件的沟槽型元件隔离部的剖面图。
图50是用于说明实施例5的半导体器件的制造方法的剖面图。
图51是用于说明实施例5的半导体器件的制造方法的剖面图。
图52是用于说明实施例5的半导体器件的制造方法的剖面图。
图53是用于说明实施例5的半导体器件的制造方法的剖面图。
图54是用于说明实施例5的半导体器件的另一制造方法的剖面图。
图55是用于说明实施例5的半导体器件的另一制造方法的剖面图。
图56是用于说明实施例5的半导体器件的另一制造方法的剖面图。
图57是用于说明实施例5的半导体器件的另一制造方法的剖面图。
图58是用于说明实施例5的半导体器件的另一制造方法的剖面图。
图59是用于说明实施例1～5的变例1的半导体器件的制造方法的剖面图。
图60是用于说明实施例1～5的变例1的半导体器件的制造方法的剖面图。
图61是用于说明实施例1～5的变例1的半导体器件的制造方法的剖面图。
图62是用于说明实施例1～5的变例1的半导体器件的制造方法的剖面图。
图63是用于说明现有的半导体器件的剖面图。
图64是用于说明现有的半导体器件的制造方法的剖面图。
图65是用于说明现有的半导体器件的制造方法的剖面图。
图66是用于说明现有的半导体器件的制造方法的剖面图。
图67是用于说明现有的半导体器件的制造方法的剖面图。
具体实施方式
(实施例1)
图1示出了实施例1的半导体器件101的示意剖面图，图2示出了用于说明该半导体器件的101的沟槽型元件隔离部31的剖面图。半导体器件101包含例如由硅构成的半导体衬底(以下也简称为“衬底”)、元件隔离部31和半导体元件(这里，作为一个例子，列举了MOSFET或MISFET(金属-绝缘体-半导体场效应晶体管)90)。
具体地说，在衬底1上从衬底主表面1S向内部形成深度约150～500nm的沟槽2(这时，沟槽2的开口入口设置在衬底主表面1S上)，在该沟槽2内配置元件隔离部31。
如图2所示，元件隔离部31在大的方面分为掺入了杂质的绝缘体(这里以掺氟的氧化硅膜为例)31D和未掺入杂质的周边绝缘体31ND，周边绝缘体31ND与掺杂的绝缘体31D相接，并且包围了该绝缘体31D整体。另外，周边绝缘体31ND从大的方面分为由氧化硅构成的氧化物部分31O和由氮氧化硅构成的氮氧化物部分31ON，不包含氮化硅膜。在元件隔离部31中，氧化物部分31O由2个氧化硅膜31O1、31O2构成，氮氧化物部分31ON由氮氧化物膜31ON1构成。
详细地说，氧化硅膜31O1与沟槽2的整个内表面2S(由侧面2W和底面2B构成)相接，并且沿该内表面2S形成，其剖面视图呈U字形。氧化硅膜31O1的厚度(与内表面2S垂直的方向上的尺寸)为5nm～30nm左右。
另外，氮氧化物膜31ON′在沟槽2内以隔着氧化硅膜31O1与衬底1相向的方式形成。氮氧化物膜31ON1与氧化硅膜31O1相接，并且沿该膜31O1形成，其剖面视图呈U字形。这时，氮氧化物膜31ON1具有隔着氧化硅膜31O1与沟槽2的侧面2W相向的部分。如后所述，氮氧化物膜31ON1借助于利用氧化物部分31O中的氧化硅膜31O1的氮化处理形成，该膜31ON1的厚度(与沟槽2的内表面2S垂直的方向上的尺寸)为0.5nm～2nm左右。
然后，掺杂的氧化硅膜31D和氧化物部分31O的氧化硅膜(或未掺杂的绝缘体)31O2以隔着氮氧化物膜31ON1和氧化硅膜31O1与衬底1相向的方式配置在沟槽2内。换言之，这时，氮氧化物膜31ON1和氧化硅膜31O1在沟槽2内配置在掺杂的氧化硅膜31D与衬底1之间以及在氧化硅膜31O2与衬底1之间。还有，氧化硅膜31O1在沟槽2内配置在氮氧化物膜31ON1与衬底1之间。另外，这里，上述两膜31D、31O2的厚度(与沟槽2的内底面2B或衬底主表面1S垂直的方向上的尺寸)大致相等。
再具体地说，上述两膜31D、31O2在沟槽2内形成2层结构。详细地说，掺杂的氧化硅膜31D配置在沟槽2的底面2B一侧，其底面和侧面(与沟槽2的底面2B和侧面2W相向的表面)与氮氧化物膜31ON1相接。另一方面，氧化硅膜31O2配置在比掺杂的氧化硅膜31D靠沟槽2的开口入口侧(因此，氧化硅膜31O2以隔着掺杂的氧化硅膜31D与沟槽2的底面2B相向的方式配置)，其底面(与沟槽2的底面2B相向的表面)与掺杂的氧化硅膜31D相接，而侧面(与沟槽2的侧面2W相向的表面)与氮氧化物膜31ON1相接。即，掺杂的氧化硅膜31D的整个表面与氧化硅膜31O2和氮氧化物膜31ON1相接。然后，掺杂的氧化硅膜31D借助于氧化硅膜31O1、31O2和氮氧化物膜31ON1与衬底1隔离。
这时，在沟槽2的开口入口附近，从沟槽2的侧面2W，或开口入口边沿侧，氧化硅膜31O1、氮氧化物膜31ON1和氧化硅膜31O2依次排列，沟槽2的开口入口附近被这些膜31O1、31ON1、31O2，即氧化物部分31O和氮氧化物部分31ON占据。也就是说，在该开口入口附近未配置氮化硅膜。
另外，在沟槽2的开口入口附近，氧化硅膜31O1的端部处于与衬底主表面1S大致相同的高度上，氮氧化物膜31ON1的端部比衬底主表面1S向沟槽2的外侧(上方)突出，氧化硅膜31O2的上表面(相向于与掺杂的氧化硅膜31D相接的表面的表面)处于与氮氧化物膜31ON1的上述端部大致相同的高度的水平上。即，元件隔离部31没有比衬底主表面1S下洼(塌陷)的部分。还有，衬底1上沟槽2的开口入口边沿被作成圆形，与这种形状相对应，在开口入口边沿附近，随着向端部(前端)靠近氧化硅膜31O1的厚度逐渐增大。
返回图1，在被元件隔离部31划分的有源区或元件形成区(即，在主表面1S中的未形成沟槽2的区域)形成MOSFET 9O。详细地说，在有源区的衬底主表面1S内，隔着沟道区形成1对源/漏区93。另外，源/漏区93与元件隔离部31相接，还有，它们比元件隔离部31(在这里，比氧化硅膜31O2)浅。然后，在衬底主表面1S上与上述沟道区相向地在衬底主表面1S上依次形成例如由氧化硅膜构成的栅绝缘膜92和栅电极91。
下面，除参照图1和图2外，还参照图3～图8的剖面图对半导体器件101的制造方法进行说明。首先，在基板主表面1S上依次形成膜厚约5nm～30nm的基底氧化硅膜5和膜厚约50nm～200nm的氮化硅膜6(参照图3)。然后，用照相制版技术刻蚀上述膜5、6和衬底1以构制图形，形成至衬底1内的沟槽2(参照图3)。另外，沟槽2在衬底1内形成约150nm～500nm的深度。
接着，对在沟槽2内露出的衬底1的内表面2S进行热氧化，形成膜厚约5nm～30nm的氧化硅膜31O1(参照图4)。这时，氧化硅膜31O1的端部与基底氧化硅膜5相结合(相接)。另外，也可以说两膜31O1、5相互共有端部。还有，在该热氧化时，由于衬底1中两氧化硅膜31O1、5的结合部附近即开口入口边沿也被氧化，所以该边沿部分变成圆形(参照图2)。
接着，借助于进行氮化处理，具体地说，借助于在含氮的气氛(气体)中进行等离子体处理，利用氧化硅膜31O1在该膜31O1的表面形成氮氧化物膜31ON1(参照图4)。借助于这种氮化处理，氮氧化物膜31ON1与氧化硅膜31O1相接而被形成，以及以具有与沟槽2的侧面2W相向的部分的方式被形成。还有，这时，在基底氧化硅膜5的侧面(在沟槽2内露出)上也形成氮氧化物膜31ON1的一部分。
之后，用HDP-CVD(高密度等离子体-化学气相淀积)法在沟槽2内淀积掺氟的氧化硅膜31D(参照图5)。这时，选定成膜条件，使得如图5所示，在沟槽2的开口入口附近，在氮氧化物膜31ON1上淀积掺杂的氧化硅膜31D，换句话说，在开口入口附近露出氮氧化物膜31ON1，再换句话说，沟槽2内的该膜31D在剖面视图中不呈U字形。另外，掺杂的氧化硅膜31D也淀积在氮化硅膜6的上表面(相向于与基底氧化硅膜5相接的表面的表面)上，在图5中示出了还淀积在该膜6的侧面上的情形。
接着，用HDP-CVD法在整个面上淀积构成氧化物部分31O的氧化硅膜31O2(至少以覆盖沟槽2内的掺杂的氧化硅膜31D方式，并且是充填沟槽2的方式淀积)，将沟槽2完全充填(参照图6)。
然后，采用以氮化硅膜6作为终止层的CMP(化学机械抛光)法除掉该氮化硅膜6上的膜31D、31O2，使氧化硅膜31O2平坦(参照图7)。之后，为了调整元件隔离部31的高度用氢氟酸部分地除掉氧化硅膜31O2。再后，用热磷酸除掉氮化硅膜6，用氢氟酸除掉基底氧化硅膜5。
另外，由于在除掉基底氧化硅膜5时，也除掉了氧化硅膜31O2的一部分，所以这时要考虑被除掉的量来实施在除掉氮化硅膜6之前进行的氧化硅膜31O2的部分去除处理。另外，在刻蚀氧化硅膜31O2和/或基底氧化硅膜5时，可以除掉残留在氮化硅膜6的侧面上的掺杂的氧化硅膜31D。另外，如上所述，由于在基底氧化硅膜5的侧面也形成了氮氧化物膜31ON1，所以在除掉基底氧化硅膜5后，氧化硅膜31O1的端部形成与衬底主表面1S大致相同的高度，而氮氧化物膜31ON1的端部比衬底主表面1S突出。
由此，完成了元件隔离部31(参照图8)。按照该制造方法，在衬底1与掺杂的氧化硅膜31D之间配置了氧化硅膜31O1和氮氧化物膜31ON1，在比掺杂的氧化硅膜31D靠沟槽2的开口入口侧配置氧化硅膜31O2。而且，由于在沟槽2内衬底1、氧化硅膜31O1和氮氧化物膜31ON1相接而形成，同时氧化硅膜31O2与在开口入口附近露出的氮氧化物膜31ON1相接而形成，所以开口入口附近被氧化硅膜31O1、31O2和氮氧化硅膜31ON1占据。另外，借助于氧化硅膜31O1、31O2和氮氧化物膜31ON1的形成工序，掺杂的氧化硅膜31D被周边绝缘体31ND包围。
之后，形成MOSFET 90。具体地说，用离子注入法形成阱、沟道截止区以及用于控制阈值沟道杂质层。然后，形成栅绝缘膜92，借助于淀积电极材料并对其构制图形形成栅电极91。然后，用离子注入法形成源/漏区93。由此，完成图1的半导体器件101。
根据这种半导体器件101及其制造方法，可以得到以下的效果。
首先，由于掺杂的氧化硅膜31D有优良的埋入沟槽2的特性，所以即使沟槽2狭窄，也能抑制空隙的产生。还有，由于在比氧化硅膜31O2靠下处配置了掺杂的氧化硅膜31D，所以在掺杂的氧化硅膜31D形成后，沟槽2的长宽比变小。由此，在掩埋未掺入杂质的氧化硅膜31O2时，可以抑制空隙的产生。因此，能够减少由空隙引起的不良现象。
另外，周边绝缘体31ND包围了掺杂的氧化硅膜31D，所以可以防止上述杂质向衬底1内和向栅电极91扩散。具体地说，借助于氮氧化物膜31ON1和氧化硅膜31O1，可以防止掺杂的氧化硅膜31D中的杂质向衬底1扩散，或者借助于氧化硅膜31O1、31O2和氮氧化物膜31ON1，可以防止上述杂质向衬底主表面1S附近(例如源/漏区93)以及向元件隔离部31上的要素(例如栅电极91)扩散。因此，能够减少上述杂质引起的不良现象，例如MOSFET 90的特性变化、漏泄电流的产生。这时，由于氮氧化物阻止杂质扩散的能力比氧化硅的强，所以借助于氮氧化物膜31ON1，能更切实防止杂质向衬底1内(包括衬底主表面1S附近)扩散。
另外，借助于利用了氧化硅膜31O1的氮化处理形成氮氧化物膜31ON1。由于与CVD法等淀积法相比，按照这种氮化处理能够形成薄的膜，还有，即使在沟槽2内与用淀积法相比也能得到均匀的膜厚，所以能够不大幅度增加沟槽2的长宽比而形成氮氧化物膜31ON1。因此，能够抑制元件隔离部31中的空隙，从而抑制由空隙引起的不良现象。
另外，应用氮氧化物部分31ON还可以得到与用氮化硅膜的场合不同的下述效果。即，开口入口附近被氧化物部分31O和氮氧化物部分31ON占据，在该开口入口附近不配置氮化硅膜。如已说明的那样，若在开口入口附近存在氮化硅膜，在对衬底主表面1S进行氧化以形成栅绝缘膜92时，具有氮化硅膜所施加的抑制氧化的作用。因此，栅绝缘膜92在元件隔离部附近变薄，栅绝缘膜92的可靠性下降。但是，在半导体器件101中，如上所述，由于在开口入口附近不存在氮化硅膜，以及由于氮氧化物与氮化硅相比难以使上述的栅绝缘膜变薄，所以能够提高栅绝缘膜92的可靠性，从而提高半导体器件101的可靠性。
下面参照图9～图12对半导体器件101的另一制造方法进行说明。首先，用与上述制造方法相同的方法，直至形成氮氧化物膜31ON1。之后，用HDP-CVD法在沟槽2内淀积掺氟的氧化硅膜31D(用的绝缘膜)(参照图9)。这时，在沟槽2内淀积比已完成的元件隔离部31中的掺杂的氧化硅膜31D厚的该膜31D。另外，如图9所示，与上述制造方法不同，可以在沟槽2的开口入口附近，在氮氧化物膜31ON上淀积掺杂的氧化硅膜31D，即。该膜31D也可以在沟槽内其剖面视图为U字形。还有，该掺杂的氧化硅膜31D也可以从沟槽2内跨越氮化硅膜6的上表面连续形成。
接着，用氢氟酸除掉所淀积的氧化硅膜31D的一部分(参照图1O)。更具体些说，借助于刻蚀掺杂的氧化硅膜31D的上表面部分，调整该膜31D的尺寸(厚度)，在沟槽2内形成与在已完成的元件隔离部31中的该氧化硅膜31D。另外，进行氢氟酸处理，使得氮氧化物膜31ON1在开口入口附近露出。另外，借助于除掉氧化硅膜31D中在氮化硅膜6的侧面上的部分(最好完全除掉)，以加宽因该部分而变窄的开口入口。这时，由于在沟槽2内在比氧化硅膜31O1更靠掺杂的氧化硅膜31D侧配置了氮氧化物膜31ON1，所以能够利用氮氧化物膜31ON1使得在进行上述氢氟酸处理时不对氧化硅膜31O1刻蚀(可以保护它免受上述氢氟酸刻蚀)。
之后，借助于用与上述制造方法相同的方法，进行氧化硅膜31O2的淀积(参照图11)和CMP处理(参照图12)，完成半导体器件101。这时，如上所述，由于开口入口因对掺杂的氧化硅膜31D的氢氟酸处理而加宽，所以能够抑制空隙，很好地淀积氧化硅膜31O2。
(实施例2)
图13示出了实施例2的半导体器件102的示意剖面图，图14示出了用于说明该半导体器件102的沟槽型元件隔离部32的剖面图。半导体器件102具有将半导体器件101(参照图1和图2)中元件隔离部31变为元件隔离部32的结构，该元件隔离部32基本上具有对元件隔离部31(参照图2)中氧化硅膜31O1与氮氧化物膜31ON1互换配置位置的结构。
具体地说，在衬底1的沟槽2内配置了元件隔离部32。如图14所示，元件隔离部32在大的方面分为掺入杂质的绝缘体(这里举掺氟的氧化硅膜为例)32D和未掺入杂质的周边绝缘体32ND，周边绝缘体32ND与掺杂的绝缘体32D相接，并且包围了该绝缘体32D整体。另外，周边绝缘体32ND从大的方面分为由氧化硅构成的氧化物部分32O和由氮氧化硅构成的氮氧化物部分32ON，不包含氮化硅膜。在元件隔离部32中，氧化物部分32O由2个氧化硅膜32O1、32O2构成，氮氧化物部分32ON由氮氧化物膜32ON1构成。
详细地说，氮氧化物膜32ON1与沟槽2的整个内表面2S相接，并且沿该内表面2S形成，其剖面视图呈U字形。这时，氮氧化物膜32ON1具有与沟槽2的侧面2W相向的部分。如后所述，氮氧化物膜32ON1借助于利用了氧化物部分32O中的氧化硅膜32O1的氮化处理而形成，另外，氮氧化物膜32ON1的厚度与已述及的氮氧化物膜31ON1(参照图2)的大致相同。
另外，氧化硅膜32O1在沟槽2内以隔着氮氧化物膜32ON1与衬底1相向的方式形成。氧化硅膜32O1与氮氧化物膜32ON1相接，并且沿该膜32ON1形成，其剖面视图呈U字形。还有，氧化硅膜32O1厚度与已述及的氧化硅膜31O1(参照图2)的大致相同。
然后，掺杂的氧化硅膜32D和氧化物部分32O的氧化硅膜(或未掺杂的绝缘体)32O2以隔着氧化硅膜32O1和氮氧化物膜32ON1与衬底1相向的方式配置在沟槽2内。换言之，这时，氧化硅膜32O1和氮氧化物膜32ON1在沟槽2内配置在掺杂的氧化硅膜32D与衬底1之间以及氧化硅膜32O2与衬底1之间。另外，这里，上述两膜32D、32O2的厚度大致相等，这与已述及的膜31D、31O2(参照图2)的情形相同。
更具体地说，上述两膜32D、32O2在沟槽2内形成2层结构。详细地说，掺杂的氧化硅膜32D配置在沟槽2的底面2B一侧，其底面和侧面与氧化硅膜32O1相接。另一方面，氧化硅膜32O2配置在比掺杂的氧化硅膜32D靠沟槽2的开口入口侧(因此，氧化硅膜31O2以隔着掺杂的氧化硅膜32D与沟槽2的底面2B相向的方式配置)，其底面与掺杂的氧化硅膜32D相接，而侧面与氧化硅膜32O1相接。即，掺杂的氧化硅膜32D的整个表面与氧化硅膜32O1、32O2相接。然后，掺杂的氧化硅膜32D借助于氧化硅膜32O1、32O2和氮氧化物膜32ON1与衬底1隔离。
这时，在沟槽2的开口入口附近，从沟槽2的侧面2W或开口入口边沿侧，氮氧化物膜32ON1、氧化硅膜32O1和氧化硅膜32O2依次排列，沟槽2的开口入口附近被这些膜32ON1、32O1、32O2，即氧化物部分32O和氮氧化物部分32ON占据。也就是说，在该开口入口附近未配置氮化硅膜。
另外，在沟槽2的开口入口附近，氮氧化物膜32ON1和氧化硅膜32O1的端部处于与衬底主表面1S大致相同的高度上，氧化硅膜32O2的上表面比衬底主表面1S向沟槽2的外侧(上方)突出。即，元件隔离部32没有比衬底主表面1S下洼的部分。还有，衬底1上沟槽2开口入口边沿被作成圆形，氮氧化物膜32ON1沿这种形状形成(厚度大致均匀)。另一方面，氧化硅膜32O1的端部与上述作成圆形的形状相对应，与已述的氧化硅膜31O1(参照图2)具有相同的形状。
然后，与半导体器件101(参照图1)一样，在被元件隔离部32划分的有源区或元件形成区形成MOSFET 90。
下面，除参照图13和图14外，还参照图15～图19的剖面图对半导体器件102的制造方法进行说明。首先，用与已述的半导体器件101的制造方法相同的方法，形成基底氧化硅膜5和氮化硅膜6，然后，形成至衬底1内的沟槽2(参照图15)。接着，与已述的半导体器件101的制造方法相同，对在沟槽2内露出的衬底1的内表面2S进行热氧化，形成氧化硅膜32O1(参照图15)。
接着，借助于进行氮化处理，具体地说，借助于在含氮的气氛(气体)中进行热处理，在氧化硅膜32O1与衬底1的界面附近引入氮，形成氮氧化物膜32ON1(参照图15)。借助于这种氮化处理，氮氧化物膜32ON1以具有与沟槽2的侧面2W相向的部分的方式被形成。这时，可以认为氮氧化物膜32ON1通过由氧化硅膜32O1供给氧，以及由氧化硅膜32O1和/或衬底1供给硅而形成，从而可以认为该氮氧化物膜32ON1至少利用氧化硅膜32O1形成。另外，氮氧化物膜32ON1的端部与基底氧化硅膜5相接，因此，该端部与衬底主表面1S处于大致相同的高度上。
其后的制造方法与已述的半导体器件101的基本相同。具体而言，用HDP-CVD法在沟槽2内淀积掺氟的氧化硅膜32D(参照图16)。其后，用HDP-CVD法淀积构成氧化物部分32O的氧化硅膜32O2，由此，将沟槽2完全充填(参照图17)。这时，由于氧化硅膜32O2与在开口入口附近露出的氧化硅膜32O1相接而形成，所以开口入口附近被氧化硅膜32O1、32O2和氮氧化硅膜32ON1占据。然后，采用以氮化硅膜6作为终止层的CMP法除掉该氮化硅膜6上的膜32D、32O2，使氧化硅膜32O 2平坦(参照图18)。之后，为了调整元件隔离部32的高度用氢氟酸除掉氧化硅膜32O2的一部分。再后，通过依次除掉氮化硅膜6、基底氧化硅膜5，完成元件隔离部32(参照图19)。之后，形成MOSFET90，完成图13的半导体器件102。
另外，如上所述，由于氮氧化硅膜32ON1的端部与衬底主表面1S处于大致相同的高度上，所以在除掉基底氧化硅膜后，氮氧化硅膜32ON1和氧化硅膜32O1的两个端部与衬底主表面1S处于大致相同的高度上。
按照该半导体器件102及其制造方法，可以得到与已述的半导体器件101(参照图1和图2)相同的效果。
在这里，也可以用半导体器件101的另外的制造方法(参照图9～图12)制造半导体器件102。
具体地说，用与上述制造方法相同的方法，直至形成氮氧化物膜32ON1。之后，用HDP-CVD法在沟槽2内淀积掺氟的氧化硅膜32D(参照图20)。这时，与半导体器件101的另一制造方法一样，在沟槽2内淀积比已完成的元件隔离部32中的掺杂的氧化硅膜32D厚的该膜32D。接着，用氢氟酸除掉所淀积的氧化硅膜32D的一部分(参照图21)。借助于这种氢氟酸处理，可以得到与半导体器件101的另一制造方法相同的效果。
之后，借助于用与上述制造方法相同的方法进行氧化硅膜32O2的淀积(参照图22)和CMP处理(参照图23)等，完成半导体器件102。
(实施例3)
图24示出了实施例3的半导体器件103的示意剖面图，图25示出了用于说明该半导体器件103的沟槽型元件隔离部33的剖面图。半导体器件103具有将半导体器件101(参照图1和图2)中元件隔离部31变为元件隔离部33的结构，该元件隔离部33基本上具有在元件隔离部31(参照图2)中将氮氧化物膜31ON1的底部(与沟槽2的底面2B相向的部分)设置在掺杂的氧化硅膜31D与氧化硅膜31O2之间的结构。
具体地说，在衬底1的沟槽2内配置了元件隔离部33。如图25所示，元件隔离部33在大的方面分为掺入杂质的绝缘体(这里举掺氟的氧化硅膜为例)33D和未掺入杂质的周边绝缘体33ND，周边绝缘体33ND与掺杂的绝缘体33D相接，并且包围了该绝缘体33D整体。另外，周边绝缘体33ND从大的方面分为由氧化硅构成的氧化物部分33O和由氮氧化硅构成的氮氧化物部分33ON，不包含氮化硅膜。在元件隔离部33中，氧化物部分33O由2个氧化硅膜33O1、33O2构成，氮氧化物部分33ON由氮氧化物部分33ON2构成。
详细地说，氧化硅膜33O1与沟槽2的整个内表面2S相接，并且沿该内表面2S形成，其剖面视图呈U字形。另外，氧化硅膜33O1的厚度例如在底部以及靠该底部的侧部，与已述的氧化硅膜31O1(参照图2)大致相同，而在开口入口侧的侧部比上述底部的薄。
然后，掺杂的氧化硅膜33D隔着氧化硅膜33O1与衬底1相向，并且与氧化硅膜33O1相接而配置在沟槽2内。换言之，这时，氧化硅膜33O1在沟槽2内配置在掺杂的氧化硅膜33D与衬底1之间。另外，在这里，掺杂的氧化硅膜33D如同已述的膜31D之与31O2(参照图2)那样，与后述的氧化硅膜33O2有大致相同的厚度。
另外，氮氧化物膜33ON2以与掺杂的氧化硅膜33D的上表面(与远离沟槽2的底面2B的表面相向的表面)和氧化硅膜33O1的上述薄的部分相接的方式形成，其剖面视图呈U字形。另外，也可以说这种U字形氮氧化物膜33ON2沿沟槽2的内表面2S形成。这时，氮氧化物膜33ON2具有隔着氧化硅膜33O1的上述薄的部分与沟槽2的侧面2W相向的部分。如后所述，氮氧化物膜33ON2借助于利用了氧化物部分33O中的氧化硅膜33O1和掺杂的氧化硅膜33D的氮化处理而形成。另外，氮氧化物膜33ON2的厚度与已述的氮氧化物膜31ON1(参照图2)的大致相同。
氧化物部分33O的氧化硅膜(或未掺杂的绝缘体)33O2以与氮氧化物膜33ON2相接，并且掩埋由该膜33ON2形成的剖面视图U字形的方式配置。即，氧化硅膜33O2以隔着氮氧化物膜33ON2和氧化硅膜33O1与沟槽2的侧面2W相向，并且隔着氮氧化物膜33ON2、掺杂的氧化硅膜33D和氧化硅膜33O1与沟槽2的底面2B相向的方式配置在沟槽2内。这时，氮氧化物膜33ON2配置在氧化硅膜33O2与衬底1之间以及氧化硅膜33O2与掺杂的氧化硅膜33D之间。掺杂的氧化硅膜33D的整个表面与氧化硅膜33O1和氮氧化物膜33ON2相接。然后，掺杂的氧化硅膜33D借助于氧化硅膜33O1、33O2和氮氧化物膜33ON2与衬底1隔离。
这时，在沟槽2的开口入口附近，从沟槽2的侧面2W或开口入口边沿侧，氧化硅膜33O1、氮氧化物膜33ON2和氧化硅膜33O2依次排列，沟槽2的开口入口附近被这些膜33O1、33ON2、33O2，即氧化物部分33O和氮氧化物部分33ON占据。也就是说，在该开口入口附近未配置氮化硅膜。
另外，在沟槽2的开口入口附近，氧化硅膜33O1的端部处于与衬底主表面1S大致相同的高度上，氮氧化物膜33ON2的端部比衬底主表面1S向沟槽2的外侧(上方)突出，氧化硅膜33O2的上表面处于与氮氧化物膜33ON2的上述端部大致相同的高度的水平上。即，元件隔离部33没有比衬底主表面1S下洼的部分。还有，衬底1上沟槽2的开口入口边沿被作成圆形，与这种形状相对应，氧化硅膜33O1的端部具有与已述的氧化硅膜31O1(参照图2)相同的形状。
然后，与半导体器件101(参照图1)一样，在被元件隔离部33划分的有源区或元件形成区形成MOSFET 90。
下面，除参照图24和图25外，还参照图26～图31的剖面图对半导体器件103的制造方法进行说明。还有，半导体器件103的制造方法基本上是在半导体器件101的制造方法中变换氮氧化物膜31ON1与掺杂的氧化硅膜31D的形成顺序。
首先，用与已述的半导体器件101的制造方法相同的方法形成基底氧化硅膜5和氮化硅膜6，然后，形成至衬底1内的沟槽2(参照图26)。接着，与已述的半导体器件101的制造方法相同，对在沟槽2内露出的衬底1的内表面2S进行热氧化，形成氧化硅膜33O1(参照图26)。
其后，与已述的半导体器件101的制造方法相同，用HDP-CVD法在沟槽2内淀积掺氟的氧化硅膜33D(参照图27)。
接着，借助于进行氮化处理，具体地说，借助于在含氮的气氛(气体)中进行等离子体处理，利用氧化硅膜33O1和掺杂的氧化硅膜33D，在该膜3301、33D的露出表面上形成氮氧化物膜33ON2(参照图28)。借助于这种氮化处理，氮氧化物膜33ON2与氧化硅膜33O1相接而被形成，以及具有与沟槽2的侧面2W相向的部分而被形成。另外，氮氧化物膜33ON2配置在比掺杂的氧化硅膜33D更靠沟槽2的开口入口侧配置。还有，这时在基底氧化硅膜5的露出表面上也形成氮氧化物膜33ON2的一部分。另外，在氧化硅膜33O1中形成氮氧化物膜33ON2的部分因该氮化处理而变薄，成为上述氧化硅膜33O1的薄的部分。掺杂的氧化硅膜33D同样因该氮化处理而变薄，因而在考虑了该减少部分后来淀积该膜33D。
其后的制造方法与已述的半导体器件101的基本相同。具体地说，用HDP-CVD法淀积构成氧化物部分33O的氧化硅膜33O2，将沟槽2完全充填(参照图29)。然后，采用以氮化硅膜6作为终止层的CMP法除掉该氮化硅膜6上的膜33D、33ON2、32O2，使氧化硅膜32O2平坦(参照图30)。之后，为了调整元件隔离部33的高度，用氢氟酸除掉氧化硅膜33O2的一部分。再后，通过依次除掉氮化硅膜6和基底氧化硅膜5，完成元件隔离部33(参照图31)。根据这种制造方法，氮氧化物膜33ON2被配置在掺杂的氧化硅膜33D与氧化硅膜33O2之间。另外，借助于氧化硅膜33O1、33O2和氮氧化硅膜33ON2的形成工序，掺杂的氧化硅膜33D被周边绝缘体33ND包围。之后，借助于形成MOSFET90，完成图24的半导体器件103。
另外，由于用氢氟酸和热磷酸中的任何一种刻蚀氮氧化物(但一般地说，其刻蚀速率比对氧化硅及氮化硅的低)，所以刻蚀氧化硅膜33O2、氮化硅膜6和/或基底氧化硅膜5时，除掉了(可以除掉)在CMP后残留在氮化硅膜6的侧面上的氮氧化物膜33ON2。另外，由于氧化硅膜33O1以与已述的氧化硅膜31O1(参照图2)相同的方式形成，所以在除掉基底氧化硅膜5之后，氧化硅膜33O1的端部处于与衬底主表面1S大致相同的高度。
按照这种半导体器件103及其制造方法，可以得到与已述的半导体器件101(参照图1和图2)相同的效果。这时，借助于氮氧化物膜33ON2，能更切实防止杂质向衬底主表面1S附近以及元件隔离部33上的要素(例如栅电极91)扩散。
在这里，也可以用半导体器件101的另一制造方法(参照图9～图12)制造半导体器件103。
具体地说，用与上述制造方法相同的方法，至形成氧化硅膜33O1为止。之后，用HDP-CVD法在沟槽2内淀积掺氟的氧化硅膜33D(参照图32)。这时，与半导体器件101的另一制造方法一样，在沟槽2内淀积比已完成的元件隔离部33中的掺杂的氧化硅膜33D厚的该膜33D。接着，用氢氟酸除掉淀积的氧化硅膜33D的一部分(参照图33)。这时，考虑到氮氧化物膜33ON2的形成，将氧化硅膜33D加工成比已完成的元件隔离部33中的该氧化硅膜33D厚。借助于这种氢氟酸处理，可以得到与半导体器件101的另外的制造方法相同的效果。
其后，借助于用与上述制造方法相同的方法进行由氮化处理而导致的氮氧化物膜33ON2的形成(参照图34)、氧化硅膜33O2的淀积(参照图35)和CMP处理(参照图36)等，完成半导体器件103。
(实施例4)
图37示出了实施例4的半导体器件104的示意剖面图，图38示出了用于说明该半导体器件的104的沟槽型元件隔离部34的剖面图。半导体器件104具有将半导体器件101(参照图1和图2)中元件隔离部31变为元件隔离部34的结构，该元件隔离部34基本上具有在元件隔离部31(参照图2)中将另一氮氧化物膜设置在掺杂的氧化硅膜31D与氧化硅膜31O2之间的结构。
具体地说，在衬底1的沟槽2内配置了元件隔离部34。如图38所示，元件隔离部34在大的方面分为掺入杂质的绝缘体(这里举掺氟的氧化硅膜为例)34D和未掺入杂质的周边绝缘体34ND，周边绝缘体34ND与掺杂的绝缘体34D相接，并且包围了该绝缘体34D整体。另外，周边绝缘体34ND从大的方面分为由氧化硅构成的氧化物部分34O和由氮氧化硅构成的氮氧化物部分34ON，不包含氮化硅膜。在元件隔离部34中，氧化物部分34O由2个氧化硅膜34O1、34O2构成，氮氧化物部分34ON由2个氮氧化物部分34ON1、34ON2构成。
详细地说，氧化硅膜34O1与沟槽2的整个内表面2S相接，并且沿该内表面2S形成，其剖面视图呈U字形。另外，氧化硅膜34O1的厚度与已述的氧化硅膜31O1(参照图2)大致相同。
另外，氮氧化物膜34ON1在沟槽2内以隔着氧化硅膜34O1与衬底1相向的方式形成。氮氧化物膜34ON1与氧化硅膜34O1相接，并且沿该膜34O1形成，其剖面视图呈U字形。这时，氮氧化物膜34ON1具有隔着氧化硅膜34O1与沟槽2的侧面2W相向的部分。如后所述，氮氧化物膜34ON1借助于利用了氧化物部分34O中的氧化硅膜34O1的氮化处理形成，该氮氧化物膜34ON1的厚度与已述的氮氧化物膜31ON1(参照图2)大致相同。
然后，掺杂的氧化硅膜34D和以隔着氮氧化物膜34ON1和氧化硅膜34O1与衬底1相向的方式配置在沟槽2内。换言之，这时，氮氧化物膜34ON1和氧化硅膜34O1在沟槽2内配置在掺杂的氧化硅膜34D与衬底1之间。另外，这里，掺杂的氧化硅膜34D如同已述的膜31D之与31O2(参照图2)那样，具有与后述的氧化硅膜34O2相同的厚度。
另外，氮氧化物膜34ON2以与掺杂的氧化硅膜34D的整个上表面相接的方式形成，该氮氧化物膜34ON2的端部与氮氧化物膜34ON1结合(相接)。还有，如后所述，氮氧化物膜34ON2借助于利用了掺杂的氧化硅膜34D的氮化处理形成。氮氧化物膜34ON2的厚度与上述氮氧化物膜34ON1和已述的氮氧化物膜33ON2(参照图25)的大致相同。
氧化物部分34O的氧化硅膜(或未掺杂的绝缘体)34O2以与氮氧化物膜34ON1、34ON2相接并且掩埋由该膜34ON1、34ON2形成的剖面视图U字形的方式配置。这时，氧化硅膜34O2隔着氮氧化物膜34ON2与掺杂的氧化硅膜34D相向，换言之，氮氧化物膜34ON2被配置在掺杂的氧化硅膜34D与氧化硅膜34O2之间。另外，氧化硅膜34O2以隔着氮氧化物膜34ON1和氧化硅膜34O1与沟槽2的侧面2W相向并且隔着氮氧化物膜34ON2、掺杂的氧化硅膜34D和氧化硅膜34O1与沟槽2的底面2B相向的方式被配置在沟槽2内。另外，氮氧化物膜34ON1在沟槽2内被配置在掺杂的氧化硅膜34D与衬底1之间以及氧化硅膜34O2与衬底1之间。这时，掺杂的氧化硅膜34D的整个表面与氮氧化物膜34ON1、34ON2相接。然后，掺杂的氧化硅膜34D借助于氧化硅膜34O1、34O2和氮氧化物膜34ON1、34ON2与衬底1隔离。
在沟槽2的开口入口附近，从沟槽2的侧面2W或开口入口边沿侧，氧化硅膜34O1、氮氧化物膜34ON1和氧化硅膜34O2依次排列，沟槽2的开口入口附近被这些膜34O1、34ON1、34O2，即氧化物部分34O和氮氧化物部分34ON占据。也就是说，在该开口入口附近未配置氮化硅膜。
另外，在沟槽2的开口入口附近，氧化硅膜34O1的端部处于与衬底主表面1S大致相同的高度上，氮氧化物膜34ON1的端部比衬底主表面1S向沟槽2的外侧(上方)突出，氧化硅膜34O2的上表面处于与氮氧化物膜34ON1的上述端部大致相同的高度的水平上。即，元件隔离部34没有比衬底主表面1S下洼的部分。还有，衬底1上沟槽2的开口入口边沿被作成圆形，与这种形状相对应，氧化硅膜34O1的端部具有与已述的氧化硅膜31O1(参照图2)相同的形状。
然后，与半导体器件101(参照图1)一样，在被元件隔离部34划分的有源区或元件形成区形成MOSFET 90。
下面，除参照图37和图38外，还参照图39～图42的剖面图对半导体器件104的制造方法进行说明。还有，半导体器件104的制造方法基本上是对半导体器件101、103的两种制造方法进行组合而成。
首先，用与已述的半导体器件101的制造方法相同的方法形成基底氧化硅膜5、氮化硅膜6、沟槽2、氧化硅膜34O1、氮氧化物膜34ON1和掺杂的氧化硅膜34D(参照图39)。具体地说，形成基底氧化硅膜5和氮化硅膜6，然后形成至衬底1内的沟槽2。接着，对在沟槽2内露出的衬底1的内表面2S进行热氧化，形成氧化硅膜34O1。进而，借助于在含氮的气氛(气体)中进行等离子体处理，利用氧化硅膜34O1在该膜34O1的表面形成氮氧化物膜34ON1。然后，用HDP-CVD法形成掺杂的氧化硅膜34D。
接着，与已述的半导体器件103的制造方法相同，借助于在含氮的气氛(气体)中进行等离子体处理，利用掺杂的氧化硅膜34D，对该膜34D的露出表面形成氮氧化物膜34ON2(参照图39)。另外，借助于这种氮化处理，已形成的氮氧化物膜34ON1中的露出部分还可以进一步生长。
其后的制造方法基本上与已述的半导体器件103、101的相同。具体地说，用HDP-CVD法淀积构成氧化物部分34O的氧化硅膜34O2，将沟槽2完全充填(参照图40)。然后，采用以氮化硅膜6作为终止层的CMP法除掉该氮化硅膜6上的膜34D、34ON2、34O2，使氧化硅膜34O2平坦(参照图41)。之后，为了调整元件隔离部34的高度，用氢氟酸除掉氧化硅膜34O2的一部分。再后，通过依次除掉氮化硅膜6和基底氧化硅膜5，完成元件隔离部34(参照图42)。这时，借助于氧化硅膜34O1、34O2和氮氧化硅膜34ON1、34ON2的形成工序，掺杂的氧化硅膜34D被周边绝缘体34ND包围。之后，借助于形成MOSFET90，完成图37的半导体器件104。
按照这种半导体器件104及其制造方法，可以得到与已述的半导体器件101(参照图1和图2)相同的效果。这时，借助于氮氧化物膜34ON1，能更切实防止杂质向衬底1内(包括主表面1S附近)扩散，还有，借助于氮氧化物膜34ON2，能更切实防止杂质向衬底主表面1S附近以及元件隔离部34上的要素(例如栅电极91)扩散。
在这里，也可以用半导体器件101的另一制造方法(参照图9～图12)制造半导体器件104。
具体地说，用与上述制造方法相同的方法，至形成氮氧化物膜34ON1为止。之后，用HDP-CVD法在沟槽2内淀积掺氟的氧化硅膜34D(参照图43)。这时，与半导体器件101的另一制造方法一样，在沟槽2内淀积比已完成的元件隔离部34中的掺杂的氧化硅膜34D厚的该膜34D。接着，用氢氟酸除掉所淀积的氧化硅膜34D的一部分(参照图44)。这时，考虑到氮氧化物膜34ON2的形成，将氧化硅膜34D加工成比已完成的元件隔离部34中的该氧化硅膜34D厚。借助于这种氢氟酸处理，可以得到与半导体器件101的另一制造方法相同的效果。这时，借助于氮氧化物膜34ON1，可以保护氧化硅膜34O1免受上述氢氟酸刻蚀。
其后，借助于用与上述制造方法相同的方法进行由氮化处理导致的氮氧化物膜34ON2的形成(参照图45)、氧化硅膜34O2的淀积(参照图46)和CMP处理(参照图47)等，完成半导体器件104。
(实施例5)
图48示出了实施例5的半导体器件105的示意剖面图，图49示出了用于说明该半导体器件的105的沟槽型元件隔离部35的剖面图。半导体器件105具有将半导体器件101(参照图1和图2)中元件隔离部31变换为元件隔离部35的结构，该元件隔离部35基本上具有将元件隔离部32、33(参照图14和图25)进行组合的结构。
具体地说，在衬底1的沟槽2内配置了元件隔离部35。如图49所示，元件隔离部35在大的方面分为掺入杂质的绝缘体(这里举掺氟的氧化硅膜为例)35D和未掺入杂质的周边绝缘体35ND，周边绝缘体35ND与掺杂的绝缘体35D相接，并且包围了该绝缘体35D整体。另外，周边绝缘体34ND从大的方面分为由氧化硅构成的氧化物部分35O和由氮氧化硅构成的氮氧化物部分35ON，不包含氮化硅膜。在元件隔离部35中，氧化物部分35O由2个氧化硅膜35O1、35O2构成，氮氧化物部分35ON由2个氮氧化物膜35ON1、35ON2构成。
详细地说，氮氧化物膜35ON1与沟槽2的整个内表面2S相接，并且沿该内表面2S形成，其剖面视图呈U字形。这时，氮氧化物膜35ON1具有与沟槽2的侧面2W相向的部分。如后所述，氮氧化物膜35ON1借助于利用了氧化物部分35O中的氧化硅膜35O1的氮化处理形成，另外，氮氧化物膜35ON1的厚度与已述及的氮氧化物膜31ON1(参照图2)的大致相同。
另外，氧化硅膜35O1在沟槽2的以隔着氮氧化物膜35ON1与衬底1相向的方式形成。氧化硅膜35O1与氮氧化物膜35ON1相接，并且沿该膜35ON1形成，其剖面视图呈U字形。还有，氧化硅膜35O1的厚度例如在底部以及靠该底部的侧部，与已述的氧化硅膜31O1(参照图2)大致相同，而在开口入口侧的侧部比上述底部的薄。
然后，掺杂的氧化硅膜35D隔着氧化硅膜35O1和氮氧化物膜35ON1与衬底1相向，并且与氧化硅膜35O1相接而配置在沟槽2内。换言之，这时，氧化硅膜35O1氮氧化物膜35ON1在沟槽2内被配置在掺杂的氧化硅膜35D与衬底1之间。另外，在这里，掺杂的氧化硅膜35D如同已述的膜31D之与31O2(参照图2)那样，与后述的氧化硅膜35O2有大致相同的厚度。
另外，氮氧化物膜35ON2以与掺杂的氧化硅膜35D的上表面和氧化硅膜35O1的上述薄的部分相接的方式形成，其剖面视图呈U字形。另外，也可以说这种U字形的氮氧化物膜35ON2沿沟槽2的内表面2S形成。这时，氮氧化物膜35ON2具有隔着氧化硅膜35O1的上述薄的部分与沟槽2的侧面2W相向的部分。如后所述，氮氧化物膜35ON2借助于利用了氧化物部分35O中的氧化硅膜35O1和掺杂的氧化硅膜35D的氮化处理形成。另外，氮氧化物膜35ON2的厚度与已述的氮氧化物膜31ON1、33ON2(参照图2和图25)以及氮氧化物的大致相同。
氧化物部分35O的氧化硅膜(或未掺杂的绝缘体)35O2以与氮氧化物膜35ON2相接，并且掩埋由该膜35ON2形成的剖面视图U字形的方式配置。即氧化硅膜35O2以隔着氮氧化物膜35ON1、35ON2和氧化硅膜35O1与沟槽2的侧面2W相向，并且隔着氮氧化物膜35ON1、35ON2，掺杂的氧化硅膜35D和氧化硅膜35O1与沟槽2的底面2B相向的方式配置在沟槽2内。这时，氮氧化物膜35ON2配置在氧化硅膜35O2与衬底1之间以及氧化硅膜35O2与掺杂的氧化硅膜35D之间。掺杂的氧化硅膜35D的整个表面与氧化硅膜35O1和氮氧化物膜35ON2相接。然后，掺杂的氧化硅膜35D借助于氧化硅膜35O1、35O2和氮氧化物膜35ON1、35ON2与衬底1隔离。另外，氮氧化物膜35ON1在沟槽2内配置在掺杂的氧化硅膜35D与衬底1之间以及氧化硅膜35O2与衬底1之间。
在沟槽2的开口入口附近，从沟槽2的侧面2W或开口入口边沿侧，氮氧化物膜35ON1、氧化硅膜33O1、氮氧化物膜35ON2和氧化硅膜35O2依次排列，沟槽2的开口入口附近被这些膜35ON1、35O1、35ON2、35O2，即氧化物部分35O和氮氧化物部分35ON占据。也就是说，在该开口入口附近未配置氮化硅膜。
另外，在沟槽2的开口入口附近，氮氧化物膜35ON1和氧化硅膜35O1的两个端部处于与衬底主表面1S大致相同的高度上，氮氧化物膜35ON2的端部比衬底主表面1S向沟槽2的外侧(上方)突出，氧化硅膜35O2的上表面处于与氮氧化物膜35ON2的上述端部大致相同的高度的水平上。即，元件隔离部35没有比衬底主表面1S下洼的部分。还有，衬底1上沟槽2开口入口边沿被作成圆形，与这种形状相对应，氮氧化硅膜35ON1和氧化硅膜35O1的端部具有与已述的氮氧化物膜32ON1和氧化硅膜32O1(参照图14)相同的形状。
然后，与半导体器件101(参照图1)一样，在被元件隔离部35划分的有源区或元件形成区形成MOSFET 90。
下面，除参照图48和图49外，还参照图50～图53的剖面图对半导体器件105的制造方法进行说明。还有，半导体器件105的制造方法基本上是对以半导体器件101的制造方法为基础的半导体器件102、103的两种制造方法进行组合而成。
首先，用与已述的半导体器件102的制造方法相同的方法形成基底氧化硅膜5、氮化硅膜6、沟槽2、氧化硅膜35O1、氮氧化物膜35ON1和掺杂的氧化硅膜35D(参照图50)。具体地说，形成基底氧化硅膜5和氮化硅膜6，然后形成至衬底1内的沟槽2。接着，对在沟槽2内露出的衬底1的内表面2S进行热氧化，形成氧化硅膜35O1。进而，借助于在含氮的气氛(气体)中进行热处理，利用氧化硅膜35O1在该膜35O1与衬底的界面处形成氮氧化物膜35ON1。然后，用HDP-CVD法形成掺杂的氧化硅膜35D。
其后的制造方法与已述的半导体器件103的基本相同。具体地说，借助于在含氮的气氛(气体)中进行等离子体处理，在掺杂的氧化硅膜35D、氧化硅膜35O1和基底氧化硅膜5的露出表面上形成氮氧化物膜35ON2(参照图50)。接着，用HDP-CVD法淀积构成氧化物部分35O的氧化硅膜35O2，将沟槽2完全充填(参照图51)。然后，采用以氮化硅膜6作为终止层的CMP法除掉该氮化硅膜6上的膜35D、35ON2、35O2，使氧化硅膜35O2平坦(参照图52)。之后，为了调整元件隔离部35的高度，用氢氟酸除掉氧化硅膜35O2的一部分。再后，通过依次除掉氮化硅膜6和基底氧化硅膜5，完成元件隔离部35(参照图53)。这时，借助于氧化硅膜35O1、35O2和氮氧化硅膜35ON1、35ON2的形成工序，掺杂的氧化硅膜35D被周边绝缘体35ND包围。之后，借助于形成MOSFET 90，完成图48的半导体器件105。
按照这种半导体器件105及其制造方法，可以得到与已述的半导体器件101(参照图1和图2)相同的效果。这时，借助于氮氧化物膜35ON1，能更可靠地防止杂质向衬底1内(包括衬底主表面1S附近)扩散，还有，借助于氮氧化物膜35ON2，能更可靠地防止杂质向衬底主表面1S附近以及元件隔离部35上的要素(例如栅电极91)扩散。
在这里，也可以用半导体器件101的另一制造方法(参照图9～图12)制造半导体器件105。
具体地说，用与上述制造方法相同的方法，至形成氮氧化物膜35ON1为止。之后，用HDP-CVD法在沟槽2内淀积掺氟的氧化硅膜35D(参照图54)。这时，与半导体器件101的另一制造方法一样，在沟槽2内淀积比已完成的元件隔离部35中的掺杂的氧化硅膜35D厚的该膜35D。接着，用氢氟酸除掉淀积的氧化硅膜35D的一部分(参照图55)。这时，考虑到氮氧化物膜35ON2的形成，将氧化硅膜35D加工成比已完成的元件隔离部35中的该氧化硅膜35D厚。借助于这种氢氟酸处理，可以得到与半导体器件101的另一制造方法相同的效果。
其后，借助于用与上述制造方法相同的方法进行由氮化处理导致的氮氧化物膜35ON2的形成(参照图56)、氧化硅膜35O2的淀积(参照图57)和CMP处理(参照图58)等，完成半导体器件105。
(实施例1～5的变例1)
上述半导体器件101～105也可以利用在美国专利第6,265,743号说明书(对应于特开平10-340950号公报)中公开的制造方法制造。这里举半导体器件101为例，参照图59～图62的剖面图对其制造方法进行说明。
首先，在衬底主表面1S上依次形成已述的基底氧化硅膜5、非单晶硅膜7、(厚度100nm～300nm左右)以及已述的氮化硅膜6(参照图59)，另外，非单晶硅膜7可以是多晶硅膜或无定形硅膜的任何一种。然后，用与已述的制造方法相同的方法，利用照相制版技术对上述膜5、7、6和衬底1进行刻蚀以构制图形，从而形成至衬底1内的沟槽2(参照图59)。
接着，对沟槽2内的露出表面进行热氧化，形成氧化硅膜3101(参照图60)。这时，由于不仅衬底1的露出表面被氧化，而且非单晶硅膜7的露出表面也被氧化，还有，由于衬底1和非单晶硅膜7的该热氧化部分的端部与基底氧化硅膜5结合，所以氧化硅膜31O1在沟槽2内除氮化硅膜6的部分外的整个表面形成。另外，由于这种热氧化，衬底1的开口入口边沿及与之相向的非单晶硅膜的边沿也被氧化，因而这些边沿成为圆形。
然后，用与已述的制造方法相同的方法形成氮氧化物膜31ON1、掺杂的氧化硅膜31D和氧化硅膜31O2，进行以氮化硅膜6作为终止层的CMP处理(参照图60)。之后，为了调整元件隔离部31的高度，用氢氟酸除掉氧化硅膜31O2的一部分。再后，除掉氮化硅膜6，用例如干法刻蚀除掉非单晶硅膜7(参照图61)。然后，通过除掉基底氧化硅膜5，完成元件隔离部31(参照图62)。
其后，通过形成MOSFET 90，完成图1的半导体器件101。
按照本实施例1的制造方法，由于热氧化膜(氧化硅膜)31O1以比衬底主表面1S突出非单晶硅膜7和基底氧化硅膜的厚度(与衬底主表面1S垂直的方向上的尺寸)部分的方式形成，所以即使在刻蚀基底氧化硅膜5时氧化硅膜31O1的端部被刻蚀，也能使氧化硅膜31O1比衬底主表面1S突出。据此，能更可靠地抑制元件隔离部31的边沿比衬底主表面1S下洼(塌陷)。因此，能够抑制这种下洼引起的不良现象(例如反窄沟道效应)。这时，由于由热氧化形成的氧化硅膜31O1比用CVD法形成的氧化硅膜(CVD氧化膜)的抗刻蚀性高，所以与用CVD法形成氧化硅膜31O1的上述突出部分的场合相比，能够可靠地减少上述下洼。
鉴于上述效果因应用非单晶硅膜7而得到，以及鉴于非单晶硅膜7在氧化硅膜31O2的CMP处理时可以用作终止层，在不采用氮化硅膜6的场合，也能得到同样的效果。还有，由于与非单晶硅膜7相比，氮化硅膜6对氧化硅膜31O2的CMP选择比高，所以采用CMP处理能精度良好地进行元件隔离部31的高度控制。
(实施例1～5的变例2)
在上述说明中，例举了对掺杂绝缘体(氧化硅膜)31D～35D掺氟的情形，但是，除氟之外，掺入硼、磷、砷、氯、碘和溴等中的任何一种，也能提高掩埋特性，抑制空隙。另外，掺入2种以上的上述氟等元素也能得到同样的效果。
(实施例1～5的变例3)
另外，在上述说明中，例举了采用HDP-CVD法淀积掺杂的氧化硅膜31D～35D和氧化硅膜31O2～35O2的情形，但是，采用其它的CVD法或涂敷法也能得到同样的效果。
(实施例1～5的变例4)
另外，在上述说明中，作为另外的制造方法例举了通过采用氢氟酸的湿法刻蚀除掉掺杂的氧化硅膜31D～35D的一部分的情形，但是，用气相刻蚀、干法刻蚀也能得到同样的效果。另外，也可例如在淀积氧化硅膜31O2～35O2之前在该膜31O2～35O2的成膜装置中利用等离子体除掉该氧化硅膜31D～35D。
(实施例1～5的变例5)
另外，在上述说明中，例举了用等离子体氮化处理或热氮化处理形成氮氧化硅膜31ON1、32ON1、34ON1、35ON1以及33ON2～35ON2的情形，但也可以用例如CVD法淀积氮氧化物膜31ON1等。当采用淀积法时，由于与用氮化处理法相比，沟槽2的长宽比增大，所以减弱了空隙的抑制效果，但是可以得到其他效果，例如防止氧化硅膜31D等中的杂质扩散的效果、抑制栅绝缘膜92变薄的效果。
按照本发明，由于掺杂的绝缘体掩埋沟槽的特性优良，以及借助于掺杂的绝缘体能够减小沟槽的长宽比，所以能够抑制元件隔离部中的空隙。另外，由于掺杂的绝缘体借助于未掺杂的绝缘体和和第1氮氧化硅膜，或者借助于氧化硅膜、未掺杂的绝缘体和氮氧化硅膜与半导体衬底隔离，所以可以防止掺杂的绝缘体中的杂质向半导体衬底内，以及向元件隔离部上的要素(例如栅电极)扩散。还有，借助于采用利用了氧化硅膜的氮化处理(例如热氮化处理或等离子体氮化处理)来形成氮氧化物膜，可以抑制沟槽的长宽比大幅度增大，抑制元件隔离部中的空隙。另外，氮氧化物膜与氮化硅膜不同，能够抑制栅绝缘膜变薄，提高半导体器件的可靠性。

Claims (4)

1.一种半导体器件，其特征在于，
包括：
具有主表面，同时具有在上述主表面上设置其开口入口而形成的沟槽的半导体衬底，
在上述沟槽内配置的、掺入了杂质的绝缘体，
在上述沟槽内，通过上述掺杂的绝缘体与上述沟槽的底面相向地配置的、未掺入杂质的绝缘体，
在上述沟槽内，在上述掺杂的绝缘体与上述半导体衬底之间，以及在上述未掺杂杂质的绝缘体与上述半导体衬底之间配置的第1氮氧化物膜，
在上述半导体衬底的上述主表面中的未形成上述沟槽的区域配置的MIS型晶体管，以及
在上述掺杂的绝缘体与上述未掺杂杂质的绝缘体之间配置的第2氮氧化物膜；
上述掺杂的绝缘体借助于上述未掺杂的绝缘体和上述第1氮氧化物膜与上述半导体衬底隔离。
2.如权利要求1所述半导体器件，其特征在于，
还具有在上述第1氮氧化物膜与上述半导体衬底之间配置的氧化硅膜，
上述第1氮氧化物膜借助于利用上述氧化硅膜的氮化处理形成。
3.一种半导体器件，其特征在于，
包括：
具有主表面，同时具有在上述主表面上设置其开口入口而形成的沟槽的半导体衬底，
在上述沟槽内配置的、掺入了杂质的绝缘体，
在上述沟槽内，隔着上述掺杂的绝缘体与上述沟槽的底面相向地配置的、未掺入杂质的绝缘体，
在上述沟槽内，在上述掺杂的绝缘体与上述半导体衬底之间配置的氧化硅膜，
在上述沟槽内，在上述未掺杂的绝缘体与上述半导体衬底之间，以及在上述未掺杂杂质的绝缘体与上述掺杂的绝缘体之间配置的氮氧化物膜，以及
在上述半导体衬底的上述主表面中未形成上述沟槽的区域配置的MIS型晶体管；
上述掺杂的绝缘体借助于上述氧化硅膜、上述未掺杂的绝缘体和上述氮氧化物膜与上述半导体衬底隔离。
4.如权利要求1至3的任何1项所述半导体器件，其特征在于，
上述掺杂的绝缘体中的上述杂质包括氟、硼、磷、砷、氯、碘和溴中的至少一种元素。
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