KR20040044206A - 반도체 소자의 소자 격리 방법 - Google Patents

반도체 소자의 소자 격리 방법 Download PDF

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Abstract

단채널 효과를 개선하는 소자 격리 방법은 반도체 기판을 식각하여 트렌치를 형성한 후 그 일부분을 채우도록 도전물질을 형성하여 그 표면을 질화처리하는 공정을 포함한다. 질화처리된 도전물질 상에 트렌치를 완전히 채우도록 절연물질을 형성한다. 이때, 질화처리로 인해, 도전물질 표면 상에만 질화막이 형성되기 때문에 잔존하는 트렌치의 종횡비는 감소하게 되고 이에 따라 절연물질 증착 공정이 원활해 진다.

Description

반도체 소자의 소자 격리 방법{DEVICE ISOLATION METHOD IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자 격리 방법에 관한 것으로서, 더욱 상세하게는 얕은 트렌치 격리를 이용한 소자 격리 방법에 관한 것이다.
반도체 기판에 형성되는 소자의 전기적 격리를 위한 기술은 소자 구성의 가장 기본이 되는 트랜지스터 특성이나 소자의 신뢰성과 밀접한 관계를 갖는다. 따라서, 효과적인 소자 격리 기술의 필요성은 소자의 발전과 함께 그 중요성이 점점 증가하고 있다. 소자 격리가 적절치 못하면 누설 전류를 야기하며 이는 반도체 칩에 공급되는 전원(power)의 막대한 손실로 나타난다. 또한, 래치업(latch-up)을 상승시켜 반도체 기능의 일시적 또는 영구적 손상을 초래할 수도 있다.
반도체 기판에 소자 격리 영역을 형성하는 방법으로 종래에는 국부적 실리콘 산화(local oxidation of silicon 이하 "LOCOS"라 한다) 방법이 사용되었다. 전형적인 LOCOS 구조는 패턴화된 실리콘 질화막과 패드 산화막을 사용하여 하부의 활성영역을 마스크 하여 소자 격리 영역에 이온 주입을 하고, 그리고 나서 열산화 고정을 통해 그곳에 두꺼운 필드 산화막을 형성하므로써 구현된다.
상술한 LOCOS 구조에서는 그 구현 과정에 따른 몇 가지 근본적인 문제점이 발생된다. 즉 상기 패턴화된 실리콘 질화막 마스크 하부에서 실리콘 측면방향으로 산화가 발생하고 이에 따라 필드 산화막이 활성 영역쪽으로 침범하며(이른바 버즈빅), 채널 중단 도펀트(channel stop dopants)의 측면 확산은 상기 도펀트가 상기 활성 영역을 잠식하게 하며, 그 결과 소정의 채널 폭보다 좁은 물리적 채널(physical channel)을 형성하게 한다.
위에서 언급한 바와 같이, 전통적인 LOCOS법이 여러 가지 단점을 야기함에 따라, 얕은 트렌치(trench)를 사용하여 소자를 분리하는 방법이 제안되었다. 이른바, 트렌치 격리 방법이 널리 사용되고 있다. 이러한 트렌치 격리 형성에 의한 소자 격리 방법은 일반적으로 다음과 같은 공정을 포함한다. 트렌치 식각 마스크를 사용하여 반도체 기판을 식각하여 소정 깊이를 가지는 트렌치를 형성하는 단계와,소자 격리막인 화학적기상증착(CVD:chemical vapor deposition)절연막으로 상기 트렌치를 채우는 단계와, 상기 CVD 절연막을 평탄화 식각하는 단계와, 상기 트렌치 식각 마스크를 제거하는 단계를 포함한다.
한편, 최근 반도체 소자가 고집적화 함에 따라 소자 격리를 위한 트렌치의 폭 및 게이트의 최소 선폭, 즉, 게이트 길이(gate length)도 점점 줄어들고 있다. 결과적으로, 트렌치의 종횡비(가로 대비 세로의 크기 비율)가 점점 증가하고 있다. 이에 따라 트렌치 매립 절연물질을 증착할 경우 좁고 깊은 트렌치를 완전히 채우지 못하게 되는 문제점이 발생한다. 이에 따라 소자 격리 특성이 악화된다.
또한, 반도체 소자의 고집적화에 따라 게이트 길이도 줄어들기 때문에, 단채널 효과(short channel effect)에 따른 문제점이 발생한다. 예컨대, 게이트 전극에, 특히 소자 격리 영역과 인접한 게이트 전극 가장자리에 과도한 전기장이 집중할 수 있다.
따라서 본 발명은 이상에서 설명한 관점에서 제안되었으며, 소자 격리 특성을 향상시키고 단채널 효과를 완화시킬 수 있는 반도체 소자 격리 방법을 제공하는 것을 그 목적으로 한다.
도1 내지 도8은 본 발명의 바람직한 실시예에 따른 소자 격리 방법을 개략적으로 보여주는 반도체 기판의 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판13 : 패드 산화막
15 : 패드 질화막17 : 트렌치 식각 마스크
19 : 트렌치21 : 열산화막
23 : 라이너 질화막25 : 트렌치 매립용 실리콘
27 : 질화처리된 실리콘29 : 트렌치 매립용 산화막
상기 목적을 달성하기 위한 본 발명의 소자 격리 방법은 트렌치를 형성한 후 도전물질로 트렌치를 일부 채우고 절연물질로 나머지 트렌치를 채우는 것을 일 특징으로 한다. 또한 먼저 증착된 도전물질의 산화를 방지하기 위해 노출된 표면을질화 처리하는 것을 다른 특징으로 한다.
따라서, 트렌치를 한 번에 채우는 것이 아니라 이를 두 번으로 나누어 채우기 때문에 결과적으로는 보이드 발생 없이 트렌치를 완전히 채울 수 있어 소자 격리 특성을 향상시킬 수 있다. 또한, 트렌치 하부는 도전물질로 채움으로써, 전기장을 분산시켜 단채널 효과를 개선할 수 있다. 뿐만아니라, 노출된 도전물질의 상부 표면 상에 질화 처리가 이루어지기 때문에, 잔존하는 트렌치의 종횡비가 더 줄어들게 되어 소자 크기가 작아지더라도 별 어려움 없이 상기 절연물질로 잔존하는 종회비가 낮은 트렌치를 완전히 채울 수 있다.
구체적으로 상기 목적을 달성하기 위한 본 발명의 소자 격리 방법은, 반도체 기판을 식각하여 소자 격리 트렌치를 형성하는 단계와, 상기 소자 격리 트렌치의 일부분을 채우도록 도전물질을 형성하는 단계와, 상기 도전물질의 표면을 질화처리하는 단계와, 상기 소자 격리 트렌치의 나머지 부분을 채우도록 질화처리된 상기 도전물질 상에 절연물질을 형성하는 단계를 포함한다.
상기 소자 격리 트렌치의 일부분을 채우는 도전물질은 상기 트렌치를 완전히 채우도록 도전물질을 증착한 후 이를 에치백하는 것에 의해 형성될 수 있다. 바람직하게는 상기 트렌치를 완전히 채우도록 실리콘을 형성하고 이를 에치백한다.
상기 도전물질을 형성하기 전에, 열산화 공정을 진행하여 상기 소자 격리 트렌치 내벽 및 바닥 상에 열산화막을 형성하는 단계와 상기 열산화막 상에 질화막 라이너를 형성하는 단계를 더 포함하는 것이 바람직하다. 상기 열산화막은 기판 손상을 제거하기 위함이고, 상기 질화막 라이너는 트렌치 측벽을 통한 산화를 방지하기 위함이다.
상기 질화처리는 플라즈마 처리 또는 급속 열처리에 의해 수행될 수 있다. 상기 플라즈마 처리는 질소원자를 포함하는 가스, 예컨대, 암모니아, 질소가스를 사용한다. 상기 급속 열처리는 암모니아 가스를 사용할 수 있다.
상기 절연물질은 HDP 산화막 또는 USG 산화막으로 형성된다. 상기 절연막을 형성하기 전에 HTO 산화막을 형성하여 상기 질화처리된 도전물질 표면을 보호하는 것이 바람직하다.
상기 목적을 달성하기 위한 소자 격리 방법은 반도체 기판 상에 패드 산화막 및 마스크 질화막을 차례로 형성하는 단계와, 상기 마스크 질화막 및 패드 산화막을 패터닝하여 활성영역을 한정하는 단계와, 상기 패터닝된 마스크 질화막 및 패드 산화막을 식각 마스크로 사용하여 노출된 반도체 기판을 식각하여 소자 격리 트렌치를 형성하는 단계와, 열산화 공정을 진행하여 상기 소자 격리 트렌치의 내벽 및 바닥 상에 열산화막을 형성하는 단계와, 상기 열산화막이 형성된 결과물 전면 상에 질화막 라이너를 형성하는 단계와, 상기 질화막 라이너 상에 도전물질을 형성하는 단계와, 상기 반도체 기판 표면 보다 낮아지도록 상기 도전물질을 에치백하여 상기 소자 격리 트렌치 일부분을 채우도록 하는 단계와, 상기 에치백된 도전물질 상부 표면을 질화시키는 단계와, 상기 질화막 라이너 및 상기 질화 표면처리된 도전물질 상에 절연막을 형성하여 상기 소자 격리 트렌치를 완전히 채우는 단계와, 상기 패터닝된 마스크 질화막이 노출될 때까지 평탄화 공정을 진행하는 단계를 포함한다.
상기 질화처리는 질소 원자를 함유하는 가스 플라즈마 처리에 의해 수행될수 있다. 또는 급속 열처리에 의해 수행될 수도 있다. 가스 플라즈마 처리를 사용하는 경우, 상기 질소 원자를 함유하는 가스는 암모니아, 질소가스를 포함한다. 상기 급속 열처리를 사용할 경우, 소오스 가스로서 암모니아를 포함한다.
상기 트렌치의 하부를 채우는 상기 도전물질은 실리콘으로 형성된다. 따라서, 상기 질화처리로 인해 그 상부에 산화방지막으로서 실리콘 질화막이 형성된다. 결국, 결국, 상기 도전물질은 그 측벽의 상기 라이너 질화막 및 그 상부의 산화막으로 보호되어 산소침투가 일어나지 않고 산화는 발생되지 않는다.
상기 트렌치의 나머지 부분, 즉 트렌치 상부를 채우는 상기 절연물질은 HDP(고밀도 플라즈마) 산화막 또는 USG(undoped polysilicon glass:도핑되지 않은 실리콘 유리) 산화막으로 형성된다.
상기 절연막 형성전에 HTO 산화막을 형성하는 단계를 더 포함할 수 있다. 이는 질화처리된 도전물질 표면을 보호하기 위해서이다.
또, 상기 절연물질을 형성한 후, 그것을 치밀화하기 위한 열처리를 진행하는 것이 바람직하다. 이는 상기 절연물질의 소자 격리 특성을 더욱 더 향상시키기 위함이다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 어떤 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 형성된다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
먼저 도1을 참조하여, 반도체 기판(11) 상에 패드 산화막(13) 및 패드 질화막(15)를 차례로 형성한 후, 이들을 패터닝하여 활성영역을 한정하는 마스크 패턴(17)을 형성한다. 상기 패드 산화막(13)은 통상적으로 상기 반도체 기판(11)을 열산화 시키는 것에 의해 형성된다. 상기 패드 질화막(15)은 화학적기상증착법(chemical vapor deposition)에 의해 형성될 수 있다.
상기 마스크 패턴(17)에 의해 노출된 반도체 기판은 소자 격리 영역이 되는 곳이고 상기 마스크 패턴(17)에 의해 덮여진 부분이 활성영역이 된다.
다음, 상기 마스크 패턴(17)에 의해 노출된 반도체 기판을 소정 깊이 식각하여 트렌치(19)를 형성한다. 결과적으로 상기 트렌치(19)는 바닥(19b) 및 양측벽(19w)을 구비한다. 이때, 상기 트렌치(19) 양측벽(19w)은 다소 경사가 질수 있으며, 이와 같은 트렌치 형상은 후속 공정에서 증착되는 막질의 트렌치 매립 특성을 좋게 한다.
다음, 도2를 참조하여, 상기 트렌치(19) 형성을 위한 반도체 기판(11)의 식각 손상을 치유하기 위해 열산화 공정을 진행한다. 그 결과 상기 트렌치 측벽(19w) 및 바닥(19b) 상에 열산화막(21)이 형성된다. 계속해서, 산화방지막으로서 질화막 라이너(23)를 형성한다. 상기 질화막 라이너(23)는 상기 열산화막(21) 상부 및 상기 마스크 패턴(17) 상에 형성된다. 상기 질화막 라이너(23)는 후속 공정으로 형성될 트렌치를 채우는 물질에 의해 발생하는 스트레스를 완화시키는 역할도 한다.
다음 도3을 참조하여, 상기 트렌치(19)를 완전히 채우도록 상기 마스크 패턴(17) 상에 도전물질(25)을 형성한다. 이는 게이트 전극에 인가되는 전기장을 분산하여 단채널 효과를 저감하기 위한 것이다. 상기 도전물질(25)은 실리콘으로 형성되는 것이 바람직하다.
다음 도4를 참조하여, 상기 도전물질(25)을 에치백하여 상기 도전물질(25)이 트렌치(19)의 일부를 채우도록, 즉 트렌치 하부를 채우도록 한다. 결국, 잔존하는 도전물질(25a)의 상부 표면(19s)은 상기 반도체 기판(11)의 상부 표면보다 낮게 되고, 잔존하는 트렌치(19r)의 종횡비는 최초로 형성된 트렌치(19)의 그것보다 줄어들게 된다. 또, 상기 잔존하는 도전물질(25a)은 상기 트렌치(19)의 측벽 및 바닥과는 직접 접하지 않고 그 사이에 질화막 라이너(23)가 개재한다. 하지만 상기 잔존하는 도전물질(25a)의 상부 표면(26s)에는 질화막 라이너가 존재하지 않는다. 따라서, 후속 열처리 공정 등에서 상기 잔존하는 도전물질(25a)를 통해 산소가 침투하여 산화가 일어날 수도 있다.
이에 따라, 도5에 도시된 바와 같이, 상기 잔존하는 도전물질(25a)의 산화를 방지하기 위해 그 상부 표면(26s) 상에 산화방지막(27)을 형성한다. 상기 산화방지막(27)은 상기 잔존하는 도전물질(25a)의 상부 표면(26s)을 질화 처리하는 것에의해 형성된다. 상기 도전물질(25a)가 실리콘일 경우, 상기 산화방지막(27)은 실리콘 질화막이다. 결과적으로, 상기 산화방지막(27)이 잔존하는 트렌치(19r)의 바닥에만 형성되기 때문에 그것의 종횡비는 더욱 감소하게 된다. 따라서, 후속 공정으로 형성될 절연물질의 형성이 매우 용이해진다. 상기 도전물질(25a)는 측벽의 질화막 라이너(23) 및 그 상부의 산화방지막(27)에 의해 완전히 둘러싸여 보호된다. 따라서, 트렌치 하부를 채우는 도전물질(25a)의 산화는 일어나지 않는다.
상기 질화 처리는 가스 플라즈마 또는 급속 열처리 방법(RTA:Rapid Thermal Annealing)에 의해 수행될 수 있다. 가스 플라즈마를 사용하는 경우, 질소 원자를 포함하는 가스를 사용한다. 예컨대, 질소 가스, 암모니아 가스 등을 사용할 수 있다. 급속 열처리 방법을 사용할 경우, 암모니아 가스를 사용할 수 있다.
다음 도6을 참조하여 상기 트렌치(19)를 완전히 채우도록, 즉, 잔존하는 트렌치(19r)를 채우도록 상기 마스크 패턴(17) 상에 절연물질(29)을 형성한다. 상기 절연물질(29)은 HDP 산화막 또는 USG 산화막으로 형성할 수 있다.
상기 절연물질(28)을 형성한 후, 이를 치밀화 시키기 위해 치밀화 열처리를 더 진행할 수 있다. 상기 치밀화 열처리로 인해 상기 절연물질(28)의 소자 격리 특성이 향상된다. 또한, 상기 절연물질(29)을 형성하기 전에 상기 산화방지막(27)을 보호하기 위해 HTO 산화막을 더 형성할 수도 있다.
다음, 상기 마스크 패턴(17)의 상부가 노출될 때까지 평탄화 공정을 진행한 후, 상기 마스크 패턴(17)을 제거하여 도7에 도시된 바와 같은 소자 격리 구조를 완성한다. 평탄화 공정은 예컨대, 화학적기계적 연마(CMP) 또는 에치백 공정에 의해 수행할 수 있다.
완성된 트렌치 격리 구조는, 반도체 기판(11)을 식각하여 형성된 트렌치(19) 내부 즉, 트렌치 바닥(19b) 및 내벽(19w) 상에 배치된 열산화막(21), 상기 열산화막(21) 상에 배치된 라이너 질화막(23), 상기 질화막 라이너(23) 상에 배치되며 그 표면이 상기 반도체 기판(11) 표면 보다 낮은 상기 트렌치(19) 하부를 채우는 도전물질(25a), 상기 도전물질(25a) 상에 배치되며 그 상부 표면이 상기 반도체 기판(11) 표면보다 낮은 산화방지막(27) 및 상기 산화방지막(27) 상에 배치되며 그 표면이 상기 반도체 기판(11) 표면보다 약간 높은 절연물질(29a)을 포함한다.
이와 같은 구조에 따르면, 트렌치 하부를 채우는 도전물질(29a)이 산화방지막(27) 및 질화막 라이너(23)으로 인해 그 산화가 방지된다. 따라서, 산화기인하는 부피팽창으로 인한 문제점 발생없이 전기장을 분산시킬 수 있어 단채널 효과를 개선할 수 있다.
후속 공정으로 통상적인 MOSFET 공정, CMOS 공정 등이 진행된다. 도8을 참조하여, 소자 격리 구조를 완성한 후, 게이트 절연막(31) 및 게이트 전극 물질을 차례로 증착한 후 이를 패터닝하여 게이트 전극(33)을 형성한다.
이상에서 설명한 본 발명에 따르면, 소자 격리를 위힌 트렌치를 보이드 발생없이 완전하게 채울수 있어 소자 격리 특성을 향상시킬 수 있다.
또한 트렌치 하부에 도전물질를 매립함으로써, 활성영역에 가해지는 전기장을 분산시킬 수 있어 단채널 효과를 완화시킬 수 있다.
또, 트렌치 하부에 매립된 도전물질 상부를 질화처리함으로써, 그것의 산화를 방지하는 동시에 잔존하는 트렌치의 종횡비를 감소시킬 수 있다.

Claims (20)

  1. 반도체 기판을 식각하여 소자 격리 트렌치를 형성하는 단계;
    상기 소자 격리 트렌치의 일부분을 채우도록 도전물질을 형성하는 단계;
    상기 도전물질의 표면을 질화처리하는 단계;
    상기 소자 격리 트렌치의 나머지 부분을 채우도록 질화처리된 상기 도전물질 상에 절연물질을 형성하는 단계를 포함하는 소자 격리 방법.
  2. 제1항에 있어서,
    상기 도전물질은 실리콘으로 형성되는 소자 격리 방법.
  3. 제1항에 있어서,
    상기 질화처리는 플라즈마 처리 또는 급속 열처리에 의해 수행되는 소자 격리 방법.
  4. 제3항에 있어서,
    상기 플라즈마 처리는 질소원자를 포함하는 가스를 사용하는 소자 격리 방법.
  5. 제4항에 있어서,
    상기 질소원자를 포함하는 가스는 암모니아, 질소가스를 포함하는 소자 격리 방법.
  6. 제3항에 있어서,
    상기 급속 열처리는 암모니아가스를 사용하는 소자 격리 방법.
  7. 제1항에 있어서,
    상기 절연물질은 HDP 산화막 또는 USG 산화막으로 형성되는 소자 격리 방법.
  8. 제7항에 있어서,
    상기 절연막을 형성하기 전에 HTO 산화막을 형성하는 단계를 더 포함하는 소자 격리 방법.
  9. 제1항에 있어서,
    상기 도전물질을 형성하기 전에,
    열산화 공정을 진행하여 상기 소자 격리 트렌치 내벽 및 바닥 상에 열산화막을 형성하는 단계;
    상기 열산화막 상에 질화막 라이너를 형성하는 단계를 더 포함하는 소자 격리 방법.
  10. 제7항 또는 제9항에 있어서,
    상기 질화처리는 플라즈마 처리 또는 급속 열처리에 의해 수행되는 소자 격리 방법.
  11. 제10항에 있어서,
    상기 플라즈마 처리는 질소원자를 포함하는 가스를 사용하는 소자 격리 방법.
  12. 제11항에 있어서,
    상기 질소원자를 포함하는 가스는 암모니아, 질소가스를 포함하는 소자 격리 방법.
  13. 제10항에 있어서,
    상기 급속 열처리는 암모니아가스를 사용하는 소자 격리 방법.
  14. 제1항에 있어서,
    상기 소자 격리 트렌치의 일부분을 채우는 도전물질은 상기 트렌치를 완전히 채우도록 도전물질을 증착한 후 이를 에치백하는 것에 의해 형성되는 소자 격리 방법.
  15. 반도체 기판 상에 패드 산화막 및 마스크 질화막을 차례로 형성하는 단계;
    상기 마스크 질화막 및 패드 산화막을 패터닝하여 활성영역을 한정하는 단계:
    상기 패터닝된 마스크 질화막 및 패드 산화막을 식각 마스크로 사용하여 노출된 반도체 기판을 식각하여 소자 격리 트렌치를 형성하는 단계;
    열산화 공정을 진행하여 상기 소자 격리 트렌치의 내벽 및 바닥 상에 열산화막을 형성하는 단계;
    상기 열산화막이 형성된 결과물 전면 상에 질화막 라이너를 형성하는 단계;
    상기 질화막 라이너 상에 도전물질을 형성하는 단계;
    상기 반도체 기판 표면 보다 낮아지도록 상기 도전물질을 에치백하여 상기 소자 격리 트렌치 일부분을 채우도록 하는 단계;
    상기 에치백된 도전물질 표면을 질화시키는 단계;
    상기 질화막 라이너 및 상기 표면처리된 도전물질 상에 절연막을 형성하여 상기 소자 격리 트렌치를 완전히 채우는 단계;
    상기 패터닝된 마스크 질화막이 노출될 때까지 평탄화 공정을 진행하는 단계를 포함하는 소자 격리 형성 방법.
  16. 제15항에 있어서,
    상기 질화처리는 질소원자를 함유하는 가스 플라즈마 처리에 의해 수행되는 소자 격리 방법.
  17. 제16항에 있어서,
    상기 질소원자를 함유하는 가스는 암모니아, 질소가스를 포함하는 소자 격리 방법.
  18. 제15항에 있어서,
    상기 도전물질은 실리콘으로 형성되고, 상기 절연물질은 HDP 산화막 또는 USG 산화막으로 형성되는 소자 격리 방법.
  19. 제18항에 있어서,
    상기 절연막 형성전에 HTO 산화막을 형성하는 단계를 더 포함하는 소자 격리 방법.
  20. 제19항에 있어서,
    상기 절연물질을 형성한 후, 치밀화 열처리를 진행하는 단계를 더 포함하는 소바분리 방법.
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