KR20080064194A - 반도체 장치와 그 제조 방법 - Google Patents
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Abstract
본 발명은 절연막의 홀 내에 형성되는 도전성 플러그가 콘택트 불량이 되는 것을 방지할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것을 과제로 한다.
실리콘 기판(10) 위에 형성된 하지(下地) 절연막(25)과, 하지 절연막(25) 위에 형성된 커패시터(Q)와, 커패시터(Q)를 덮는 층간 절연막(35)과, 층간 절연막(35) 위에 형성된 1층째 금속 배선(45)과, 층간 절연막(35)과 1층째 금속 배선(45)을 덮고, 1층째 금속 배선(45)의 상방에서 제 1 막두께를 갖는 단층의 제 1 절연막(48)과, 제 1 절연막(48) 위에 형성된 제 1 커패시터 보호 절연막(50)과, 제 1 커패시터 보호 절연막(50) 위에 형성되고, 1층째 금속 배선(45)의 상방에서 제 1 막두께보다도 두꺼운 제 2 막두께를 갖는 제 1 커버 절연막(51)과, 1층째 금속 배선(45) 위의 절연막(48, 50, 51)에 형성된 제 3 홀(54a)과, 제 3 홀(54a) 내에 형성된 제 5 도전성 플러그(57)를 갖는 반도체 장치에 의거한다.
강유전체막, 커패시터 유전체막, 캡 절연막, 도전성 플러그
Description
본 발명은 반도체 장치와 그 제조 방법에 관한 것이다.
전원을 꺼도 정보를 기억할 수 있는 불휘발성 메모리로서, 플래시 메모리나 강유전체 메모리가 알려져 있다.
이 중, 플래시 메모리는, 절연 게이트형 전계 효과 트랜지스터(IGFET)의 게이트 절연막 중에 매립된 플로팅(floating) 게이트를 가지며, 기억 정보를 나타내는 전하를 이 플로팅 게이트에 축적함으로써 정보를 기억한다. 그러나, 이러한 플래시 메모리에서는, 정보의 기입이나 소거시에, 게이트 절연막에 터널 전류를 흐르게 할 필요가 있어, 비교적 높은 전압이 필요하다는 결점이 있다.
이에 대해서, 강유전체 메모리는, FeRAM(Ferroelectric Random Access Memory)이라고도 불리며, 강유전체 커패시터가 구비하는 강유전체막의 히스테리시스 특성을 이용해서 정보를 기억한다. 그 강유전체막은, 커패시터의 상부 전극과 하부 전극 사이에 인가되는 전압에 따라 분극(分極)을 발생하여, 그 전압을 제거해도 자발 분극이 잔류한다. 인가 전압의 극성을 반전시키면, 이 자발 분극도 반전하고, 그 자발 분극의 방향을 「1」과 「0」에 대응시킴으로써, 강유전체막에 정보 가 기입된다. 이 기입에 필요한 전압은 플래시 메모리에서보다도 낮고, 또한, 플래시 메모리보다도 고속으로 기입이 가능하다는 이점이 FeRAM에는 있다. 또한, 고집적도 및 고내구성을 실현할 수 있다는 점에서도 FeRAM은 유리하다.
상기의 FeRAM에서는, 커패시터의 상방의 절연막에 홀을 형성하고, 상하의 배선을 전기적으로 접속하기 위한 도전성 플러그가 그 홀 내에 형성된다. 이 도전성 플러그가 콘택트 불량을 일으키면, 커패시터를 포함한 회로가 정상적으로 기능하지 않아, FeRAM은 불량이 되어 버린다.
본 발명의 목적은, 절연막의 홀 내에 형성되는 도전성 플러그가 콘택트 불량이 되는 것을 방지할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것에 있다.
본 발명의 한 관점에 의하면, 반도체 기판과, 상기 반도체 기판 위에 형성된 하지(下地) 절연막과, 상기 하지 절연막 위에, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막 및 상부 전극을 차례로 형성하여 이루어지는 커패시터와, 상기 커패시터를 덮는 층간 절연막과, 상기 층간 절연막 위에 형성된 제 1 배선과, 상기 층간 절연막과 상기 제 1 배선을 덮고, 상기 제 1 배선의 상방에서 제 1 막두께를 갖는 단층의 제 1 절연막과, 상기 제 1 절연막 위에 형성된 제 1 커패시터 보호 절연막과, 상기 제 1 커패시터 보호 절연막 위에 형성되고, 상기 제 1 배선의 상방에서 상기 제 1 막두께보다도 두꺼운 제 2 막두께를 갖는 제 1 커버 절연막과, 상기 제 1 배선 위의 상기 제 1 커버 절연막, 상기 제 1 커패시터 보호 절연막 및 상기 제 1 절연막에 형성된 제 1 홀과, 상기 제 1 홀 내에 형성되고, 상기 제 1 배선과 전기적으로 접속된 제 1 도전성 플러그와, 상기 제 1 커버 절연막 위에 형성되고, 상기 제 1 도전성 플러그와 전기적으로 접속된 제 2 배선을 갖는 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판 위에 하지 절연막을 형성하는 공정과, 상기 하지 절연막 위에, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막 및 상부 전극을 차례로 적층하여 이루어지는 커패시터를 형성하는 공정과, 상기 커패시터를 덮는 층간 절연막을 형성하는 공정과, 상기 층간 절연막 위에 제 1 배선을 형성하는 공정과, 상기 층간 절연막과 상기 제 1 배선을 덮고, 상기 제 1 배선의 상방에서 제 1 막두께를 갖는 단층의 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막 위에 제 1 커패시터 보호 절연막을 형성하는 공정과, 상기 제 1 커패시터 보호 절연막 위에, 상기 제 1 배선의 상방에서 상기 제 1 막두께보다도 두꺼운 제 2 막두께를 갖는 제 1 커버 절연막을 형성하는 공정과, 상기 제 1 배선 위의 상기 제 1 커버 절연막, 상기 제 1 커패시터 보호 절연막 및 상기 제 1 절연막에 제 1 홀을 형성하는 공정과, 상기 제 1 홀 내에, 상기 제 1 배선과 전기적으로 접속된 제 1 도전성 플러그를 형성하는 공정과, 상기 제 1 커버 절연막 위에, 상기 제 1 도전성 플러그와 전기적으로 접속된 제 2 배선을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
다음에, 본 발명의 작용에 관하여 설명한다.
상기의 제 1 도전성 플러그는, 제 1 홀 내에 형성된 텅스텐막 등의 플러그용 도전막에 의해 구성되지만, 그 플러그용 도전막의 성막시에는 반도체 기판이 가열된다. 이와 같이 가열함으로써 기화(氣化)된 제 1 절연막 중의 잔류 수분은, 제 1 커패시터 보호 절연막에 의해 상방으로 방출되는 것이 저지되기 때문에, 제 1 홀 내로 나오게 된다.
본 발명에서는, 상기한 바와 같이, 제 1 배선의 상방에서의 제 1 절연막의 두께(제 1 막두께)가, 제 1 배선의 상방에서의 제 1 커버 절연막의 두께(제 2 막두께) 이하가 되므로, 제 1 절연막에 포함되는 잔류 수분량을 제 1 커버 절연막의 그 이하로 할 수 있다. 따라서, 제 1 막두께와 제 2 막두께의 대소 관계가 반대인 경우와 비교하여, 상기한 바와 같이 해서 제 1 홀 내로 나오는 수분의 양을 저감할 수 있고, 그 수분에 의해 제 1 도전성 플러그가 미형성이 되는 것이 방지되어, 제 1 배선과 제 1 도전성 플러그를 전기적으로 양호하게 접속하는 것이 가능해진다.
또한, 제 1 절연막의 상면을 연마하여 평탄화함으로써, 그 위에 다층 배선 구조를 용이하게 작성할 수 있도록 해도 좋다.
그와 같이 제 1 절연막을 연마할 경우, 연마 패드의 흠집에 의해, 연마 후의 제 1 절연막의 상면에 미세한 흠집이 생기는 경우가 있다. 그 경우는, 제 1 절연막의 상면을 에치백함으로써, 이 흠집을 제거하는 것이 바람직하다.
또한, 에치백 대신에, 흠집이 생긴 제 1 절연막의 상면에 캡 절연막을 형성하고, 이 캡 절연막으로 흠집을 매립하는 것이 고려된다. 그러나, 이것으로는 캡 절연막의 형성 공정과, 제 1 홀에서 나오는 수분량을 저감하는 목적에서 행해지는 캡 절연막에 대한 탈수 처리가 필요하게 되어, 반도체 장치의 제조 공정이 길어지게 된다.
이에 대해서, 상기한 에치백을 채용하면, 캡 절연막의 형성 공정과 그것에 대한 탈수 처리를 생략할 수 있어, 반도체 장치의 제조 공정을 단축하는 것이 가능해진다.
도 1의 (a), (b)는 본원 출원인이 이전에 고안한 반도체 장치의 제조 도중의 제 1 단면도.
도 2의 (a), (b)는 본원 출원인이 이전에 고안한 반도체 장치의 제조 도중의 제 2 단면도.
도 3의 (a), (b)는 본원 출원인이 이전에 고안한 반도체 장치의 제 3 단면도.
도 4의 (a), (b)는 본원 출원인이 이전에 고안한 반도체 장치의 제 4 단면도.
도 5의 (a), (b)는 본원 출원인이 이전에 고안한 반도체 장치의 제 5 단면도.
도 6의 (a), (b)는 본원 출원인이 이전에 고안한 반도체 장치의 제 6 단면도.
도 7의 (a), (b)는 본원 출원인이 이전에 고안한 반도체 장치의 제 7 단면도.
도 8의 (a), (b)는 본원 출원인이 이전에 고안한 반도체 장치의 제 8 단면도.
도 9의 (a), (b)는 본원 출원인이 이전에 고안한 반도체 장치의 제 9 단면도.
도 10은 본원 출원인이 이전에 고안한 반도체 장치의 제 10 단면도.
도 11은 본원 출원인이 이전에 고안한 반도체 장치의 제 11 단면도.
도 12는 본원 출원인이 이전에 고안한 반도체 장치의 제 12 단면도.
도 13은 본원 출원인이 이전에 고안한 반도체 장치의 제 13 단면도.
도 14는 본원 출원인이 이전에 고안한 반도체 장치의 제 14 단면도.
도 15는 본원 출원인이 이전에 고안한 반도체 장치의 제 15 단면도.
도 16은 본원 출원인이 이전에 고안한 반도체 장치의 제 16 단면도.
도 17은 본원 출원인이 이전에 고안한 반도체 장치의 제 17 단면도.
도 18은 본원 출원인이 이전에 고안한 반도체 장치의 제 18 단면도.
도 19는 본원 출원인이 이전에 고안한 반도체 장치의 제 19 단면도.
도 20은 본원 출원인이 이전에 고안한 반도체 장치의 제 20 단면도.
도 21은 본원 출원인이 이전에 고안한 반도체 장치의 제 21 단면도.
도 22는 본원 출원인이 이전에 고안한 반도체 장치의 제 22 단면도.
도 23은 본원 출원인이 이전에 고안한 반도체 장치의 제 23 단면도.
도 24는 본원 출원인이 이전에 고안한 반도체 장치의 제 24 단면도.
도 25는 본원 출원인이 이전에 고안한 반도체 장치의 제 25 단면도.
도 26은 본원 출원인이 이전에 고안한 반도체 장치의 제 26 단면도.
도 27은 본원 출원인이 이전에 고안한 반도체 장치의 제 27 단면도.
도 28은 본원 출원인이 이전에 고안한 반도체 장치의 제 28 단면도.
도 29는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 1 단면도.
도 30은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 2 단면도.
도 31은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 3 단면도.
도 32는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 4 단면도.
도 33은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 5 단면도.
도 34는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 6 단면도.
도 35는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 7 단면도.
도 36은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 8 단면도.
도 37은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 9 단면도.
도 38은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 10 단 면도.
도 39는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 11 단면도.
도 40은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 12 단면도.
도 41은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 13 단면도.
도 42는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 14 단면도.
도 43은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 15 단면도.
도 44는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 16 단면도.
도 45는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 17 단면도.
도 46은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 18 단면도.
도 47은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 19 단면도.
도 48은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 20 단 면도.
도 49는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 제 21 단면도.
도 50은 본 발명의 제 1 실시예와, 본원 출원인이 이전에 고안한 반도체 장치 각각의 요부 확대 단면도.
도 51은 본 발명의 제 1 실시예와, 본원 출원인이 이전에 고안한 반도체 장치의 제조 방법 각각에서의, 1층째 금속 배선을 형성하고 나서 제 1 커버 절연막에 대한 N2O 플라즈마 처리를 행할 때까지의 주요 공정을 정리한 플로차트.
도 52의 (a)∼(c)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 1 단면도.
도 53의 (a)∼(c)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 2 단면도.
도 54의 (a)∼(c)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 3 단면도.
도 55의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 4 단면도.
도 56의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 5 단면도.
도 57의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중 의 제 6 단면도.
도 58의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 7 단면도.
도 59의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 8 단면도.
도 60의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 9 단면도.
도 61의 (a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 10 단면도.
도 62는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 도중의 제 11 단면도.
도 63은 본 발명의 제 2 실시예와, 캡 절연막을 형성하는 비교예 각각의 요부 확대 단면도.
이하에, 본 발명의 실시예에 대해서, 첨부 도면을 참조하면서 상세하게 설명한다.
(1) 예비적 사항의 설명
본 발명의 실시예에 관하여 설명하기 전에, 본 발명의 기초가 되는 예비적 사항에 관하여 설명한다.
FeRAM이 구비하는 강유전체 커패시터에서는, 그 커패시터 유전체막의 재료로 서, 잔류 분극 전하량이 10∼30μC/㎠ 정도로 높은 PZT(Pb(Zr, Ti)O3)막이나 SBT(SrBi2Ta2O9) 등의 페로부스카이트 구조의 강유전체 산화물이 사용된다. 강유전체 산화물은, 수소나 수분 등의 환원성 물질에 노출되면, 막 중의 산소가 환원되어 산소 결핍의 상태가 되어, 잔류 분극 전하량 등의 강유전체 특성이 열화되어 버린다.
층간 절연막으로서 다용되고 있는 산화 실리콘막은, 물과의 친화성이 높아, 막 중에 비교적 많은 수분을 함유한다. 그 수분은, 예를 들면, 층간 절연막이나 금속 배선을 형성할 때의 열에 의해 수소와 산소로 분해되고, 그 중의 수소가 커패시터 유전체막에 접촉하면, 상기와 같이 하여 커패시터 유전체막이 열화된다. 또한, 프로세스 중에 한정하지 않고, 장기에 걸쳐 FeRAM을 계속 사용하는 것에 의해서도, 외부로부터 침입한 수소에 의해 커패시터 유전체막은 열화된다.
그 때문에, FeRAM에서는, 상기한 환원성 물질로부터 강유전체막을 보호하기 위해서, 알루미나막 등의 커패시터 보호 절연막이 형성된다. 그 커패시터 보호 절연막은 환원성 물질이 강유전체막에 이르는 것을 저지하는 기능을 가지며, 예를 들면, 상하의 배선간에 형성된다.
이하에, 그러한 알루미나로 이루어지는 커패시터 보호 절연막을 구비한 반도체 장치에 대해서, 그 제조 공정을 따라 설명한다.
도 1∼도 28은 본원 출원인이 이전에 고안한 반도체 장치의 제조 도중의 단면도이다.
이 반도체 장치는, 커패시터의 하부 전극에 콘택트 영역을 설치하고, 그 콘택트 영역의 상방의 금속 배선으로부터 하부 전극에 전압이 인가되는 플래너형의 FeRAM이며, 이하와 같이 해서 작성된다.
처음에, 도 1의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, n형 또는 p형의 실리콘(반도체) 기판(10)의 표면을 열산화함으로써 소자 분리 절연막(11)을 형성하고, 이 소자 분리 절연막(11)으로 트랜지스터의 활성 영역을 획정한다. 이러한 소자 분리 구조는 LOCOS(Local Oxidation of Silicon)라고 불리는데, 이 대신에 STI(Shallow Trench Isolation)를 채용해도 좋다.
그 다음에, 실리콘 기판(10)의 활성 영역에 p형 불순물, 예를 들면, 붕소를 도입해서 제 1, 제 2 p웰(12, 13)을 형성한 후, 그 활성 영역의 표면을 열산화함으로써, 게이트 절연막(14)이 되는 열산화막을 약 6∼7nm의 두께로 형성한다.
계속해서, 실리콘 기판(10)의 상측 전면(全面)에, 두께 약 50nm의 비정질 실리콘막과 두께 약 150nm의 텅스텐 실리사이드막을 차례로 형성한다. 또한, 비정질 실리콘막 대신에 다결정 실리콘막을 형성해도 좋다. 그 후에, 포토리소그래피에 의해 이들의 막을 패터닝하여, 실리콘 기판(10) 위에 게이트 전극(15)을 형성하는 동시에, 소자 분리 절연막(11) 위에 배선(16)을 형성한다.
또한, 게이트 전극(15)을 마스크로 하는 이온 주입에 의해, 게이트 전극(15) 옆의 실리콘 기판(10)에 n형 불순물로서 인을 도입하고, 제 1∼제 3 소스/드레인 익스텐션(17a∼17c)을 형성한다.
그 후에, 실리콘 기판(10)의 상측 전면에 절연막을 형성하고, 그 절연막을 에치백하여 게이트 전극(15)과 배선(16) 옆에 절연성 스페이서(18)로서 남긴다. 그 절연막으로서, 예를 들면, CVD법에 의해 산화 실리콘막을 형성한다.
계속해서, 이 절연성 스페이서(18)와 게이트 전극(15)을 마스크로 하면서, 실리콘 기판(10)에 비소 등의 n형 불순물을 다시 이온 주입함으로써, 게이트 전극(15)의 측방의 실리콘 기판(10)에 제 1∼제 3 소스/드레인 영역(19a∼19c)을 형성한다.
또한, 실리콘 기판(10)의 상측 전면에, 스퍼터링법에 의해 코발트막 등의 고융점 금속막을 형성한다. 그리고, 그 고융점 금속막을 가열시켜서 실리콘과 반응시킴으로써, 제 1∼제 3 소스/드레인 영역(19a∼19c)에서의 실리콘 기판(10) 위에 코발트 실리사이드층 등의 고융점 실리사이드층(22)을 형성하고, 각 소스/드레인 영역(19a∼19c)을 저(低)저항화한다. 또한, 이러한 고융점 금속 실리사이드층은, 게이트 전극(15)이나 배선(16)의 표층에도 형성된다.
그 후에, 소자 분리 절연막(11)의 위 등에서 미반응으로 되어 있는 고융점 금속층을 습식 에칭해서 제거한다.
여기까지의 공정에 의해, 실리콘 기판(10)의 활성 영역에는, 게이트 절연막(14), 게이트 전극(15) 및 제 1∼ 제 3 소스/드레인 영역(19a∼19c) 등에 의해 구성되는 제 1∼ 제 3 MOS 트랜지스터(TR1∼TR3)가 형성되게 된다.
이들의 트랜지스터 중, 제 1, 제 2 MOS 트랜지스터(TR1, TR2)는 셀 영역에 형성되고, 그들의 게이트 전극(15)은 서로 평행하게 형성되어 워드선의 일부를 구성한다.
한편, 제 3 MOS 트랜지스터(TR3)는 주변 회로 영역에 형성된다.
다음에, 도 1의 (b)에 나타낸 바와 같이, 실리콘 기판(10)의 상측 전면에, 플라즈마 CVD법으로 산질화 실리콘(SiON)막을 두께 약 200nm으로 형성하고, 그것을 에칭 스토퍼막(24)으로 한다.
또한, TEOS(Tetraethoxysilane) 가스를 사용하는 플라즈마 CVD법에 의해, 이 에칭 스토퍼막(24) 위에 하지 절연막(25)으로서 산화 실리콘(SiO)막을 두께 약 600nm으로 형성한 후, CMP(Chemical Mechanical Polishing)법으로 하지 절연막(25)을 약 200nm 정도 연마하여, 하지 절연막(25)의 상면을 평탄화한다.
그 다음에, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 이 하지 절연막(25) 위에 다시 실리콘 산화막을 두께 약 100nm으로 형성하고, 이 실리콘 산화막을 캡 절연막(26)으로 한다.
그리고, 이들 절연막(25, 26)의 탈수 처리로서, 질소 분위기 중에서 기판 온도를 약 650℃로 하는 어닐링을 약 30분간 행한 후, 캡 절연막(26) 위에 스퍼터링법에 의해 제 1 알루미나막(20)을 두께 약 20nm으로 형성한다.
다음에, 도 2의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 제 1 알루미나막(20) 위에, 스퍼터링법에 의해 제 1 도전막(27)으로서 플라티나막을 형성한다. 이 제 1 도전막(27)은, 이후에 패터닝되어 커패시터 하부 전극이 되고, 그 막 두께는 약 155nm이다.
또한, 제 1 절연막(27) 위에, 스퍼터링법에 의해 PZT막을 150∼200nm의 두께로 형성하고, 이 PZT막을 강유전체막(28)으로 한다.
또한, 강유전체막(28)의 성막 방법으로서는, 스퍼터링법 이외에, MOCVD (Metal Organic CVD)법이나 졸·겔법도 있다. 또한, 강유전체막(28)의 재료는 상기의 PZT에 한정되지 않고, SrBi2Ta2O9, SrBi2(TaxNb1-x)2O9, Bi4Ti2O12 등의 Bi 층형상 구조 화합물이나, PZT에 란탄을 도핑한 PLZT(Pb1-xLaxZr1-yTiyO3) 또는 그 밖의 금속 산화물 강유전체로 강유전체막(28)을 구성해도 좋다.
여기서, 스퍼터링법으로 형성된 PZT는, 성막 직후에서는 거의 결정화되어 있지 않아, 강유전체 특성이 부족하다. 그래서, 강유전체막(28)을 구성하는 PZT를 결정화시키기 위한 결정화 어닐링으로서, 산소 함유 분위기 중에서 기판 온도를 약 585℃로 하는 RTA(Rapid Thermal Anneal)를 약 90초간 행한다. 또한, MOCVD법으로 강유전체막(28)을 형성하는 경우에는, 이 결정화 어닐링은 불필요하다.
다음에, 상기의 강유전체막(28) 위에, 스퍼터링법으로 제 1 산화 이리듐(IrO2)막을 두께 약 50nm으로 형성하고, 이 제 1 산화 이리듐막에 대해서 RTA를 실시한다. 그 RTA의 조건은 특별히 한정되지 않지만, 본 실시예에서는 산소 함유 분위기 중에서 기판 온도를 725℃, 처리 시간을 20초로 한다.
그 후에, 제 1 산화 이리듐막 위에 스퍼터링법에 의해 제 2 산화 이리듐막을 두께 약 200nm으로 형성하고, 이들 제 1, 제 2 산화 이리듐막으로 이루어지는 적층막을 제 2 도전막(29)으로 한다.
여기서, 제 1 알루미나막(20) 위에 제 1 도전막(27)을 형성함으로써, 제 1 알루미나막(20)을 생략하고 캡 절연막(26) 위에 제 1 도전막(27)을 직접 형성하는 경우와 비교하여, 제 1 도전막(27)을 구성하는 플라티나의 배향성이 양호하게 된다. 그 제 1 도전막(27)의 배향의 작용에 의해, 강유전체막(28)을 구성하는 PZT의 배향이 일치되어, 강유전체막(28)의 강유전체 특성이 향상된다.
다음에, 도 2의 (b)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 포토리소그래피에 의해 제 2 도전막(29)을 패터닝하여 상부 전극(29a)을 형성한다. 그리고, 이 패터닝에 의해 강유전체막(28)이 받은 대미지(damage)를 회복시키기 위해서, 강유전체막(28)에 대한 1회째의 회복 어닐링을 종형 노(爐) 내에서 행한다. 이 회복 어닐링은 산소 함유 분위기에서 행해지고, 그 조건은, 예를 들면, 기판 온도 650℃, 처리 시간 60분이다.
그 다음에, 포토리소그래피로 강유전체막(28)을 패터닝함으로써, PZT 등의 강유전체 재료로 구성되는 커패시터 유전체막(28a)을 형성한다. 이 패터닝에서 커패시터 유전체막(28a)이 받은 대미지는 2회째의 회복 어닐링에 의해 회복된다. 이 2회째의 회복 어닐링은, 1회째와 마찬가지로 종형 노를 사용하여 산소 함유 분위기 중에서 행해지고, 그 조건으로서 기판 온도 350℃, 처리 시간 60분이 채용된다.
계속해서, 도 3의 (a)에 나타낸 바와 같이, 실리콘 기판(10)의 상측 전면에, 수소나 수분 등의 환원성 물질로부터 커패시터 유전체막(28a)을 보호하기 위한 제 2 알루미나막(31)을 스퍼터링법으로 두께 약 50nm으로 형성한다. 그리고, 스퍼터링에 의해 커패시터 유전체막(28a)이 받은 대미지를 회복시키기 위해서, 산소 함유 분위기 중에서 기판 온도를 550℃로 하는 3회째의 회복 어닐링을 약 60분간 행한다. 이 회복 어닐링은 1회째 및 2회째와 마찬가지로, 종형 노를 이용하여 행해진다.
다음에, 도 3의 (b)에 나타낸 바와 같이, 포토리소그래피로 제 1 도전막(27)과 제 2 알루미나막(31)을 패터닝함으로써, 커패시터 유전체막(28a) 아래의 제 1 도전막(27)을 하부 전극(27a)으로 하는 동시에, 이 하부 전극(27a)을 덮도록 제 2 알루미나막(31)을 남긴다.
그 후에, 프로세스 중에 커패시터 유전체(28a)가 받은 대미지를 회복시키기 위해서, 기판 온도 550℃, 처리 시간 60분의 조건으로, 산소 함유 분위기 중에서 커패시터 유전체막(28a)에 4회째의 회복 어닐링을 실시한다. 그 회복 어닐링은, 예를 들면, 종형 노를 이용하여 행해진다.
지금까지의 공정에 의해, 실리콘 기판(10)의 셀 영역에는, 하부 전극(27a), 커패시터 유전체막(28a) 및 상부 전극(29a)을 이 순서대로 적층하여 이루어지는 커패시터(Q)가 형성되게 된다.
계속해서, 도 4의 (a)에 나타낸 바와 같이, 실리콘 기판(10)의 상측 전면에, 커패시터 유전체막(28a)을 보호하기 위한 제 3 알루미나막(33)을 스퍼터링법으로 약 20nm의 두께로 형성한다. 이 제 3 알루미나막(33)은 그 아래의 제 2 알루미나 막(31)과 협동하여, 수소나 수분 등의 환원성 물질이 커패시터 유전체막(28a)에 이르는 것을 방지하고, 커패시터 유전체막(28a)이 환원되어 그 강유전체 특성이 열화되는 것을 억제하도록 기능한다.
그리고, 기판 온도 550℃, 처리 시간 60분의 조건으로, 산소 함유 분위기로 되어 있는 종형 노 내에서 커패시터 유전체막(28a)에 대해서 5회째의 회복 어닐링을 실시한다.
그 다음에, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 상기의 제 3 알루미나막(33) 위에 산화 실리콘막을 두께 약 1500nm으로 형성하고, 그 산화 실리콘막을 층간 절연막(35)으로 한다. 이 후에, 층간 절연막(35)의 상면을 CMP법으로 연마해서 평탄화한다.
다음에, 도 4의 (b)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 층간 절연막(35) 위에 포토레지스트를 도포하고, 그것을 노광, 현상하여 제 1 레지스트 패턴(37)을 형성한다. 도시한 바와 같이, 이 제 1 레지스트 패턴(37)은, 제 1∼제 3 소스/드레인 영역(19a∼19c) 위에 홀 형상의 제 1∼제 3 창(37a∼37c)을 갖는 동시에, 배선(36) 위에 제 4 창(37d)을 갖는다.
그 다음에, 제 1 레지스트 패턴(37)을 마스크로 사용하면서, 층간 절연막(35)으로부터 에칭 스토퍼막(24)까지를 건식 에칭함으로써, 제 1∼제 4 창(37a∼37d) 아래의 이들의 절연막에 제 1∼ 제 4 콘택트 홀(38a∼38d)을 형성한다.
이 건식 에칭은, 평행 평판형 플라즈마 에칭 장치(도시 생략)에서 3스텝의 에칭으로 행해진다. 그 제 1 스텝의 에칭에서는, C4F8, O2 및 Ar의 혼합 가스를 에칭 가스로서 사용하여, 층간 절연막(35)으로부터 하지 절연막(25)까지를 에칭한다. 이 에칭은 에칭 스토퍼막(24) 위에서 정지하여, 에칭 스토퍼막(24)은 에칭되지 않는다.
다음 제 2 스텝에서는, 에칭 가스로서 O2와 Ar의 혼합 가스를 사용하여, 이들 가스의 스퍼터링 작용에 의해, 제 1 스텝에서 홀 내에 생긴 에칭 생성물을 제거한다.
그리고, 제 3 스텝의 에칭에서는, C4F8, CF4, O2 및 Ar의 혼합 가스를 에칭 가스로 하여 에칭 스토퍼막(24)이 에칭된다.
상기의 에칭이 종료된 후, 제 1 레지스트 패턴(37)은 제거된다.
다음에, 도 5의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 제 1∼ 제 4 콘택트 홀(38a∼38d)의 내면과 층간 절연막(35)의 상면에, 스퍼터링법에 의해 티탄(Ti)막과 질화 티탄(TiN)막을 각각 두께 20nm, 50nm으로 형성하고, 이들 막을 글루막으로 한다. 그리고, 이 글루막 위에, 6플루오르화 텅스텐 가스를 사용하는 CVD법으로 텅스텐막을 형성하고, 이 텅스텐막으로 제 1∼제 4 콘택트 홀(38a∼38d)을 완전히 매립한다.
그 후에, 층간 절연막(35) 위의 여분의 글루막과 텅스텐막을 CMP법으로 연마해서 제거하고, 이들 막을 제 1∼제 4 콘택트 홀(38a∼38d) 내에 각각 제 1∼제 4 도전성 플러그(40a∼40d)로서 남긴다.
이들의 도전성 플러그 중, 제 1∼제 3 도전성 플러그(40a∼40c)는 각각 제 1∼제 3 소스/드레인 영역(19a∼19c)과 전기적으로 접속된다. 그리고, 제 4 도전성 플러그(40d)는, 그 아래의 배선(16)과 전기적으로 접속된다.
또한, 제 1∼제 3 도전성 플러그(40a∼40c)는 매우 산화되기 쉬운 텅스텐을 주로 구성하고 있기 때문에, 산소 함유 분위기 중에서 용이하게 산화되어 콘택트 불량을 일으킬 우려가 있다.
그래서, 이들 제 1∼제 4 도전성 플러그(40a∼40d)가 산화되는 것을 방지하기 위해서, 이들의 플러그와 층간 절연막(35) 각각의 상면에, 산화 방지 절연막(41)으로서 CVD법에 의해 산질화 실리콘막을 두께 약 100nm으로 형성한다.
다음에, 도 5의 (b)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 산화 방지 절연막(41) 위에 포토레지스트를 도포하고, 그것을 노광, 현상해서 제 2 레지스트 패턴(43)으로 한다. 도시한 바와 같이, 상부 전극(29a)과 하부 전극(27a)의 각각 위의 제 2 레지스트 패턴(43)에는, 홀 형상의 제 5, 제 6 창(43a, 43b)이 형성된다.
그 다음에, 제 2 레지스트 패턴(43)을 마스크로 하면서, 산화 방지 절연막(41), 층간 절연막(35) 및 제 2, 제 3 알루미나막(31, 33)을 에칭함으로써, 상부 전극(29a) 위에 제 1 홀(35a)을 형성하는 동시에, 하부 전극(27a)의 콘택트 영역 위에 제 2 홀(35b)을 형성한다.
그 후에, 지금까지의 공정에서 커패시터 유전체막(28a)이 받은 대미지를 회복시키기 위해서, 산소 함유 분위기로 되어 있는 종형 노에 실리콘 기판(10)을 넣고, 기판 온도 500℃, 처리 시간 60분의 조건에서, 커패시터 유전체막(28a)에 대해서 6회째의 회복 어닐링을 실시한다.
그리고, 제 2 레지스트 패턴(43)을 제거한 후, 산화 방지 절연막(41)을 에치백하여 제거한다.
다음에, 도 6의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 층간 절연막(35)과 제 1∼제 4 도전성 플러그(40a∼40d) 각각의 상면 및 제 1, 제 2 홀(35a, 35b)의 내면에, 스퍼터링법에 의해 금속 적층막을 형성한다. 본 실시예에서는, 그 금속 적층막으로서, 약 150nm 두께의 질화 티탄막, 약 550nm 두께의 구리 함유 알루미늄막, 약 5nm 두께의 티탄막 및 약 150nm 두께의 질화 티탄막을 이 순서대로 형성한다.
그리고, 포토리소그래피에 의해 이 금속 적층막을 패터닝함으로써, 층간 절연막(35) 위에 1층째 금속 배선(45)을 형성한다. 그 1층째 금속 배선(45) 중, 커패시터(Q) 위에 형성된 것은, 상기의 제 1, 제 2 홀(35a, 35b)을 통하여 각각 상부 전극(29a), 하부 전극(27a)과 전기적으로 접속된다.
그 후, 예를 들면, 질소 분위기로 되어 있는 종형 노를 이용하여, 기판 온도 350℃, N2 유량 20리터/분 및 처리 시간 30분의 조건으로 층간 절연막(35)을 어닐링 해서 탈수한다.
계속해서, 도 6의 (b)에 나타낸 바와 같이, 1층째 금속 배선(45)과 층간 절연막(35)을 덮는 제 1 커패시터 보호 절연막(46)으로서, 스퍼터링법에 의해 알루미나막을 형성한다.
이 제 1 커패시터 보호 절연막(46)은, 수소나 수분 등의 환원성 물질을 블록하여 커패시터 유전체막(28a)을 보호하는 기능을 갖는다. 이러한 기능을 갖는 절연막으로서는, 상기한 알루미나막 이외에, 산화 티탄막, 질화 실리콘막 및 산질화 실리콘막도 있고, 이들 막의 단층막 또는 적층막을 상기의 제 1 커패시터 보호 절연막(46)으로서 형성해도 좋다. 단, 이들 막 중, 환원성 물질의 블록 기능에 대해서는 알루미나막과 산화 티탄막이 가장 우수하므로, 알루미나막이나 산화 티탄막을 제 1 커패시터 보호 절연막(46)으로서 채용하는 것이 바람직하다.
다음에, 도 7의 (a)에 나타낸 바와 같이, 반응 가스로서 TEOS 가스와 O2 가스를 사용하는 플라즈마 CVD법에 의해, 제 1 커패시터 보호 절연막(46) 위에 산화 실리콘막을 형성하고, 이 산화 실리콘막을 제 1 절연막(48)으로 한다. 또한, 이 CVD법에서는, O2 가스 대신에 O3 가스를 사용해도 좋다. 또한, 이 제 1 절연막(48)의 막 두께는, 예를 들면, 1층째 금속 배선(45) 위에서 약 2600nm이다.
이 제 1 절연막(48)의 상면에는, 하지의 1층째 금속 배선(45)을 반영한 요철이 형성되지만, 이러한 요철이 존재하면 제 1 절연막(48) 위에 다층 배선 구조를 형성하기가 곤란해진다.
그래서, 다음의 공정에서는, 도 7의 (b)에 나타낸 바와 같이, CMP법에 의해 제 1 절연막(48)의 상면을 연마해서 평탄화한다. 이 CMP에 의해, 제 1 절연막(48)의 두께는, 1층째 금속 배선(45) 위에 약 1000nm이 된다.
CMP에서는, 제 1 절연막(48)의 표면이 완전히 평탄화되는 것이 이상적이다. 그러나, 실제로는 연마 패드(도시 생략)의 표면에 불필요하게 형성된 흠집에 의해, 제 1 절연막(48)의 표면에 마이크로·스크래치라고 불리는 미세한 흠집(48a)(점선원 내 참조)이 형성된다.
그 다음에, 도 8의 (a)에 나타낸 바와 같이, 기판 온도 약 350℃, 처리 시간 약 4분의 조건으로, CVD 장치 내에서 제 1 절연막(48)의 표면에 대해서 N2O 플라즈마 처리를 행한다. 이러한 N2O 플라즈마 처리에 의해, 제 1 절연막(48)은 탈수되는 동시에, 그 표면이 질화되어, 물과의 친화성이 높은 산화 실리콘이 수분을 흡습(吸濕)하는 것이 방지된다.
그런데, 도 7의 (b)에 나타낸 바와 같이, 제 1 절연막(48)의 표면에는 CMP시에 미세한 흠집(48a)이 형성된 상태로 되어 있다. 이러한 흠집(48a)이 존재하고 있는 상태에서 제 1 절연막(48) 위에 박막을 형성하면, 흠집(48a)의 측면에서의 박막의 두께가 얇아져, 박막을 커버리지 좋게 형성할 수 없다는 문제가 발생한다.
그래서, 다음 공정에서는, 도 8의 (b)에 나타낸 바와 같이, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 1 절연막(48) 위에 캡 절연막(49)으로서 산화 실리콘막을 두께 약 100nm으로 형성하고, 이 캡 절연막(49)에 의해 상기의 흠 집(48a)을 완전히 매립한다.
계속해서, 도 9의 (a)에 나타낸 바와 같이, CVD 장치 내에서 N2O 플라즈마 처리를 재차 행하여, 캡 절연막(49)을 탈수하는 동시에, 캡 절연막(49)의 표면을 질화하여 수분의 재흡착을 방지한다. 이 N2O 플라즈마 처리는, 예를 들면, 기판 온도 350℃, 처리 시간 2분의 조건으로 행해진다.
다음에, 도 9의 (b)에 나타낸 바와 같이, 외부 분위기에 포함되는 수소나 수분 등의 환원성 물질이 커패시터 유전체막(28a)에 이르는 것을 방지하기 위해서, 이들 물질에 대한 블록성이 우수한 알루미나막을 스퍼터링법으로 캡 절연막(49) 위에 약 50nm의 두께로 형성하고, 이 알루미나막을 제 2 커패시터 보호 절연막(50)으로 한다.
제 2 커패시터 보호 절연막(50)은 알루미나막에 한정되지 않는다. 제 1 커패시터 보호 절연막(46)과 마찬가지로, 제 2 커패시터 보호 절연막(50)은 알루미나막, 산화 티탄막, 질화 실리콘막 및 산질화 실리콘막의 단층막 또는 적층막으로 구성되면 좋다.
상기한 바와 같이, 제 2 커패시터 보호 절연막(50)을 형성하기 전에, CMP시에 제 1 절연막(48)에 발생한 흠집(48a)을 캡 절연막(49)에 의해 완전히 매립했으므로, 막 두께가 약 50nm으로 얇은 제 2 커패시터 보호 절연막(50)이 캡 절연막(49) 위에 균일한 두께로 형성된다.
이에 대해서, 캡 절연막(49)을 형성하지 않고 제 1 절연막(48) 위에 제 2 커 패시터 보호 절연막(50)을 형성하면, 흠집(48a)의 측면에서의 제 2 커패시터 보호 절연막(50)의 두께가 부족하여, 그 측면으로부터 수소 등이 커패시터 유전체막(28a)에 도달할 우려가 있다.
다음에, 도 10에 나타낸 바와 같이, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 2 커패시터 보호 절연막(50) 위에 산화 실리콘막을 형성하고, 이 산화 실리콘막을 제 1 커버 절연막(51)으로 한다. 이 제 1 커버 절연막(51)의 두께는, 예를 들면, 약 100nm이다.
그 다음에, 도 11에 나타낸 바와 같이, 기판 온도 350℃, 처리 시간 2분의 조건으로 제 1 커버 절연막(51)에 대해서 N2O 플라즈마 처리를 행하고, 이 제 1 커버 절연막(51)을 탈수하는 동시에 그 표면을 질화하여, 수분의 재흡착을 방지한다. 그 N2O 플라즈마 처리는, 예를 들면, CVD 장치를 이용하여 행해진다.
다음에, 도 12에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 제 1 커버 절연막(51) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 1층째 금속 배선(45) 위에 홀 형상의 제 7 창(53a)을 구비한 제 3 레지스트 패턴(53)을 형성한다.
그 다음에, C4F8, Ar 및 O2의 혼합 가스를 에칭 가스로 하는 평행 평판형 플라즈마 에칭 체임버(도시 생략)를 사용하여, 제 7 창(53a) 아래의 각 절연막(46, 48∼51)을 에칭함으로써, 1층째 금속 배선(45) 위에 제 3 홀(54a)을 형성한다.
이 에칭이 종료 후, 제 3 레지스트 패턴(53a)은 제거된다.
그 다음에, 도 13에 나타낸 바와 같이, 기판 온도를 약 200℃로 유지하면서, 제 3 홀(54a)의 내면과 제 3 캡 절연막(51)의 상면에 스퍼터링법에 의해 질화 티탄막을 두께 약 150nm으로 형성하고, 그것을 제 1 글루막(56)으로 한다.
계속해서, 6플루오르화 텅스텐 가스를 사용하는 플라즈마 CVD법에 의해, 이 제 1 글루막(56) 위에, 제 3 홀(54a)을 완전히 매립하는 두께, 예를 들면, 약 650nm 두께의 텅스텐막(57a)을 형성한다.
여기서, 이 텅스텐막(57a)을 성막할 때, 실리콘 기판(10)은 약 430℃ 정도로 가열되고 있어, 제 1 절연막(48)과 캡 절연막(49)에도 그러한 열이 가해진다. 이미 기술한 바와 같이, 이들의 절연막에는 N2O 플라즈마에 의해 탈수 처리가 실시되어 있지만, 그 탈수 처리는 완전하지 않아, 점선원 내에 나타낸 바와 같이 이들 절연막의 막 중에는 소량이지만 수분(100)이 잔류한다.
절연막(48, 49) 내의 잔류 수분(100)은, 상기한 제 1 글루막(56)이나 텅스텐막(57a)을 형성할 때의 열에 의해 기화되지만, 기화된 수분이 상방으로 방출되는 길은 제 2 커패시터 보호 절연막(50)에 의해 차단되어 있다. 따라서, 그 수분은 제 3 홀(54a)로부터 외부로 방출되지 않을 수 없게 된다.
그러나, 제 3 홀(54a) 내로 나온 수분에 의해, 복수의 제 3 홀(54a) 중에는, 제 1 글루막(56)이나 텅스텐막(57a)에 의해 완전히 매립되지 않는 것이 발생하게 된다.
계속해서, 도 14에 나타낸 바와 같이, 상기의 텅스텐막(57a)을 에치백하여 제 1 커버 절연막(51)의 상면으로부터 제거하여, 제 3 홀(54a) 내에만 남긴다. 이에 따라, 제 3 홀(54a) 내에는, 1층째 금속 배선(45)과 전기적으로 접속되고 또한 텅스텐으로 구성되는 제 5 도전성 플러그(57)가 형성되게 된다.
또한, 이 예에서는 텅스텐막을 에치백했지만, 에치백 대신 CMP를 채용해도 좋다.
다음에, 도 15에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 상기의 제 5 도전성 플러그(57)와 제 1 글루막(56)의 각각의 상면에, 스퍼터링법에 의해 금속 적층막을 형성한다. 그 금속 적층막은, 예를 들면, 아래로부터 두께 약 550nm의 구리 함유 알루미늄막, 두께 약 5nm의 티탄막 그리고 두께 약 150nm의 질화 티탄막이다.
그 후에, 포토리소그래피에 의해 이 금속 적층막과 제 1 글루막(56)을 패터닝하여, 이들 막으로 구성되는 2층째 금속 배선(58)을 제 1 커버 절연막(51) 위에 형성한다.
이 패터닝에서는, 제 1 커버 절연막(51) 위에 에칭의 잔류막을 남기지 않기 위해서, 상기의 금속 적층막과 제 1 글루막(56)에 대한 에칭을 오버 에치로 한다. 이와 같이 오버 에치로 해도, 제 2 커패시터 보호 절연막(50)은 제 1 커버 절연막(51)으로 덮여 있으므로, 상기의 패터닝시에 제 2 커패시터 보호 절연막(50)이 에칭되어 그 막 두께가 얇아지는 것이 방지된다. 이에 따라, 상기의 패터닝을 종료한 후에도 제 2 커패시터 보호 절연막(50)의 두께를 충분히 유지할 수 있어, 수소 등의 환원성 물질을 제 2 커패시터 보호 절연막(50)으로 효과적으로 블록할 수 있다.
또한, 1층째 금속 배선(45) 위에는, 상술한 바와 같이 제 1 커패시터 보호 절연막(46)을 형성하여, 수소 등의 환원성 물질이 커패시터 유전체막(28a)에 도달하는 것을 저지했다.
이에 대해서, 2층째 금속 배선(58)은 커패시터(Q)로부터 멀리, 또한 그 아래에 제 1, 제 2 커패시터 보호 절연막(46, 50)이 형성되어 있으므로, 2층째 금속 배선(58) 위에 플라즈마 CVD에 의해 성막을 행해도 수소는 커패시터(Q)에 거의 도달하지 않는다. 따라서, 2층째 금속 배선(58) 위에는 커패시터 보호 절연막을 형성하지 않아도 좋다.
계속해서, 도 16에 나타낸 바와 같이, 제 1 커버 절연막(51)과 2층째 금속 배선(58) 각각의 위에, TEOS 가스를 사용하는 플라즈마 CVD법으로 산화 실리콘막을 두께 약 2200nm으로 형성하고, 이 산화 실리콘막을 제 2 절연막(62)으로 한다.
다음에, 도 17에 나타낸 바와 같이, CMP법으로 제 2 절연막(62)의 상면을 평탄화한다. 제 1 절연막(48)의 CMP시(도 7의 (b) 참조)와 마찬가지로, 이 제 2 절연막(62)의 표면에도, CMP에 수반되는 미세한 흠집(마이크로·스크래치)(62a)이 형성된다.
계속해서, 도 18에 나타낸 바와 같이, 기판 온도 350℃, 처리 시간 4분의 조건으로 제 2 절연막(62)에 대해서 N2O 플라즈마 처리를 행하여, 이 제 2 절연막(62)을 탈수하는 동시에 그 표면을 질화하여, 수분의 재흡착을 방지한다. 그 N2O 플라 즈마 처리는, 예를 들면, CVD 장치를 이용하여 행해진다.
그 다음에, 도 19에 나타낸 바와 같이, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 2 절연막(62) 위에 캡 절연막(63)으로서 산화 실리콘막을 두께 약 100nm으로 형성하고, 이 캡 절연막(63)에 의해 흠집(62a)을 완전히 매립한다. 이와 같이 흠집(62a)을 매립함으로써, 캡 절연막(63)의 상면의 평탄성이 양호하게 되어, 캡 절연막(63) 위에 박막을 커버리지 좋게 형성하기 쉬워진다.
그 후에, 도 20에 나타낸 바와 같이, 탈수 처리와 흡습 방지 처리를 위한 N2O 플라즈마 처리를 캡 절연막(63)에 대해서 행한다. 그 N2O 플라즈마는, 예를 들면, CVD 장치 내에서 행해지고, 그 처리 조건으로서 기판 온도 350℃, 처리 시간 2분이 채용된다.
그리고, 도 21에 나타낸 바와 같이, 환원성 물질로부터 커패시터 유전체막(28a)을 보호하기 위한 제 3 커패시터 보호 절연막(64)으로서, 캡 절연막(63) 위에 스퍼터링법으로 알루미나막을 약 50nm의 두께로 형성한다.
상술한 바와 같이, 캡 절연막(63)에 의해 흠집(62a)을 매립함으로써, 실리콘 기판(10)의 전면에 걸쳐 제 3 커패시터 보호 절연막(64)의 막두께가 균일하게 되고, 제 3 커패시터 보호 절연막(64)의 모든 부분에서 환원성 물질을 저지하는 것이 가능해진다.
또한, 제 3 커패시터 보호 절연막(64)은 알루미나막에 한정되지 않는다. 제 1, 제 2 커패시터 보호 절연막(46, 50)과 마찬가지로, 알루미나막, 산화 티탄막, 질화 실리콘막 및 산질화 실리콘막의 단층막 또는 적층막으로 제 3 커패시터 보호 절연막(64)은 구성될 수 있다.
다음에, 도 22에 나타낸 바와 같이, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 3 커패시터 보호 절연막(64) 위에 산화 실리콘막을 두께 약 100nm으로 형성하고, 이 산화 실리콘막을 제 2 커버 절연막(65)으로 한다.
계속해서, 도 23에 나타낸 바와 같이, 기판 온도 350℃, 처리 시간 2분의 조건으로 제 2 커버 절연막(65)에 대해서 N2O 플라즈마 처리를 행하고, 이 제 2 커버 절연막(65)을 탈수하는 동시에 그 표면을 질화하여, 수분의 재흡착을 방지한다. 그 N2O 플라즈마 처리는, 예를 들면, CVD 장치를 이용하여 행해진다.
다음에, 도 24에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 제 2 커버 절연막(65) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 2층째 금속 배선(58) 위에 홀 형상의 제 8 창(68a)을 구비한 제 4 레지스트 패턴(68)을 형성한다.
그리고, 평행 평판형 플라즈마 에칭 체임버 내에서, 제 4 레지스트 패턴(68)을 마스크로 하면서 각 절연막(62∼65)을 에칭함으로써, 2층째 금속 배선(58) 위의 이들 절연막에 제 4 홀(67a)을 형성한다. 그 에칭에서는, 예를 들면, C4F8, Ar 및 O2의 혼합 가스가 에칭 가스로서 사용된다.
이 에칭이 종료된 후, 제 4 레지스트 패턴(68)은 제거된다.
계속해서, 도 25에 나타낸 바와 같이, 제 4 홀(67a)의 내면과 제 2 커버 절 연막(65)의 상면에, 기판 온도를 약 200℃로 하는 조건에서, 제 2 글루막(70)으로서 스퍼터링법에 의해 질화 티탄막을 두께 약 150nm으로 형성한다. 그리고, 제 2 글루막(70) 위에 CVD법으로 텅스텐막(71a)을 형성하고, 이 텅스텐막(71a)으로 제 4 홀(67a)을 완전히 매립한다. 그 텅스텐막(71a)은, 예를 들면, 기판 온도를 약 430℃로 하여 형성된다.
이와 같이, 제 2 글루막(70)이나 텅스텐막(71a)을 형성할 때에는, 제 2 절연막(62), 캡 절연막(63), 제 2 커버 절연막(65)에 열이 가해진다. 그리고, 이들 절연막의 잔류 수분(101)은, 그 열에 의해 기화되어, 제 4 홀(67a)로부터 외부로 방출되려고 한다. 이러한 잔류 수분(101)에 의해, 제 4 홀(67a) 중에는, 제 2 글루막(70)이나 텅스텐막(71a)이 제 4 홀(67a)에서 충분히 매립되지 않는 것이 발생하게 된다.
다음에, 도 26에 나타낸 바와 같이, 제 2 커버 절연막(65) 위의 여분의 텅스텐막(71a)을 CMP법으로 연마해서 제거하고, 제 4 홀(67a) 내에만 텅스텐막(71a)을 제 6 도전성 플러그(71)로서 남긴다.
다음에, 도 27에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 제 2 글루막(70)과 제 6 도전성 플러그(71)의 각각의 상면에, 아래로부터 두께 약 550nm의 구리 함유 알루미늄막, 두께 약 5nm의 티탄막 및 두께 약 150nm의 질화 티탄막을 이 순서대로 스퍼터링법으로 형성한다. 그리고, 포토리소그래피에 의해 이 금속 적층막과 그 아래의 제 2 글루막(70)을 패터닝하여, 제 2 커버 절연막(65) 위에 3층째 금속 배선(72)을 형성한다.
여기서, 도 15를 참조하여 설명한 것과 같은 이유에 의해, 제 2 커버 절연막(65)을 형성함으로써 3층째 금속 배선(72)의 패터닝에 따르는 제 3 커패시터 보호 절연막(64)의 막 감소를 방지할 수 있어, 제 3 커패시터 보호 절연막(64)에서의 환원성 물질의 저지 능력을 양호하게 유지하는 것이 가능해진다.
계속해서, 도 28에 나타낸 바와 같이, 제 2 커버 절연막(65)과 3층째 금속 배선(72) 각각의 위에, 제 1 패시베이션막(75)으로서 CVD법으로 산화 실리콘막을 약 100nm의 두께로 형성한다. 또한, 이 제 1 패시베이션막(75) 위에, 제 2 패시베이션막(76)으로서 두께가 약 350nm의 질화 실리콘막을 CVD법으로 형성한다.
그리고, 이들 제 1, 제 2 패시베이션막(75, 76)을 패터닝하여, 3층째 금속 배선(72)과 동일면 내에 형성된 본딩 패드(도시 생략)가 노출되는 개구를 형성한다.
그 다음에, 실리콘 기판(10)의 상측 전면에, 감광성 폴리이미드를 약 3㎛의 두께로 형성하고, 폴리이미드 도포막으로 이루어지는 보호층(77)을 형성한다. 그 후에, 보호층(77)을 노광, 감광하고, 본딩 패드가 노출되는 창을 보호층(77)에 형성하여, 이 FeRAM의 기본 구조를 완성시킨다.
이상 설명한 FeRAM의 제조 방법에 의하면, 도 13을 참조하여 설명한 바와 같이, 제 1 글루막(56)이나 텅스텐막(57a)을 형성할 때의 열에 의해, 제 1 절연막(48)과 캡 절연막(49)에 포함되는 잔류 수분(100)이 기화되어 제 3 홀(54a) 내로 나온다. 그 결과, 제 1 글루막(56)이나 텅스텐막(57a)에 의해 제 3 홀(54a)을 양호하게 매립할 수 없어, 제 5 도전성 플러그(57)(도 14 참조) 중에 미형성의 것이 발생하게 된다. 이렇게 되면, 1층째 금속 배선(45)과 2층째 금속 배선(58)(도 15 참조)이 제 5 도전성 플러그(57)로 전기적으로 접속되지 않게 되어, FeRAM이 불량이 되어 버린다.
이러한 문제는, 제 5 도전성 플러그(57)보다도 상층에 형성되는 제 6 도전성 플러그(71)(도 27 참조)에서도 발생한다.
또한, 이 예에서는, 도 8의 (b)에 나타낸 바와 같이, CMP에 의해 제 1 절연막(48)의 표면에 형성된 미세한 흠집(마이크로·스크래치)(48a)을 매립하기 위해, 제 1 절연막(48) 위에 캡 절연막(49)을 형성했다.
그러나, 상기한 잔류 수분(100)은 이 캡 절연막(49)에서도 발생하므로, 제 5 도전성 플러그(57)가 미형성이 된다는 문제가 이 캡 절연막(49)에 의해 조장되어, FeRAM의 제조 수율이 한층 저하되어 버린다.
또한, 이러한 캡 절연막(49)에 의해, 그것을 형성하기 위한 공정(도 8의 (b))과, 캡 절연막(49)을 탈수하기 위한 N2O 플라즈마 처리 공정(도 9)이 필요하게 되므로, FeRAM의 공정수가 많아지고, 나아가서는 FeRAM의 제조 비용을 상승시켜 버린다.
본원 발명자는 상기한 문제점을 감안하여, 이하에 설명하는 본 발명의 실시예를 고안하기에 이르렀다.
(2) 제 1 실시예
도 29∼도 49는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 도중의 단면도이다. 또한, 이들의 도면에서, 예비적 사항에서 설명한 요소에는 예비적 사항에서와 동일한 부호를 부여하고, 이하에서는 그 설명을 생략한다.
본 실시예에 따른 반도체 장치를 형성하기 위해서는, 우선, 상술한 도 1의 (a)∼도 7의 (b)의 공정을 행한다. 이에 따라, 도 29에 나타낸 바와 같이, CMP에 의해 상면이 평탄화된 제 1 절연막(48)이 최상층에 형성된 구조가 얻어진다.
또한, 점선원 내에 나타낸 바와 같이, 제 1 절연막(48)의 상면에는, CMP시에 연마 패드의 흠집에 의해 발생한 미세한 흠집(마이크로·스크래치)(48a)이 형성된다. 이러한 흠집(48a)이 형성되어 있으면, 제 1 절연막(48) 위에 알루미나로 이루어지는 커패시터 보호 절연막을 평탄성 좋게 형성하는 것이 어렵다.
그래서, 다음 공정에서는, 도 30에 나타낸 바와 같이, ICP(Inductively Coupled Plasma)형 플라즈마 에칭 체임버(도시 생략) 내에서 Ar 플라즈마를 사용하는 스퍼터 에칭에 의해 제 1 절연막(48)의 표층 부분을 에치백하고, CMP에 따르는 흠집(48a)을 제거한다. 이 에치백의 깊이는 흠집(48a)보다도 깊은 깊이, 예를 들면, 5∼100nm정도로 한다.
또한, 스퍼터 에칭의 조건은 특별히 한정되지 않지만, 본 실시예에서는, 주파수가 400KHz이고 파워가 500∼1000W, 예를 들면, 800W의 고주파 전력을 바이어스 파워로서 사용하고, 주파수가 13.56MHz이고 파워가 1000∼2000W, 예를 들면, 1400W의 고주파 전력을 소스 파워로서 사용한다. 그리고, Ar 가스 유량을 50sccm, 체임버 내 압력을 0.5∼1.5Pa, 더 바람직하게는 0.7Pa로 한다. 이러한 에칭 조건에 의하면, TEOS 가스를 이용하여 형성된 산화 실리콘으로 이루어지는 제 1 절연막(48) 에 대해서, 약 300nm/분 정도의 에치레이트가 얻어진다.
또한, 상기한 Ar 플라즈마를 사용한 에치백 대신에, 건식 에칭에 의해 제 1 절연막(48)을 에치백해도 좋다. 그 경우, 에칭 가스로서는 플루오르계의 가스, 예를 들면, CF4 또는 C4F8을 포함한 가스가 사용된다.
또한, 플루오르산을 이용한 습식 에칭에 의해 제 1 절연막(48)을 에치백해도 좋다.
이러한 에치백의 결과, 1층째 금속 배선(45)의 상방에서의 제 1 절연막(48)의 두께(D1)(제 1 막두께)는 50∼1000nm이 된다. 그 두께(D1)는 50∼500nm으로 하는 것이 보다 바람직하고, 더 바람직하게는 50∼300nm, 그리고 보다 한층 바람직하게는 50∼150nm으로 하는 것이 좋다.
또한, 이 두께(D1)의 하한을 50nm으로 한 것은, 제 1 절연막(48)의 두께를 이것보다도 얇게 하면, CMP의 연마 편차나 에치백에 의해 1층째 금속 배선(45) 위의 제 1 커패시터 보호 절연막(46)이 제거되고, 제거된 부분으로부터 수소 등의 환원성 물질이 침입하여, 커패시터(Q)가 열화될 우려가 있기 때문이다.
그 후에, 도 31에 나타낸 바와 같이, 제 1 절연막(48)의 표면에 대해서 N2O 플라즈마 처리를 행함으로써, 제 1 절연막(48)을 탈수하는 동시에, 그 표면을 질화해서 수분의 재흡착을 방지한다. 이 N2O 플라즈마 처리는, 도 8의 (a)의 경우와 마찬가지로, CVD 장치 내에서 기판 온도 약 350℃, 처리 시간 약 4분의 조건으로 행 해진다.
여기서, 제 1 절연막(48)의 상면은, 도 30에서 설명한 에치백에 의해 평탄화되어 있어, CMP시에 발생한 흠집(48a)이 제거된 상태로 되어 있다. 그 때문에, 도 8의 (b)에서 설명한 바와 같은 흠집(48a)을 매립하기 위한 캡 절연막(49)을 형성할 필요가 없다.
그래서, 다음 공정에서는, 도 32에 나타낸 바와 같이, 캡 절연막(49)을 형성하지 않고, 제 1 절연막(48)의 상면에 제 1 커패시터 보호 절연막(50)으로서 스퍼터링법에 의해 알루미나막을 직접 형성한다. 그 제 1 커패시터 보호 절연막(50)의 두께는 약 50nm으로 얇지만, 상기한 바와 같이 에치백으로 제 1 절연막(48)의 상면을 평탄화하고 있으므로, 제 1 절연막(48) 위에 제 1 커패시터 보호 절연막(50)을 균일한 두께로 형성할 수 있어, 제 1 커패시터 보호 절연막(50)의 모든 부분에서 수소 등의 환원성 물질을 효과적으로 블록하는 것이 가능해진다.
그리고, 상기한 바와 같이 캡 절연막(49)(도 8의 (b) 참조)을 생략할 수 있기 때문에, 본 실시예에서는, 그 캡 절연막(49)의 형성 공정과, 캡 절연막(49)을 탈수하기 위한 N2O 플라즈마 처리(도 9의 (a))를 생략할 수 있어, FeRAM의 공정수를 단축할 수 있다.
다음에, 도 33에 나타낸 바와 같이, 제 1 커패시터 보호 절연막(50) 위에, 도 10에서 설명한 제 1 커버 절연막(51)을 형성한다.
1층째 금속 배선(45)의 상방에서의 제 1 커버 절연막(51)의 두께(D2)(제 2 막두께)는, 예를 들면, 1000nm이며, 상술한 제 1 막두께(D1)보다도 두껍다.
그 다음에, 도 34에 나타낸 바와 같이, CVD 장치 내에서 N2O 플라즈마 처리를 다시 행하여, 제 1 커버 절연막(51)을 탈수하는 동시에, 제 1 커버 절연막(51)의 표면을 질화하여 수분의 재흡착을 방지한다. 이 N2O 플라즈마 처리는, 예를 들면, 기판 온도 350℃, 처리 시간 2분의 조건에서 행해진다.
다음에, 도 35에 나타낸 바와 같이, 제 1 커버 절연막(51) 위에 도 12에서 설명한 제 3 레지스트 패턴(53)을 형성한다. 그리고, 평행 평판 플라즈마 에칭 체임버에 에칭 가스로서 C4F8, Ar 및 O2의 혼합 가스를 공급하고, 제 7 창(53a)을 통해서 각 절연막(46, 48, 50, 51)을 에칭하여, 1층째 금속 배선(45) 위의 이들의 절연막에 제 3 홀(54a)을 형성한다.
이 후에, 제 3 레지스트 패턴(53)은 제거된다.
다음에, 도 36에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 기판 온도를 약 200℃로 유지하면서, 제 3 홀(54a)의 내면과 제 3 캡 절연막(51)의 상면에 스퍼터링법에 의해 질화 티탄막을 두께 약 150nm으로 형성하고, 그것을 제 1 글루막(56)으로 한다.
계속해서, 6플루오르화 텅스텐 가스를 사용하는 플라즈마 CVD법에 의해, 이 제 1 글루막(56) 위에, 제 3 홀(54a)을 완전히 매립하는 두께, 예를 들면, 650nm 두께의 텅스텐막(플러그용 도전막)(57a)을 형성한다. 이 텅스텐막(57a)의 성막 온도는, 예를 들면, 약 430℃이다.
여기서, 예비적 사항에서 설명한 바와 같이, 제 1 글루막(56)이나 텅스텐막(57a)을 형성할 때의 열에 의해, 제 1 절연막(48) 내의 잔류 수분이 기화되고, 기화된 수분이 제 1 절연막(48)의 외부로 방출되려고 한다. 제 1 절연막(48)의 상하는 제 1, 제 2 커패시터 보호 절연막(46, 50)으로 막혀 있으므로, 기화된 수분의 방출로는 실질적으로는 제 3 홀(54a)만이 된다. 예비적 사항에서 설명한 예에서는, 기화된 잔류 수분에 의해, 제 1 글루막(56)이나 텅스텐막(57a)으로 제 3 홀(54a)을 양호하게 매립하는 것이 곤란했다.
이에 대해서, 본 실시예에서는, 1층째 금속 배선(45) 위의 제 1 절연막(48)의 두께(D1)(제 1 막두께)를 제 1 커버 절연막(51)의 두께(D2)(제 2 막두께) 이하로 했으므로, 제 1 절연막(48)에서 발생하는 수분량을 제 1 커버 절연막(51)의 그 이하로 할 수 있다.
또한, 제 3 홀(54a)의 측벽에서 제 1 절연막(48)이 차지하는 비율이, 제 1 커버 절연막(51)이 차지하는 비율 이하가 되므로, 제 1 절연막(48)으로부터 제 3 홀(54a)로 방출되는 잔류 수분량이 저감되어, 제 1 글루막(56)이나 텅스텐막(57a)으로 제 3 홀(54a)을 양호하게 매립하는 것이 가능하게 된다.
다음에, 도 37에 나타낸 바와 같이, 텅스텐막(57a)을 에치백하여 제 1 커버 절연막(51)의 상면으로부터 제거하고, 제 3 홀(54a) 내에만 남긴다. 이에 따라, 제 3 홀(54a) 내에는, 1층째 금속 배선(45)과 전기적으로 접속되고 또한 텅스텐으로 구성되는 제 5 도전성 플러그(57)가 형성된다.
또한, 이 예에서는 텅스텐막을 에치백했지만, 에치백 대신에 CMP를 채용해도 좋다.
상술한 바와 같이, 제 3 홀(54a)이 제 1 글루막(56)이나 텅스텐막(57a)으로 양호하게 매립되어 있으므로, 제 5 도전성 플러그(57)와 1층째 금속 배선(45)의 콘택트 저항은 설계값대로 되어, 콘택트 불량이 되는 제 5 도전성 플러그(57)의 수를 저감하는 것이 가능해진다.
그 후에, 도 15에서 설명한 공정을 행함으로써, 도 38에 나타낸 바와 같이, 제 5 도전성 플러그(57)와 전기적으로 접속된 2층째 금속 배선(58)을 제 1 커버 절연막(51) 위에 형성한다.
여기서, 도 15를 참조해서 설명한 바와 같이, 제 1 커버 절연막(51)을 형성함으로써 2층째 금속 배선(58)의 패터닝에 따르는 제 2 커패시터 보호 절연막(50)의 막 감소를 방지할 수 있어, 제 2 커패시터 보호 절연막(50)에서의 환원성 물질의 저지 능력을 양호하게 유지하는 것이 가능해진다.
또한, 도 16∼도 17에서 설명한 공정을 행하여, 도 39에 나타낸 바와 같이, 최상층에 산화 실리콘으로 이루어지는 제 2 절연막(62)이 형성된 구조를 얻는다. 그 제 2 절연막(62)의 상면에 대해서는 CMP가 행해지고 있고, 그 CMP에 따르는 미세한 흠집(마이크로·스크래치)(62a)이 제 2 절연막(62)의 상면에 형성되어 있다.
다음에, 도 40에 나타낸 바와 같이, ICP형 플라즈마 에칭 체임버 내에서 Ar 플라즈마를 사용하는 스퍼터 에칭에 의해, 흠집(62a)보다도 깊고, 예를 들면, 50∼100nm 정도의 깊이만큼 제 2 절연막(62)의 표층 부분을 에치백하여, 상기의 흠 집(62a)을 제거한다. 또한, 이 스퍼터 에칭의 조건은, 제 1 절연막(48)에 대한 스퍼터 에칭(도 30 참조)과 같으므로, 여기서는 생략한다.
또한, Ar 플라즈마를 사용한 에치백 대신에, 에칭 가스로서 플루오르계의 가스, 예를 들면, CF4 또는 C4F8을 포함한 가스를 사용하는 건식 에칭이나, 플루오르산을 사용한 습식 에칭에 의해 제 1 절연막(48)을 에치백해도 좋다.
그리고, 이러한 에치백의 결과, 2층째 금속 배선(58) 위에서의 제 2 절연막(62)의 두께(D3)(제 3 막두께)는 약 50∼900nm이 된다.
다음에, 도 41에 나타낸 바와 같이, CVD 장치 내에서 제 2 절연막(62)에 대해서 N2O 플라즈마 처리를 행하여, 제 2 절연막(62)을 탈수하는 동시에, 제 2 절연막(62)의 표면을 질화하여 수분의 재흡착을 방지한다. 이 N2O 플라즈마 처리는, 예를 들면, 기판 온도 350℃, 처리 시간 4분의 조건으로 행해진다.
그 다음에, 도 42에 나타낸 바와 같이, 환원성 물질로부터 커패시터 유전체막(28a)을 보호하기 위한 제 3 커패시터 보호 절연막(64)으로서, 제 2 절연막(62) 위에 스퍼터링법으로 알루미나막을 약 50nm의 두께로 직접 형성한다.
도 40을 참조하여 설명한 바와 같이, 제 2 절연막(62)의 상면은 에치백에 의해 흠집(62a)이 제거되어 있다. 그 때문에, 막두께가 약 50nm으로 얇은 제 3 커패시터 보호 절연막(64)을 제 2 절연막(62) 위에 직접 형성해도, 흠집(62a)이 존재하는 부분에서 제 3 커패시터 보호 절연막(64)의 막두께가 얇아지는 것이 방지되어, 제 2 절연막(62) 위의 모든 부분에서 제 3 커패시터 보호 절연막(64)의 두께를 균 일하게 할 수 있고, 제 3 커패시터 보호 절연막(64)에 의해 수소 등의 환원성 물질을 효과적으로 블록할 수 있다.
다음에, 도 43에 나타낸 바와 같이, 도 22에서 설명한 산화 실리콘으로 이루어지는 제 2 커버 절연막(65)을 제 3 커패시터 보호 절연막(64) 위에 형성한다.
2층째 금속 배선(58)의 상방에서의 제 2 커버 절연막(65)의 두께(D4)(제 4 막두께)는, 예를 들면 1000nm으로, 상술한 제 3 막두께(D3)보다도 두껍다.
계속해서, 도 44에 나타낸 바와 같이, 기판 온도 350℃, 처리 시간 2분의 조건으로, CVD 장치 내에서 제 2 커버 절연막(65)에 대해서 N2O 플라즈마 처리를 행하여, 제 2 커버 절연막(65)을 탈수하는 동시에, 제 2 커버 절연막(65)의 표면을 질화하여 수분의 재흡착을 방지한다.
다음에, 도 45에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 제 2 커버 절연막(65) 위에, 도 24에서 설명한 제 4 레지스트 패턴(68)을 형성한다.
그리고, C4F8, Ar 및 O2의 혼합 가스를 에칭 가스로 하여 평행 평판형 플라즈마 에칭 체임버(도시 생략)에 공급하고, 제 8 창(68a)을 통해서 각 절연막(62, 64, 65)을 에칭함으로써, 2층째 금속 배선(58) 위의 이들 절연막에 제 4 홀(67a)을 형성한다.
이 에칭이 종료된 후, 제 4 레지스트 패턴(68)은 제거된다.
계속해서, 도 46에 나타낸 바와 같이, 기판 온도를 약 200℃로 하는 조건에 서, 제 4 홀(67a)의 내면과 제 2 커버 절연막(65)의 상면에, 제 2 글루막(70)으로서 스퍼터링법에 의해 질화 티탄막을 두께 약 150nm으로 형성한다.
또한, 제 2 글루막(70) 위에 CVD법으로 텅스텐막(플러그용 도전막)(71a)을 형성하고, 이 텅스텐막(71a)으로 제 4 홀(67a)을 완전히 매립한다. 그 텅스텐막(71a)은, 예를 들면, 기판 온도를 약 430℃로 하여 형성된다.
여기서, 제 2 절연막(62)에 포함되는 잔류 수분은, 제 2 글루막(70)이나 텅스텐막(71a)을 형성할 때의 열에 의해 기화된다. 제 2 절연막(62)의 상면은 제 3 커패시터 보호 절연막(64)에 의해 막혀 있으므로, 기화된 수분은 제 4 홀(67a)로부터 외부로 방출되려고 한다.
본 실시예에서는, 상기한 바와 같이 2층째 금속 배선(58) 위에서의 제 2 절연막(62)의 두께(D3)가, 제 2 커버 절연막(65)의 두께(D4) 이하이므로, 제 2 절연막(62)에서 발생하는 수분량이 제 2 커버 절연막(65)의 그것과 비교해서 저감된다.
게다가, 상기와 같은 막두께를 채용함으로써, 제 4 홀(67a)의 측면에서 제 2 절연막(62)이 차지하는 비율이, 제 2 커버 절연막(65)의 그것보다도 작아지므로, 제 2 절연막(62)으로부터 제 4 홀(67a)로 방출되는 잔류 수분량이 저감되어, 제 2 글루막(70)이나 텅스텐막(71a)으로 제 4 홀(67a)을 양호하게 매립하는 것이 가능해진다.
그 후에, 도 47에 나타낸 바와 같이, 제 2 커버 절연막(65) 위의 여분의 텅스텐막(71a)을 CMP법으로 연마해서 제거하고, 제 4 홀(67a) 내에만 텅스텐막(71a) 을 제 6 도전성 플러그(71)로서 남긴다.
상기한 바와 같이, 제 4 홀(67a)은 제 2 글루막(70)이나 텅스텐막(71a)에 의해 양호하게 매립되어 있다. 따라서, 제 6 도전성 플러그(71)와 2층째 금속 배선(58)의 전기적인 접속도 양호해져, 콘택트 불량이 되는 제 6 도전성 플러그(71)의 개수를 저감하는 것이 가능해진다.
다음에, 도 27에서 설명한 것과 같은 공정을 행함으로써, 도 48에 나타낸 바와 같이, 제 6 도전성 플러그(71)와 전기적으로 접속된 3층째 금속 배선(72)을 제 2 커버 절연막(65) 위에 형성한다.
그 3층째 금속 배선(72)의 패터닝에서는, 제 2 커버 절연막(65) 위에 에칭의 잔막을 남기지 않는 목적으로, 제 2 글루막(70)이나 텅스텐막(71a)에 대해서 오버 에칭을 행한다. 이와 같이 오버 에칭을 행해도, 제 3 커패시터 보호 절연막(64) 위에 제 2 커버 절연막(65)을 형성했으므로, 제 3 커패시터 보호 절연막(64)이 에칭되어 그 막두께가 얇아지는 것을 방지할 수 있다. 이에 따라, 제 3 커패시터 보호 절연막(64)의 두께를 충분히 유지할 수 있어, 수소 등의 환원성 물질을 제 3 커패시터 보호 절연막(64)에 의해 효과적으로 블록하는 것이 가능해진다.
이 후에는, 도 49에 나타낸 바와 같이, 산화 실리콘으로 이루어지는 제 1 패시베이션막(75), 질화 실리콘으로 이루어지는 제 2 패시베이션막(76) 및 폴리이미드로 이루어지는 보호층(77)을 실리콘 기판(10)의 상측 전면에 차례로 형성한다.
이상에 의해, 본 실시예에 따른 반도체 장치의 기본 구조가 완성되게 된다.
도 50은 본 실시예의 반도체 장치와, 예비적 사항에서 설명한 반도체 장치 (비교예) 각각의 요부 확대 단면도이다.
도 50에는, 1층째 금속 배선(45)의 상방에서의 제 1 절연막(48)의 두께(D1)(제 1 막두께)와, 1층째 금속 배선(45)의 상방에서의 제 1 커버 절연막(51)의 두께(D2)(제 2 막두께) 각각이 기재되어 있다. 또한, 2층째 금속 배선(58) 위에서의 제 2 절연막(62)의 두께(D3)(제 3 막두께)와, 2층째 금속 배선(58)의 상방에서의 제 2 커버 절연막(65)의 두께(D4)(제 4 막두께)도 도 50에 기재되어 있다.
예비적 사항에서 설명한 비교예(좌측)에서는, 제 1 막두께(D1)가 제 2 막두께(D2)보다도 두꺼우므로, 제 5 도전성 플러그(57)를 형성할 때의 열에 의해, 제 1 절연막(48)으로부터 제 3 홀(54a) 내로 나오는 수분량이 많아져, 제 5 도전성 플러그(57)가 미형성이 된다는 문제가 발생하기 쉽다.
이에 대해서, 본 실시예(우측)에서는, 제 1 막두께(D1)를 제 2 막두께(D2) 이하로 했으므로, 제 1 절연막(48)으로부터 제 3 홀(54a) 내로 나오는 수분량이 적어져, 제 3 홀(54a) 내에 제 5 도전성 플러그(57)를 양호하게 매립할 수 있다. 그 결과, 제 5 도전성 플러그(57)와 1층째 금속 배선(45)을 전기적으로 양호하게 접속할 수 있어, 제 5 도전성 플러그(57)의 콘택트 불량을 방지할 수 있다.
또한, 본 실시예에서는, 1층째 금속 배선(45)과 2층째 금속 배선(58)의 간격을 변경할 필요가 있는 경우, 제 1 절연막(48)의 두께(D1)를 고정하고, 제 1 커버 절연막(51)의 두께(D2)를 조절함으로써 대응한다.
다음의 표 1은, 본 실시예와 예비적 사항에서 설명한 예의 각각에 대해서, 미형성으로 되어 있는 제 5 도전성 플러그(57)의 웨이퍼(반도체 기판(10)) 1매당 개수를 조사해서 얻어진 표이다.
[표 1]
| 결함수 | |
| 비교예 | 49 |
| 본 실시예 | 6 |
또한, 그 조사에서는, KLA Tencor사제의 광학적인 결함 검사 장치를 사용했다. 이러한 광학적인 결함 장치에서는, 정상적으로 형성된 제 5 도전성 플러그(57)는 약간 흰 반점으로 보이는 것에 대해서, 매립 불량이 된 제 5 도전성 플러그(57)는 검은 반점으로 보인다.
또한, 표 1에서의 비교예로서는, 도 50의 좌측의 도면에서 제 1 막두께(D1)를 1000nm으로 한 것을 채용했다. 또한, 본 실시예로서는, 도 50의 우측 도면에서의 제 1 막두께(D1)를 600nm으로 한 것을 채용했다.
표 1에서 명백한 바와 같이, 비교예에서는, 웨이퍼 1매당 49개인 제 5 도전성 플러그(57)가 미형성이 된 것에 대해서, 본 실시예에서는 미형성이 된 수가 9개까지 저감되어, 본 실시예의 효과를 엿볼 수 있다.
또한, 상기와 같은 이유에 의해, 본 실시예에서는 제 3 막두께(D3)를 제 4 막두께(D4) 이하로 했으므로, 제 6 도전성 플러그(71)를 형성할 때의 열에 의해 제 2 절연막(62)으로부터 제 4 홀(67a) 내로 나오는 수분량을 저감할 수 있다. 그 때문에, 제 4 홀(67a) 내에서 제 6 도전성 플러그(71)가 미형성이 되는 것을 방지할 수 있어, 제 6 도전성 플러그(71)와 2층째 금속 배선(58)의 사이에서 콘택트 불량이 발생하는 것을 억제할 수 있다.
게다가, 본 실시예에서는 도 30을 참조해서 설명한 바와 같이, CMP 후의 제 1 절연막(48)의 상면을 에치백하고, CMP에 의해 형성된 미세한 흠집(마이크로·스크래치)(48a)을 제거하도록 했으므로, 예비적 사항에서 설명한 바와 같은 캡 절연막(49)을 형성하는 공정과, 흡습 방지를 위한 N2O 플라즈마 처리를 캡 절연막(49)에 대해서 행하는 공정을 생략할 수 있다.
도 51은 본 실시예에 따른 반도체 장치의 제조 방법과, 예비적 사항에서 설명한 반도체 장치의 제조 방법(비교예) 각각에서의, 1층째 금속 배선(45)을 형성하고 나서 제 1 커버 절연막(51)에 대한 N2O 플라즈마 처리를 행하기까지의 주요 공정(S1∼S9)을 정리한 플로차트이다.
도 51에 나타낸 바와 같이, 본 실시예에서는 제 1 절연막(48)에 대한 에치백 공정(P1)이 하나만 증가하지만, 비교예에서의 공정 S5와 공정 S6을 생략할 수 있다. 이에 따라, 반도체 장치의 제조 공정을 단축할 수 있어, 반도체 장치의 제조 비용을 저렴하게 하는 것이 가능해진다.
또한, 이와 같은 이유에 의해, 본 실시예에서는 예비적 사항에서 설명한 캡 절연막(63)(도 19 참조)을 생략할 수 있으므로, 캡 절연막(63)의 형성 공정과 캡 절연막(63)에 대한 N2O 플라즈마 처리를 생략할 수 있어, 반도체 장치의 제조 비용을 더한층 저렴하게 할 수 있게 된다.
(3) 제 2 실시예
제 1 실시예에서는 플래너형의 FeRAM에 관하여 설명했다.
본 실시예에서는 커패시터 하부 전극의 바로 아래에 도전성 플러그가 형성되는 스택형의 FeRAM에 관하여 설명한다. 스택형은 플래너형에 비하여 커패시터의 점유 면적을 작게 할 수 있어, FeRAM의 고집적화에 유리하다.
도 52∼도 62는 본 실시예에 따른 반도체 장치의 제조 도중의 단면도이다.
처음에, 도 52의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, n형 또는 p형의 실리콘 기판(101) 표면에, 트랜지스터의 활성 영역을 획정하는 STI용의 홈을 형성하고, 그 안에 산화 실리콘 등의 절연막을 매립해서 소자 분리 절연막(102)으로 한다. 또한, 소자 분리 구조는 STI에 한정되지 않고, LOCOS법으로 소자 분리 절연막(102)을 형성해도 좋다.
그 다음에, 실리콘 기판(101)의 활성 영역에 p형 불순물을 도입해서 p웰(103)을 형성한 후, 그 활성 영역의 표면을 열산화함으로써, 게이트 절연막(104)이 되는 열산화막을 형성한다.
계속해서, 실리콘 기판(101)의 상측 전면에 비정질 또는 다결정의 실리콘막을 형성하고, 이들 막을 포토리소그래피에 의해 패터닝해서 2개의 게이트 전 극(105)을 형성한다.
p웰(103) 위에는, 상기의 2개의 게이트 전극(105)이 간격을 두고 평행하게 배치되고, 그들의 게이트 전극(105)은 워드선의 일부를 구성한다.
그 다음에, 게이트 전극(105)을 마스크로 하는 이온 주입에 의해, 게이트 전극(105) 옆의 실리콘 기판(101)에 n형 불순물을 도입하여, 제 1, 제 2 소스/드레인 익스텐션(106a, 106b)을 형성한다.
그 후에, 실리콘 기판(101)의 상측 전면에 절연막을 형성하고, 그 절연막을 에치백하여 게이트 전극(105) 옆에 절연성 사이드 월(107)을 형성한다. 그 절연막으로서, 예를 들면 CVD법에 의해 산화 실리콘막을 형성한다.
계속해서, 절연성 사이드 월(107)과 게이트 전극(105)을 마스크로 하면서, 실리콘 기판(101)에 n형 불순물을 다시 이온 주입함으로써, 2개의 게이트 전극(105)의 측방의 실리콘 기판(1)의 표층에 제 1, 제 2 소스/드레인 영역(108a, 108b)을 형성한다.
다음에, 실리콘 기판(101)의 상측 전면에, 스퍼터링법에 의해 코발트층 등의 고융점 금속층을 형성한 후, 이 고융점 금속층을 가열하여 실리콘과 반응시켜서, 실리콘 기판(101) 위에 고융점 금속 실리사이드층(109)을 형성한다. 그 고융점 금속 실리사이드층(109)은 게이트 전극(105)의 표층 부분에도 형성되어, 그것에 의해 게이트 전극(105)이 저저항화되게 된다.
그 후, 소자 분리 절연막(102)의 위 등에서 미반응으로 되어 있는 고융점 금속층을 습식 에칭하여 제거한다.
지금까지의 공정에 의해, 실리콘 기판(101)의 활성 영역에는, 게이트 절연막(104), 게이트 전극(105) 및 제 1, 제 2 소스/드레인 영역(108a, 108b)으로 구성되는 제 1, 제 2 MOS 트랜지스터(TR1, TR2)가 형성되게 된다.
계속해서, 도 52의 (b)에 나타낸 바와 같이, 플라즈마 CVD법에 의해 실리콘 기판(1)의 상측 전면에 산질화 실리콘막을 두께 약 80nm으로 형성하고, 그것을 에칭 스토퍼막(110)으로 한다. 그 다음에, 이 에칭 스토퍼막(110) 위에, TEOS 가스를 사용하는 플라즈마 CVD법에 의해 하지 절연막(111)으로서 산화 실리콘막을 두께 약 11000nm으로 형성한다.
그리고, 상기의 하지 절연막(111)의 상면을 CMP법에 의해 연마해서 평탄화한다. 이 CMP의 결과, 하지 절연막(111)의 두께는, 실리콘 기판(101)의 평탄면상에서 약 800nm이 된다.
그 후에, 포토리소그래피에 의해 하지 절연막(111)과 에칭 스토퍼막(110)을 패터닝하여, 제 1, 제 2 소스/드레인 영역(108a, 108b) 위의 이들 절연막에 제 1 홀(111a)을 형성한다. 그 패터닝은, 하지 절연막(111)에 대한 에칭과, 에칭 스토퍼막(110)에 대한 에칭의 2스텝의 에칭에 의해 행해진다.
다음에, 도 52의 (c)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 하지 절연막(111)의 상면과 제 1 홀(111a)의 내면에, 스퍼터링법에 의해 두께 약 30nm의 티탄막과 두께 약 50nm의 질화 티탄막을 차례로 형성하고, 이들 막을 글루막으로 한다.
그 후에, 6플루오르화 텅스텐 가스를 사용하는 CVD법을 이용하여, 이 글루막 위에 텅스텐막을 형성하고, 이 텅스텐막에 의해 제 1 홀(111a)을 완전히 매립한다.
그리고, 하지 절연막(111) 위의 여분의 글루막과 텅스텐막을 연마해서 제거하고, 이들의 막을 제 1 홀(111a) 내에 제 1 도전성 플러그(113로)서 남긴다.
그 다음에, 도 53의 (a)에 나타낸 바와 같이, 제 1 도전성 플러그(113)와 하지 절연막(111)의 상면에, DC 스퍼터링법에 의해 이리듐막을 두께 약 200nm으로 형성하고, 그 이리듐막을 제 1 도전막(121)으로 한다. 그 이리듐막의 성막 조건은 특별히 한정되지 않지만, 본 실시예에서는 스퍼터링 가스로서 아르곤 가스를 사용하고, 체임버 내 압력을 약 0.11Pa, DC 파워를 0.5kW, 성막 시간을 335초, 기판 온도 500으로 한다.
또한, 제 1 도전막(121) 위에, MOCVD법으로 강유전체막(122)으로서 PZT막을 두께 약 120nm으로 형성한다. 그 MOCVD법에서는, 예를 들면, 테트라히드로푸란(THF: C4H8O)의 유량을 0.474ml/분, THF 중에 Pb(DPM)2을 0.3mol/l의 농도로 용해해서 이루어지는 Pb 원료의 유량을 0.326ml/분, THF 중에 Zr(dmhd)4을 0.3mol/l의 농도로 용해해서 이루어지는 Zr 원료의 유량을 0.2ml/분, THF 중에 Ti(O-iPr)2(DPM)2을 0.3mol/l의 농도로 용해해서 이루어지는 Zr 원료의 유량을 0.2ml/분으로 한다. 또한, 성막 압력은 약 5Torr, 기판 온도는 약 620℃, 성막 시간은 약 620초이다.
또한, 강유전체막(122)의 성막 방법으로서는, MOCVD법 이외에, 스퍼터링법이나 졸·겔법도 있다. 또한, 강유전체막(122)의 재료는 상기의 PZT에 한정되지 않고, SrBi2Ta2O9, SrBi2(Ta, Nb)2O9 등의 Bi 층형상 구조 화합물이나, PZT에 란탄을 도핑한 PLZT 또는 그 밖의 금속 산화물 강유전체로 강유전체막(122)을 구성해도 좋다.
그 다음에, 강유전체막(122) 위에, 스퍼터링법에 의해 산화 이리듐(IrO2)막을 200nm의 두께로 형성하고, 그것을 제 2 도전막(123)으로 한다.
그 후에, 제 2 도전막(123)의 형성시에 강유전체막(122)이 받은 대미지를 회복시키기 위해서, 산소 함유 분위기로 되어 있는 퍼니스(furnace) 내에서 기판 온도 500℃, 처리 시간 60분간의 조건으로 회복 어닐링을 행한다.
계속해서, 도 53의 (b)에 나타낸 바와 같이, 커패시터 상부 전극 형상의 하드 마스크(도시 생략)를 에칭 마스크로 하면서, 제 1 도전막(121), 강유전체막(122) 및 제 2 도전막(123)을 일괄해서 건식 에칭함으로써, 하부 전극(121a), 커패시터 유전체막(122a) 및 상부 전극(123a)을 차례로 적층해서 이루어지는 커패시터(Q)를 형성한다. 그 건식 에칭에서는, 예를 들면, 할로겐 가스를 포함하는 에칭 가스가 사용된다.
다음에, 도 53의 (c)에 나타낸 바와 같이, 실리콘 기판(101)의 상측 전면에, 예를 들면 TMA(트리메틸 알루미늄)과 O3의 혼합 가스를 사용하는 ALD(Atomic Layer Deposition)법에 의해, 두께 약 20nm의 알루미나막(140)을 형성한다. 이 알루미나 막(140)은 수소 등의 환원성 물질을 블록하여, 커패시터 유전체막(122a)이 환원되어 열화되는 것을 방지하도록 기능한다.
그 후에, 지금까지의 공정에서 커패시터 유전체막(122a)이 받은 대미지를 회복시키기 위한 회복 어닐링을 행한다. 그 회복 어닐링은, 퍼니스를 사용하여, 산소 함유 분위기 중에서 기판 온도를 약 560℃로 하여 행해진다.
계속해서, 도 54의 (a)에 나타낸 바와 같이, 예를 들면 TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 알루미나막(140) 위에 산화 실리콘막을 형성하고, 그 산화 실리콘막을 층간 절연막(141)으로 한다.
이 후에, CMP법에 의해 층간 절연막(141)의 상면을 연마해서 평탄화한다. 이 CMP에 의해, 층간 절연막(141)의 두께는, 상부 전극(123a) 위에서 약 300nm이 된다.
그 다음에, 도 54의 (b)에 나타낸 바와 같이, 커패시터 유전체막(122a)을 보호하기 위한 층간 커패시터 보호 절연막(142)으로서, 알루미나막을 스퍼터링법으로 두께 약 40nm으로 형성한다.
또한, 이 층간 커패시터 보호 절연막(142)을 형성하기 전에, 층간 절연막(141)에 대해서 탈수 어닐링을 행해도 좋다.
또한, 층간 커패시터 보호 절연막(142)은 알루미나막에 한정되지 않고, 알루미나막, 산화 티탄막, 질화 실리콘막 및 산질화 실리콘막의 단층막 또는 이들 막의 적층막을 층간 커패시터 보호 절연막(142)으로서 형성해도 좋다.
계속해서, 도 54의 (c)에 나타낸 바와 같이, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 층간 커패시터 보호 절연막(142) 위에 층간 커버 절연막(143)으로서 산화 실리콘막을 두께 약 1400nm으로 형성한다.
다음에, 도 55의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 층간 커버 절연막(143) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 상부 전극(123a) 위에 홀 형상의 제 1 창(144a)을 구비한 제 1 레지스트 패턴(144)을 형성한다.
그리고, 상기의 제 1 창(144a)을 통해서 각 절연막(140∼143)을 에칭하고, 이들 절연막에 상부 전극(123a)에 이르는 깊이의 제 2 홀(145)을 형성한다. 이 에칭의 조건은 특히 한정되지 않지만, 본 실시예에서는 평행 평판형 플라즈마 에칭 체임버(도시 생략)를 사용하여, C4F8, Ar 및 O2의 혼합 가스를 에칭 가스로서 사용한다.
그리고, 제 1 레지스트 패턴(144)을 제거한 후에, 지금까지의 공정에서 커패시터 유전체막(122a)이 받은 대미지를 회복시키기 위해서, 도시 생략된 퍼니스 내에 실리콘 기판(1)을 넣고, 산소 분위기 중에서 기판 온도를 550℃로 하는 회복 어닐링을 약 40분간 행한다.
계속해서, 도 55의 (b)에 나타낸 바와 같이, 실리콘 기판의 상측 전면에 제 2 레지스트 패턴(150)을 형성한다. 그 제 2 레지스트 패턴(150)은, 제 2 소스/드레인 영역(108b) 위에 홀 형상의 제 2 창(150a)을 갖는다.
그리고, 제 2 창(150a)을 통해서 각 절연막(140∼143)을 에칭함으로써, 제 2 소스/드레인 영역(108b) 위의 제 1 도전성 플러그(113)가 노출되는 제 3 홀(141a)을 형성한다. 이러한 에칭은, 예를 들면, C4F8, Ar, O2 및 CO의 혼합 가스를 에칭 가스로 하는 평행 평판 플라즈마 에칭 체임버 내에서 행해진다.
이 에칭을 종료한 후, 제 2 레지스트 패턴(150)은 제거된다.
다음에, 도 56의 (a)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 층간 커버 절연막(143)의 상면과, 제 2, 제 3 홀(145, 141a) 각각의 내면에, 스퍼터링법에 의해 글루막으로서 질화 티탄막을 약 50nm의 두께로 형성한다. 그리고, 이 글루막 위에, 제 2, 제 3 홀(145, 141a)을 매립하는데 충분한 두께, 예를 들면 층간 커버 절연막(143)의 평탄면상에서의 두께가 300nm이 되는 텅스텐막을 형성한다.
그 후에, 층간 커버 절연막(143) 위의 여분의 글루막과 텅스텐막을 CMP법에 의해 연마해서 제거하고, 이들 막을 제 2, 제 3 홀(145, 141a) 내에 각각 제 2, 제 3 도전성 플러그(151a, 15lb)로서 남긴다.
이들 도전성 플러그 중, 제 2 도전성 플러그(151a)는 상부 전극(123a)과 전기적으로 접속된다. 그리고, 제 3 도전성 플러그(151b)는 제 2 소스/드레인 영역 (108b) 위의 제 1 도전성 플러그(113)와 전기적으로 접속되고, 그 제 1 도전성 플러그(113)와 함께 비트선의 일부를 구성한다.
다음에, 도 56의 (b)에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 층간 커버 절연막(143)과 제 2, 제 3 도전성 플러그(151a, 151b) 각각의 상면에, 스퍼터링법에 의해 금속 적층막을 형성한다. 그 금속 적층막은, 예를 들면 두께 약 50nm의 질화 티탄막, 두께 약 360nm의 알루미늄막 및 두께 약 70nm의 질화 티탄막을 이 순서대로 적층해서 이루어진다.
그 후에, 포토리소그래피에 의해 이 금속 적층막을 패터닝하고, 제 2, 제 3 도전성 플러그(151a, 151b) 각각과 전기적으로 접속되는 1층째 금속 배선(152)을 형성한다.
여기서, 금속 적층막에 대한 패터닝에서는, 층간 커버 절연막(143) 위에 금속 적층막의 에칭 잔사(殘渣)를 남기지 않도록 하기 위해서 오버 에칭이 행해진다. 이와 같이 오버 에칭을 해도, 층간 커패시터 보호 절연막(142)은 층간 커버 절연막(143)에 의해 덮여 있으므로 에칭되지 않는다. 이에 따라, 금속 적층막의 패터닝이 종료된 후에도 층간 커패시터 보호 절연막(142)의 두께가 감소하지 않아, 층간 커패시터 보호 절연막(142)에서의 환원성 물질의 저지 능력을 충분히 유지하는 것이 가능해진다.
다음에, 도 57의 (a)에 나타낸 바와 같이, 층간 커버 절연막(143)과 1층째 금속 배선(152) 각각의 위에, 플라즈마 CVD법에 의해 제 1 절연막(153)으로서 산화 실리콘막을 형성한다. 이 플라즈마 CVD법에서는, 반응 가스로서 TEOS 가스가 사용되고, 1층째 금속 배선(152) 위에서의 제 1 절연막(153)의 두께는 약 2600nm이 된 다.
계속해서, 도 57의 (b)에 나타낸 바와 같이, CMP법에 의해 제 1 절연막(153)의 상면을 연마해서 평탄화한다.
여기서, CMP 후의 제 1 절연막(153)의 상면에는, 연마 패드의 흠집에 기인하는 미세한 흠집(마이크로·스크래치)(153a)이 형성되어 있다.
그래서, 다음의 공정에서는, 도 58의 (a)에 나타낸 바와 같이, ICP형 플라즈마 에칭 체임버(도시 생략) 내에서 Ar 플라즈마를 사용하는 스퍼터 에칭에 의해 제 1 절연막(153)의 표층 부분을 에치백하여, 상기의 흠집(153a)을 제거한다. 이 에치백의 깊이는 흠집(153a)보다도 깊은 깊이, 예를 들면 50∼100nm 정도로 한다.
또한, 이 Ar 플라즈마를 사용한 에치백의 조건은, 제 1 실시예의 도 30의 공정에서와 동일하므로, 여기서는 생략한다.
이러한 에치백에 의해, 1층째 금속 배선(152) 위에서의 제 1 절연막(153)의 두께(D1)(제 1 막두께)는, 약 50∼1000nm이 된다.
또한, 제 1 실시예에서 설명한 바와 같이, 상기한 Ar 플라즈마를 사용한 에치백 대신에, 건식 에칭이나 습식 에칭에 의해 제 1 절연막(153)을 에치백해도 좋다.
다음에, 도 58의 (b)에 나타낸 바와 같이, 제 1 절연막(153)의 표면에 대해서 N2O 플라즈마 처리를 행함으로써, 제 1 절연막(153)을 탈수하는 동시에, 그 표면을 질화하여 수분의 재흡착을 방지한다. 이 N2O 플라즈마 처리는, CVD 장치 내에서 기판 온도 약 350℃, 처리 시간 약 4분의 조건으로 행해진다.
계속해서, 도 59의 (a)에 나타낸 바와 같이, 제 1 절연막(153) 위에, 스퍼터링법에 의해 두께가 약 50nm으로 얇은 알루미나막을 형성하고, 그 알루미나막을 제 1 커패시터 보호 절연막(154)으로 한다.
또한, 제 1 커패시터 보호 절연막(154)은 알루미나막에 한정되지 않고, 알루미나막, 산화 티탄막, 질화 실리콘막 및 산질화 실리콘막의 단층막 또는 이들 막의 적층막을 제 1 커패시터 보호 절연막(154)으로서 형성해도 좋다.
이 제 1 커패시터 보호 절연막(154)을 형성하는 시점에서는, 도 58의 (a)에서 설명한 바와 같이, 제 1 절연막(153)의 상면이 에치백에 의해 평탄화되어 있어, 그 상면에는 CMP에 기인하는 흠집(153a)이 형성되어 있지 않다.
따라서, 제 1 절연막(153)의 상면의 모든 부분에서 제 1 커패시터 보호 절연막(154)을 균일한 두께로 형성하여, 제 1 커패시터 보호 절연막(154)에 의해 수소 등의 환원성 물질을 효과적으로 블록할 수 있어, 환원성 물질에 의해 커패시터 유전체막(122a)이 열화되는 것을 방지하기 쉬워진다.
게다가, 상기한 바와 같이, 에치백에 의해 제 1 절연막(153)의 상면을 평탄화했으므로, 제 1 절연막(153) 위에 흠집(153a)을 매립하기 위한 캡 절연막을 형성할 필요가 없어, 그 캡 절연막의 형성 공정이나, 캡 절연막에 대한 N2O 플라즈마 처리를 생략할 수 있어, 반도체 장치의 제조 공정을 간략화할 수도 있다.
계속해서, 도 59의 (b)에 나타낸 바와 같이, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 1 커패시터 보호 절연막(154) 위에 산화 실리콘막을 형성하여, 이 산화 실리콘막을 제 1 커버 절연막(155)으로 한다. 이 제 1 커버 절연막(155)의 두께(D2)(제 2 막두께)는, 예를 들면 약 100nm으로, 이전의 제 1 막두께(D1)보다도 두껍다.
다음에, 도 60의 (a)에 나타낸 바와 같이, CVD 장치 내에서, 예를 들면 기판 온도 350℃, 처리 시간 2분의 조건으로 제 1 커버 절연막(155)에 대해서 N2O 플라즈마 처리를 행한다. 이러한 N2O 플라즈마 처리에 의해, 제 1 커버 절연막(155)이 탈수되는 동시에, 제 1 커버 절연막(155)의 표면이 질화되어 수분의 재흡착이 방지된다.
그 다음에, 도 60의 (b)에 나타낸 바와 같이, 1층째 금속 배선(152)의 상방에 제 3 창(160a)을 갖는 제 3 레지스트 패턴(160)을 제 1 커버 절연막(155) 위에 형성한다.
그리고, 이 제 3 창(160a)을 통해서 각 절연막(153∼155)을 건식 에칭하여, 1층째 금속 배선(152)의 상방의 이들 절연막에 제 4 홀(156)을 형성한다. 그 건식 에칭의 조건은 특별히 한정되지 않지만, 본 실시예에서는 평행 평판형 플라즈마 에칭 체임버(도시 생략)를 사용하여, C4F8, Ar 및 O2의 혼합 가스를 에칭 가스로서 사용한다.
이 에칭이 종료된 후, 제 3 레지스트 패턴(160)은 제거된다.
다음에, 도 61의 (a)에 나타낸 바와 같이, 기판 온도를 약 200℃로 하는 스 퍼터링법에 의해, 제 4 홀(156)의 내면과 제 1 커버 절연막(155)의 상면에, 글루막(162)으로서 질화 티탄막을 두께 약 150nm으로 형성한다.
또한, 이 글루막(162) 위에, 6플루오르화 텅스텐 가스를 사용하는 플라즈마 CVD법에 의해, 제 4 홀(156)을 완전히 매립하는 두께, 예를 들면 약 650nm 두께의 텅스텐막(163a)을 형성한다. 이 텅스텐막(163a)을 형성할 때의 기판 온도는, 예를 들면 약 430℃이다.
이와 같이, 글루막(162)이나 텅스텐막(163a)을 형성할 때에는 실리콘 기판(101)이 가열되어, 그것에 의해 제 1 절연막(153) 내의 수분이 기화된다. 그런데, 제 1 절연막(153)의 상면은 제 1 커패시터 보호 절연막(154)에 의해 막혀 있으므로, 기화된 수분의 방출로는, 실질적으로는 제 4 홀(156)만이 된다. 그리고, 제 4 홀(156)로부터 외부로 방출되는 수분이 다량으로 존재하면, 그 수분에 의해 제 4 홀(156) 내에 글루막(162)이나 텅스텐막(163a)이 형성되지 않게 된다.
이 점을 감안하여, 본 실시예에서는 1층째 금속 배선(152) 위에서의 제 1 절연막(153)의 두께(D1)(제 1 막두께)를 제 1 커버 절연막(155)의 두께(D2)(제 2 막두께) 이하로 했으므로, 제 1 절연막(153)에 유래하는 수분을 제 1 커버 절연막(155)의 그 이하로 할 수 있어, 글루막(162)이나 텅스텐막(163a)에 의한 제 4 홀(156)의 매립 불량을 방지할 수 있다.
이 후에, 도 61의 (b)에 나타낸 바와 같이, 제 1 커버 절연막(155)의 상면 위의 여분의 글루막(162)과 텅스텐막(163a)을 제거하고, 이들 막을 제 4 홀(156) 내에만 제 4 도전성 플러그(163)로서 남긴다.
다음에, 도 62에 나타낸 단면 구조를 얻기까지의 공정에 관하여 설명한다.
우선, 제 4 도전성 플러그(163)와 제 1 커버 절연막(155) 각각의 위에, 스퍼터링법에 의해 금속 적층막을 형성한다. 그 금속 적층막으로서, 본 실시예에서는 두께 약 60nm의 Ti막, 두께 약 30nm의 TiN막, 두께 약 400nm의 구리 함유 알루미늄막, 두께 약 5nm의 Ti막 및 두께 약 70nm의 TiN막을 이 순서대로 형성한다.
그 후에, 포토리소그래피에 의해 이 금속 적층막을 패터닝해서 2층째 금속 배선(165)으로 한다.
도 56의 (b)를 참조해서 설명한 것과 같은 이유에 의해, 제 1 커패시터 보호 절연막(154) 위에 제 1 커버 절연막(155)을 형성함으로써, 상기의 금속 적층막에 대해서 패터닝을 행해도 제 1 커패시터 보호 절연막(154)이 막 감소되지 않아, 제 1 커패시터 보호 절연막(154)에서의 환원성 물질의 저지 능력을 충분히 유지하는 것이 가능해진다.
이상에 의해, 본 실시예에 따른 반도체 장치의 기본 구조가 완성되었다.
상기한 본 실시예에 의하면, 도 58의 (a)에서 설명한 바와 같이, CMP 후의 제 1 절연막(153)의 상면을 에치백함으로써, CMP에서 발생한 미세한 흠집(153a)을 제거한다. 이에 따라, 제 1 실시예와 마찬가지로, 흠집(153a)을 매립하기 위한 캡 절연막을 제 1 절연막(153)에 형성할 필요가 없게 되어, 그 캡 절연막의 형성 공정과 캡 절연막을 탈수하기 위한 N2O 플라즈마 처리를 생략할 수 있다. 그 결과, 반 도체 장치의 제조 공정을 단축할 수 있어, 반도체 장치의 제조 비용을 저감하는 것이 가능해진다.
게다가, 본 실시예에서는 도 61을 참조해서 설명한 바와 같이, 1층째 금속 배선(152) 위에서의 제 1 절연막(153)의 두께(D1)(제 1 막두께)를 제 1 커버 절연막(155)의 두께(D2)(제 2 막두께) 이하로 했으므로, 제 1 절연막(153)에 유래하는 수분을 제 1 커버 절연막(155)의 그 이하로 할 수 있어, 글루막(162)이나 텅스텐막(163a)에 의한 제 4 홀(156)의 매립 불량을 방지할 수 있다.
도 63은, 본 실시예(우측)와, 상기한 바와 같이 캡 절연막을 형성하는 비교예(좌측) 각각의 요부 확대 단면도이다.
도 63에 나타낸 바와 같이, 비교예(좌측)에서는, 캡 절연막(200)을 형성함으로써, 캡 절연막(200)의 두께만큼 제 1 커패시터 보호 절연막(154)과 1층째 금속 배선(152)의 거리가 이간된다. 이에 따라, 1층째 금속 배선(152)과 제 1 커패시터 보호 절연막(154) 사이에 잔류하는 수분량이 늘어나고, 제 4 도전성 플러그(163)의 형성시에 제 4 홀(156)로부터 외부로 방출되는 수분량이 많아져, 제 4 도전성 플러그(163)의 미형성이 유발되기 쉬워진다.
Claims (20)
- 반도체 기판과,상기 반도체 기판 위에 형성된 하지(下地) 절연막과,상기 하지 절연막 위에, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막 및 상부 전극을 차례로 형성하여 이루어지는 커패시터와,상기 커패시터를 덮는 층간 절연막과,상기 층간 절연막 위에 형성된 제 1 배선과,상기 층간 절연막과 상기 제 1 배선을 덮고, 상기 제 1 배선의 상방에서 제 1 막두께를 갖는 단층의 제 1 절연막과,상기 제 1 절연막 위에 형성된 제 1 커패시터 보호 절연막과,상기 제 1 커패시터 보호 절연막 위에 형성되고, 상기 제 1 배선의 상방에서 상기 제 1 막두께보다도 두꺼운 제 2 막두께를 갖는 제 1 커버 절연막과,상기 제 1 배선 위의 상기 제 1 커버 절연막, 상기 제 1 커패시터 보호 절연막 및 상기 제 1 절연막에 형성된 제 1 홀과,상기 제 1 홀 내에 형성되고, 상기 제 1 배선과 전기적으로 접속된 제 1 도전성 플러그와,상기 제 1 커버 절연막 위에 형성되고, 상기 제 1 도전성 플러그와 전기적으로 접속된 제 2 배선을 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 절연막의 상면은 평탄화되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 막두께는 50nm 이상 1000nm 이하인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 배선과 상기 제 1 커버 절연막 위에 형성되고, 그 제 2 배선 위에서 제 3 막두께를 갖는 단층의 제 2 절연막과,상기 제 2 절연막 위에 형성된 제 2 커패시터 보호 절연막과,상기 제 2 커패시터 보호 절연막 위에 형성되고, 상기 제 2 배선의 상방에서 상기 제 3 막두께보다도 두꺼운 제 4 막두께를 갖는 제 2 커버 절연막과,상기 제 2 배선 위의 상기 제 2 커버 절연막, 상기 제 2 커패시터 보호 절연막 및 상기 제 2 절연막에 형성된 제 2 홀과,상기 제 2 홀 내에 형성되고, 상기 제 2 배선과 전기적으로 접속된 제 2 도전성 플러그와,상기 제 2 커버 절연막 위에 형성되고, 상기 제 2 도전성 플러그와 전기적으로 접속된 제 3 배선을 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 층간 절연막과 상기 제 1 배선 각각의 위에 제 3 커패시터 보호 절연막이 형성되고, 그 제 3 커패시터 보호 절연막 위에 상기 제 1 절연막이 형성된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 층간 절연막 위에 형성된 층간 커패시터 보호 절연막과,상기 층간 커패시터 보호 절연막 위에 형성된 층간 커버 절연막을 가지며,상기 층간 커버 절연막 위에 상기 제 1 배선이 형성된 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서,상기 하부 전극 위의 상기 층간 절연막, 상기 층간 커패시터 보호 절연막 및 상기 층간 커버 절연막에 제 3 홀이 형성되고, 그 제 3 홀 내에, 상기 하부 전극과 전기적으로 접속된 제 3 도전성 플러그를 갖는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 하지 절연막을 형성하는 공정과,상기 하지 절연막 위에, 하부 전극, 강유전체 재료로 이루어지는 커패시터 유전체막 및 상부 전극을 차례로 적층하여 이루어지는 커패시터를 형성하는 공정 과,상기 커패시터를 덮는 층간 절연막을 형성하는 공정과,상기 층간 절연막 위에 제 1 배선을 형성하는 공정과,상기 층간 절연막과 상기 제 1 배선을 덮고, 상기 제 1 배선의 상방에서 제 1 막두께를 갖는 단층의 제 1 절연막을 형성하는 공정과,상기 제 1 절연막 위에 제 1 커패시터 보호 절연막을 형성하는 공정과,상기 제 1 커패시터 보호 절연막 위에, 상기 제 1 배선의 상방에서 상기 제 1 막두께보다도 두꺼운 제 2 막두께를 갖는 제 1 커버 절연막을 형성하는 공정과,상기 제 1 배선 위의 상기 제 1 커버 절연막, 상기 제 1 커패시터 보호 절연막 및 상기 제 1 절연막에 제 1 홀을 형성하는 공정과,상기 제 1 홀 내에, 상기 제 1 배선과 전기적으로 접속된 제 1 도전성 플러그를 형성하는 공정과,상기 제 1 커버 절연막 위에, 상기 제 1 도전성 플러그와 전기적으로 접속된 제 2 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 1 절연막의 상면을 연마하여 평탄화하는 공정과,상기 평탄화 후에, 상기 제 1 절연막의 상면을 에치백하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 9 항에 있어서,상기 제 1 절연막을 에치백하는 공정에서, 상기 평탄화시에 상기 제 1 절연막의 상면에 형성된 흠집보다도 깊게 상기 제 1 절연막을 에치백하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 9 항에 있어서,상기 제 1 절연막을 에치백하는 공정에서, 5nm 이상 100nm 이하의 깊이만큼 상기 제 1 절연막을 에치백하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 9 항에 있어서,상기 에치백으로서, 스퍼터 에치, 건식 에치 및 습식 에치 중 어느 하나를 채용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 2 배선과 상기 제 1 커버 절연막 위에, 그 제 2 배선 위에서 제 3 막두께를 갖는 단층의 제 2 절연막을 형성하는 공정과,상기 제 2 절연막 위에 제 2 커패시터 보호 절연막을 형성하는 공정과,상기 제 2 커패시터 보호 절연막 위에, 상기 제 2 배선의 상방에서 상기 제 3 막두께보다도 두꺼운 제 4 막두께를 갖는 제 2 커버 절연막을 형성하는 공정과,상기 제 2 배선 위의 상기 제 2 커버 절연막, 상기 제 2 커패시터 보호 절연 막 및 상기 제 2 절연막에 제 2 홀을 형성하는 공정과,상기 제 2 홀 내에, 상기 제 2 배선과 전기적으로 접속된 제 2 도전성 플러그를 형성하는 공정과,상기 제 2 커버 절연막 위에, 상기 제 2 도전성 플러그와 전기적으로 접속된 제 3 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 층간 절연막과 상기 제 1 배선 각각의 위에 제 3 커패시터 보호 절연막을 형성하는 공정을 가지며,상기 제 1 절연막을 형성하는 공정에서, 상기 제 3 커패시터 보호 절연막 위에 그 제 1 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 층간 절연막 위에 층간 커패시터 보호 절연막을 형성하는 공정과,상기 층간 커패시터 보호 절연막 위에 층간 커버 절연막을 형성하는 공정을 가지며,상기 층간 커버 절연막 위에 상기 제 1 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 15 항에 있어서,상기 하부 전극 위의 상기 층간 절연막, 상기 제 3 커패시터 보호 절연막 및 상기 층간 커버 절연막에 제 3 홀을 형성하는 공정과,상기 제 3 홀 내에, 상기 하부 전극과 전기적으로 접속된 제 3 도전성 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 1 커패시터 보호 절연막으로서, 알루미나막, 산화 티탄막, 질화 실리콘막 및 산질화 실리콘막 중 어느 하나의 단층막 또는 이들 막의 적층막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 1 도전성 플러그를 형성하는 공정은, 상기 제 1 홀 내와 상기 제 1 커버 절연막 위에 플러그용 도전막을 형성하는 공정과, 상기 제 1 커버 절연막 위의 상기 플러그용 도전막을 연마하여 제거하고, 상기 플러그용 도전막을 상기 제 1 홀 내에 상기 제 1 도전성 플러그로서 남기는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 1 절연막을 형성하는 공정에서, TEOS를 사용하는 CVD법에 의해 형성된 산화 실리콘막을 상기 제 1 절연막으로서 채용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 1 커패시터 보호 절연막을 형성하는 공정 전에, 상기 제 1 절연막을 탈수하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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