JP2006190889A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】
リーク電流をより多く抑制できるMIM容量素子を有する半導体装置とその製造方法を提供する。
【解決手段】
半導体装置は、半導体基板と、前記半導体基板に形成された複数の半導体素子と、第1の金属層を用いて、前記半導体基板上方に形成された金属配線と、前記第1の金属層を用いて、前記半導体基板上方に形成された下部電極と、前記下部電極上に、前記下部電極周縁から引き下がった形状で形成された誘電体膜と、前記誘電体膜体膜上に、前記誘電体膜周縁から引き下がった形状で形成された上部電極と、を有し、前記下部電極、誘電体膜、上部電極がMIM容量素子を構成する。
【選択図】 図1
リーク電流をより多く抑制できるMIM容量素子を有する半導体装置とその製造方法を提供する。
【解決手段】
半導体装置は、半導体基板と、前記半導体基板に形成された複数の半導体素子と、第1の金属層を用いて、前記半導体基板上方に形成された金属配線と、前記第1の金属層を用いて、前記半導体基板上方に形成された下部電極と、前記下部電極上に、前記下部電極周縁から引き下がった形状で形成された誘電体膜と、前記誘電体膜体膜上に、前記誘電体膜周縁から引き下がった形状で形成された上部電極と、を有し、前記下部電極、誘電体膜、上部電極がMIM容量素子を構成する。
【選択図】 図1
Description
本発明は、半導体装置とその製造方法に関し、特に高精度のMIM容量素子を有する半導体装置とその製造方法に関する。
アナログ回路に於いて、高精度で大容量の容量素子が求められている。従来容量素子として、ゲート電極と同様の構造のシリコン基板−ゲート絶縁膜−多結晶シリコン膜の構造や、ゲート電極用多結晶シリコン膜の他にもう1層の多結晶シリコン膜を形成し、多結晶シリコン膜−絶縁膜−多結晶シリコン膜(PIP)の構造とした容量素子が用いられてきた。半導体を電極として利用すると、金属より抵抗が高いこと、半導体の導電型と印加電圧の極性により空乏層を生じ、容量が変化することなどの問題があり、高精度の容量素子には向いていない。
半導体の代わりに金属を用いた、金属膜−絶縁膜−金属膜(MIM)容量素子は、これらの問題を有さず、高精度の容量素子を提供する。導電性金属窒化膜も金属膜と呼ぶ。MIM容量素子においても、電極間のリークが生じると高精度の要求を満たすことができなくなる。
MIM容量素子を製造するためのプロセスは、半導体装置の他の構造を製造するプロセスと共通化させることが、工程数の減少による歩留まり向上、コスト削減のために望ましい。アルミニウム配線と同時に下部電極を形成することが行なわれる。この場合、上部電極のパターニングは下部電極、配線のパターニングとは別工程とし、配線上には上部電極用の金属膜は残さないことが望まれる。上部電極と誘電体膜のパターニングは同一工程で行なわれる。このプロセスによって製造されるMIM容量素子は、特に上部電極と誘電体膜をパターニングした後、SiON反射防止膜を形成すると、リークし易いことが知られている。
特開2002−353328号は、上部電極と誘電体膜をパターニングした後、絶縁膜を堆積し、異方性エッチングによってサイドウォールを形成し、その後反射防止膜を形成する方法を提案している。反射防止膜を誘電体膜から離すことでリーク電流を抑制すると説明されている。
本発明の目的は、リーク電流をより多く抑制できるMIM容量素子を有する半導体装置とその製造方法を提供することである。
本発明の他の目的は、実験によってリーク電流の抑制を実証した構造のMIM容量素子を有する半導体装置とその製造方法を提供することである。
本発明の1観点によれば、
半導体基板と、
前記半導体基板に形成された複数の半導体素子と、
第1の金属層を用いて、前記半導体基板上方に形成された金属配線と、
前記第1の金属層を用いて、前記半導体基板上方に形成された下部電極と、
前記下部電極上に、前記下部電極周縁から引き下がった形状で形成された誘電体膜と、
前記誘電体膜体膜上に、前記誘電体膜周縁から引き下がった形状で形成された上部電極と、
を有し、前記下部電極、誘電体膜、上部電極がMIM容量素子を構成する半導体装置
が提供される。
半導体基板と、
前記半導体基板に形成された複数の半導体素子と、
第1の金属層を用いて、前記半導体基板上方に形成された金属配線と、
前記第1の金属層を用いて、前記半導体基板上方に形成された下部電極と、
前記下部電極上に、前記下部電極周縁から引き下がった形状で形成された誘電体膜と、
前記誘電体膜体膜上に、前記誘電体膜周縁から引き下がった形状で形成された上部電極と、
を有し、前記下部電極、誘電体膜、上部電極がMIM容量素子を構成する半導体装置
が提供される。
本発明の他の観点によれば、
(a)半導体基板に複数の半導体素子を形成する工程と、
(b)前記半導体基板上方に、第1の金属層、誘電体膜、第2の金属層を成膜する工程と、
(c)前記第2の金属層をパターニングしてMIM容量素子の上部電極を残す工程と、
(d)前記誘電体膜をパターニングして前記上部電極より外側に張り出すMIM容量素子の誘電体膜を残す工程と、
(e)前記第1の金属層をパターニングして、配線と前記誘電体膜より外側に張り出すMIM容量素子の下部電極を残す工程と、
を含む半導体装置の製造方法
が提供される。
(a)半導体基板に複数の半導体素子を形成する工程と、
(b)前記半導体基板上方に、第1の金属層、誘電体膜、第2の金属層を成膜する工程と、
(c)前記第2の金属層をパターニングしてMIM容量素子の上部電極を残す工程と、
(d)前記誘電体膜をパターニングして前記上部電極より外側に張り出すMIM容量素子の誘電体膜を残す工程と、
(e)前記第1の金属層をパターニングして、配線と前記誘電体膜より外側に張り出すMIM容量素子の下部電極を残す工程と、
を含む半導体装置の製造方法
が提供される。
誘電体膜が上部電極から所定距離外側に張り出す構造により、リーク電流を抑制できる。パーティクルの落下、プロセスによるレジストの残渣、エッチングダメージ、反射防止膜を採用した時の予期せざる導電性などにより、所定距離は変化しうるであろうが、発明者の行なった実験に於いては0.4μm以上であった。
図1Aは、本発明者が考察した基本構造を示す。下部電極LEの上に、下部電極LEの周縁から引き下がった形状で誘電体膜DLを形成し、誘電体膜DLの上に、誘電体膜DLの周縁から引き下がった形状で上部電極UEを形成する。
誘電体膜DLを上部電極UEから外側に距離d張り出すことにより、上部電極UEの露出表面と下部電極LEの露出表面との間を離し、導電性を有する異物FMが付着ないし発生したとしても短絡を防ぎ、リーク電流を抑制する。誘電体膜DLをパターニングして、MIM下部電極に内包されるべき領域にのみ残し、その外側領域では除去することにより、下部電極(及び配線)のパターニングにおける配線層表面の光学定数を通常の配線層パターニング時の光学定数と合わせることができる。
上部電極周縁からの誘電体膜の張り出し量dを種々に変化させた実験サンプルを作成し、リークによる歩留まりを調べた。
図1Bは、実験サンプルの構成を示す。シリコン基板1の表面にシャロートレンチアイソレーション(STI)による素子分離領域2を形成し、レジストマスクを介してn型不純物をイオン注入してnウェルWnを形成し、他のレジストマスクを介してp型不純物をイオン注入してpウェルWpを形成する。素子分離領域で画定された活性領域にゲート絶縁膜3を熱酸化で形成し、その上に多結晶シリコン膜4を堆積し、ゲート電極形状にエッチングする。
各レジストマスクを介してn型不純物、p型不純物をイオン注入し、ウェルと逆導電型のエクステンション5をゲート電極4両側の活性領域内に形成する。絶縁膜を堆積し異方性エッチングしてゲート電極側壁上にサイドウォールスペーサ6を形成する。各レジストマスクを介してn型不純物、p型不純物をイオン注入し、ウェルと逆導電型の高濃度ソース/ドレイン領域7を形成する。コバルト膜を堆積し、シリサイド反応を生じさせてシリコン表面上にシリサイド層8を形成する。nチャネルMOS(nMOS),pチャネルMOS(pMOS)トランジスタ構造が形成される。
nMOS,pMOSを覆って、窒化シリコンのカバー膜CL1、酸化シリコンの第1の層間膜IL1を成膜する。層間膜IL1,カバー膜CL1を貫通するコンタクト孔を開口し、導電性(タングステン)プラグCP1を埋め込む。層間膜IL1上に、下部電極LEおよび配線W1を形成するための、厚さ60nmのTi膜上に厚さ10nmのTiN膜を積層した下部バリア層LBL1、厚さ400nmのAl(Cu5%)主配線層MWL1、厚さ5nmのTi層上に厚さ70nmのTiN層を積層した上部バリア層UBL1をこの順に成膜する。上部バリア層UBL1の上に、誘電体膜DLを形成するための、厚さ30nmの酸化シリコン膜を成膜し、その上に上部電極膜UEを形成するための、厚さ150nmのTiN層を成膜する。
上部電極、誘電体膜をそれぞれ別のレジストマスクを用いてひな壇型にエッチングする。ここで、誘電体膜DLが上部電極UEの周縁から張り出す距離dを、0μm、0.4μm、0.7μm、1μm、1.3μmと変化させたサンプルを夫々100チップ作成した。
反射防止膜ARCとして厚さ31nmのSiON膜を形成した後、下部電極(LE)および配線(W1)をレジストマスクを用いてエッチングする。下部電極(LE)は誘電体膜DLから外側に張り出す。MIM容量素子は、面積1mm2、周辺長400mmに設定した。
酸化シリコンの層間膜IL2を堆積し、コンタクト孔を開口し、導電性(タングステン)プラグCP2を埋め込む。層間膜IL2上に前述の配線と同一構成の下部バリア層LBL2、主配線層MWL2、上部バリア層UBL2を成膜し、反射防止膜ARC2を成膜した後、レジストマスクを用いてパターニングして、導電性プラグCP2に接続された配線W2,パッドPDを形成する。酸化シリコンの層間膜IL3を成膜した後、カバー膜CL2として厚さ500nmの窒化シリコン膜を成膜する。
上部電極(UE)と下部電極(LE)の間に直流電源VSから電圧を印加し、電圧計VMで印加電圧を測定し、電流計AMでリーク電流を測定した。4Vの印加電圧において、25pA(面積当たりとしては0,025fA/μm2、周辺長当たりとしては0.0625fA/μm)を判定電流とし、判定電流以上のリーク電流が流れる場合を不良と判定した。
図1Cは実験結果を示すグラフである。張り出し幅dが0μm(張り出しなし)では、歩留まりは91%程度しかなかった。不良品においては、パーティクルの落下、プロセスによるレジストの残渣、エッチングダメージ、反射防止膜の予期せざる導電性などにより、上部電極と下部電極との間に導電性あるリークパスが形成されてしまったと考えられる。
張り出し幅dが0.4μm以上では歩留まりが100%であった。誘電体膜を上部電極から外側に張り出すことによりリーク電流を大幅に抑制できることが判明した。0.4μm以下の張り出し量のサンプルがないので、張り出し量をどのような値以上にすれば歩留まりが100%になるかは不明であるが、安全のためには、張り出しの距離は0.4nm以上とすることが、リーク電流抑制のために好ましいであろう。
以下、実施例による半導体装置とその製造方法を説明する。
図2に示すように、半導体基板1に素子分離領域2、nウェルWn,pウェルWpを形成し。nウェルWnにpチャネルMOSトランジスタpMOS、pウェルWpにnチャネルMOSトランジスタnMOSを形成する。pMOS,nMOSを覆って、窒化シリコンのカバー膜CL1,酸化シリコンの第1層間膜IL1を成膜し、化学機械研磨(CMP)で平坦化する。層間膜IL1,カバー膜CL1を貫通し、トランジスタのソース/ドレイン領域に達する第1導電性(タングステン)プラグCP1を形成する。
なお、ここまでの工程は、図1を参照して説明したサンプルの製造工程と同じである。半導体装置の製造技術で公知の他の工程を用いてもよい。例えば、素子分離領域はSTIに限らず、局所酸化(LOCOS)で行なってもよい。層間膜等の絶縁膜の材料は適宜変更可能である。単層構造を積層構造とする場合もあろう。導電性プラグであるタングステンプラグは、通常バリア層としてTiN層を用いるが、他の構成のバリア層を用いてもよい。導電性プラグを多結晶シリコンで形成してもよい。
第1層間膜IL1上に、第1配線W1を形成するための、厚さ50−70nmのTi膜上に厚さ5−15nmのTiN膜を積層した下部バリア層LBL1、厚さ300−500nmのAl(Cu5%)主配線層MWL1、厚さ3−10nmのTi層上に厚さ50−100nmのTiN層を積層した上部バリア層UBL1を成膜する。上部バリア層UBL1の上に、厚さ20−40nmの酸化窒化シリコンの反射防止膜ARCを成膜し、その上にレジストパターンを形成して、積層をエッチングし、第1配線W1を残す。反射防止膜として、酸化窒化シリコンの代わりに窒化シリコンを用いてもよい。第1配線W1で接続されたpMOSとnMOSとがインバータを構成する。
第1配線W1を覆って、酸化シリコンの第2層間膜IL2を成膜し、CMPで平坦化した後、第1配線と上層の第2配線とを接続する第2導電性プラグCP2を形成する。例えば、TiN層をスパッタリングした後、WF6の還元反応を利用したCVDでブランケットW層を成膜する。層間膜IL2上の不要金属層をCMPで除去し、導電性プラグを残す。
同様の工程で、第2配線W2,第3導電性プラグCP3、第3層間膜IL3を形成する。第3層間膜IL3の上に、MIM容量素子の下部電極LEおよび第3配線W3を形成するための、厚さ50−70nmのTi膜上に厚さ5−15nmのTiN膜を積層した下部バリア層LBL3、厚さ300−500nmのAl(Cu5%)主配線層MWL3、厚さ3−10nmのTi層上に厚さ50−100nmのTiN層を積層した上部バリア層UBL3を成膜する。上部バリア層UBL1の上に、誘電体膜DLを形成するための、厚さ20−50nmの酸化シリコン膜を成膜し、その上に上部電極膜UEを形成するための、厚さ100−200nmのTiN層を成膜する。
図3に示すように、上部電極層の上に、上部電極をパターニングするためのレジストマスクPR1を形成し、上部電極層を異方性エッチングして、上部電極UEを残す。その後、レジストマスクPR1は除去する。
図4に示すように、上部電極UEを内包する形状のレジストマスクPR2を形成し、誘電体膜DLを異方性エッチングする。ここで、誘電体膜DLが上部電極UEの周縁から好ましくは0.4μm以上張り出すようにする。その後、レジストマスクPR2は除去する。
図5に示すように、誘電体膜DLをパターニングした基板全面に厚さ20−40nm程度の酸化窒化シリコンの反射防止膜ARC3を成膜する。酸化窒化シリコンの代わりに、窒化シリコンを用いてもよい。導電性を付与しないように、Siの組成が酸素、窒素に比較して高くなり過ぎないようにすることが好ましい。
図6に示すように、下部電極LE、第3配線W3の形状を有するレジストマスクPR3を形成し、反射防止膜ARC3、上部バリア層UBL3、Al主配線層MWL3、上部バリア層UBL3を異方性エッチングする。上部電極UE、誘電体膜DL、下部電極LEがひな壇型になった容量素子MIM、下部電極と同一層構造の配線W3がパターニングされる。その後、レジストマスクPR3は除去する。
図7に示すように、MIM容量素子、第3配線W3を覆って、第4層間膜IL4を成膜し、平坦化後、ビア孔をエッチングし、導電性プラグCP4を埋め込む。各工程は、上述の対応するものと同様である。層間膜IL4の上に、前述の配線と同一構成の下部バリア層LBL4、主配線層MWL4、上部バリア層UBL4を成膜し、反射防止膜ARC4を成膜した後、レジストマスクを用いてパターニングして、導電性プラグCP4に接続された配線W4,パッドPDを形成する。酸化シリコンの層間膜IL5を成膜した後、カバー膜CL2として厚さ400−600nmの窒化シリコン膜を成膜する。
カバー膜CL2、層間膜IL5を選択的にエッチングし、パッドPD表面を露出する。このようにして、2層のアルミニウム配線の上方に、一部工程を共用してMIM素子と第3アルミニウム配線とが形成された半導体装置が形成される。
上述の実施例においては、アルミニウム配線で多層配線を形成した。銅配線を用いることもできる。
図8は、銅配線を用いた半導体装置の構成を示す。半導体基板1に素子分離領域2、nウェルWn,pウェルWpを形成し。nウェルWnにpチャネルMOSトランジスタpMOS、pウェルWpにnチャネルMOSトランジスタnMOSを形成する。pMOS,nMOSを覆って、窒化シリコンのカバー膜CL1,酸化シリコンの第1層間膜IL1を形成する。層間膜IL1,カバー膜CL1を貫通し、トランジスタのソース/ドレイン領域に達する導電性(タングステン)プラグCP1を形成する。なお、ここまでの工程は、図2を参照して説明した実施例の製造工程と同じである。
第1層間膜IL1の上に酸化シリコンの第2層間膜IL2xを成膜し、配線用トレンチをエッチングして導電性プラグCP1を露出してから、シングルダマシンの銅配線SDを埋め込む。たとえば、TiN等の銅拡散バリア層と銅シード層をスパッタリングしてから、銅層をメッキする。不要部の導電層をCMPで除去し、トレンチ内にシングルダマシンの銅配線SDを残す。銅配線SDを覆って、層間膜IL2x上に窒化シリコン等の銅拡散防止膜DB1を成膜する。銅拡散防止膜はエッチストッパの機能も有する。窒化シリコンに代え、炭化シリコンを用いてもよい。
銅拡散防止膜DB1上に酸化シリコン等の層間膜IL3xを成膜し、配線用トレンチとその底面から下層配線に到達するビア孔をエッチング他により形成する。銅拡散バリア層と銅シード層をスパッタリングし、その上に銅層をメッキする。層間膜IL3x上の不要金属層をCMPで除去し、トレンチとビア孔内にデュアルダマシンの銅配線DD1を残す。
同様の工程により、銅拡散防止膜DB2、層間膜IL4xに埋め込んだデュアルダマシンの銅配線DD2を作成し、銅拡散防止膜DB3で覆う。
銅拡散防止膜DB3上に、酸化シリコン等の層間膜IL5を成膜し、層間膜IL5、銅拡散防止膜DB3を貫通し、下層配線DD2に達するビア孔を形成し、タングステンなどの導電性プラグCP3を埋め込む。その後は前述の実施例と同様の工程で、下部バリア層LBL5、主配線層MWL5、上部バリア層UBL5を含むアルミニウム配線層、誘電体膜DL、上部電極用TiN層を積層し、上部電極UEと誘電体膜DLのエッチングを行なった後反射防止膜ARCを成膜する。反射防止膜ARCとアルミニウム配線層のパターニングを行なって、反射防止膜ARC5で覆われた第4配線W4と,配線と同じ積層で形成された下部電極LEをパターニングする。下から、下部電極LE、誘電体膜DL、上部電極UEが積相され、反射防止膜ARC5で覆われたたひな壇型のMIM容量素子が得られる。
その後、基板全面に層間膜IL7を成膜し、ビア孔を形成して、導電性プラグCP4を埋め込む。さらに下部バリア層LBL6、主配線層MWL6、上部バリア層UBL6、反射防止膜ARC6を積層し、パターニングして配線W5とパッドPDを作成する。層間膜IL8、カバー膜CL2を成膜して、図示の構成を得る。カバー膜Cl2、層間膜IL8を選択的にエッチングしてパッドPD表面を露出する。
なお、第2、第3配線層をデュアルダマシン構造としたが、ビア導電体とトレンチ導電体を別工程で作成するシングルダマシン構造としてもよい。層間膜ないしその一部としてフッ素含有酸化シリコン膜、多孔性酸化シリコン膜、SiLK(登録商標)等の有機絶縁膜の低誘電率絶縁膜で形成してもよい。
以下、高精度MIM容量素子の適用例を説明する。
図9A,9Bは、CMOSイメージセンサにおけるMIM容量素子の適用形態例を示す。図9Aに示すように、感光領域PSA内に多数の画素PIXが行列状に配置され、垂直走査回路VSC、出力回路を兼ねる水平走査回路HSCから、水平方向、垂直方向に走査線が配置されている。
図9Bに示すように、各画素PIXは、ホトダイオードと電荷検出回路を含む受光部PSの出力端子にMIM容量素子MIM、増幅回路AMPが接続され、増幅回路の出力端子が、画素選択トランジスタPSTを介して、出力信号線OSLに接続される。画素選択トランジスタPSTのゲートには行選択線RSLが接続される。垂直動作回路VSCと水平走査回路HSCの出力により1つの画素が選択され、画素選択トランジスタPSTがオンになると、容量素子MIMに蓄積された電荷に基づく電圧が、増幅回路AMPで増幅され、出力信号線OSLに供給される。画像信号は、容量素子MIMの蓄積電圧に基づいて形成されるため、容量素子MIMには高精度が要求される。高精度のMIM容量素子を用いることにより、均質、高精度の画像信号が得られる。
図10A,10Bはアナログ回路における積分回路、微分回路への適用形態例を示す。図10Aに示すように、積分回路は、オペアンプOPAの入出力間に接続された容量素子MIM、入力端子INとオペアンプOPAの入力間に接続された入力抵抗IR、オペアンプの出力に接続された出力端子OUTと接地間に接続された負荷抵抗LRを含む。
図10Bに示すように、微分回路は、入力端子INとオペアンプOPAの入力間に接続された容量素子MIM、オペアンプの入出力間を接続するフィードバック抵抗FBR、オペアンプの出力に接続された出力端子OUTと接地間に接続された負荷抵抗LRを含む。
これらのアナログ回路に於いて、容量素子MIMは回路の精度を左右する素子である。上述のMIM容量素子を用いることにより、高精度が確保される。
以上実施例に沿って、本発明を説明したが、本発明はこれらの制限されるものではない。例えば、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
LE 下部電極
DL 誘電体膜
UE 上部電極
1 シリコン基板
2 素子分離領域(シャロートレンチアイソレーション、STI)
Wn nウェル
Wp pウェル
3 ゲート絶縁膜
4 多結晶シリコン膜(ゲート電極)
5 エクステンション
6 サイドウォールスペーサ
7 高濃度ソース/ドレイン領域
8 シリサイド層
CL カバー膜
IL 層間膜
CP 導電性プラグ
LBL 下部バリア層
MWL 主配線層
UBL 上部バリア層
ARC 反射防止膜
SD シングルダマシン配線
DD デュアルダマシン配線
PSA 受光エリア
PS 受光部
PIX 画素
VSC 垂直走査回路
HSC 水平走査回路
RSL 行選択線
OSL 出力信号線
PST 画素選択トランジスタ
MIM MIM容量素子
AMP 増幅回路
OPA オペアンプ
IR 入力抵抗
FBR フィードバック抵抗
L 負荷
IN 入力端子
OUT 出力端子
DL 誘電体膜
UE 上部電極
1 シリコン基板
2 素子分離領域(シャロートレンチアイソレーション、STI)
Wn nウェル
Wp pウェル
3 ゲート絶縁膜
4 多結晶シリコン膜(ゲート電極)
5 エクステンション
6 サイドウォールスペーサ
7 高濃度ソース/ドレイン領域
8 シリサイド層
CL カバー膜
IL 層間膜
CP 導電性プラグ
LBL 下部バリア層
MWL 主配線層
UBL 上部バリア層
ARC 反射防止膜
SD シングルダマシン配線
DD デュアルダマシン配線
PSA 受光エリア
PS 受光部
PIX 画素
VSC 垂直走査回路
HSC 水平走査回路
RSL 行選択線
OSL 出力信号線
PST 画素選択トランジスタ
MIM MIM容量素子
AMP 増幅回路
OPA オペアンプ
IR 入力抵抗
FBR フィードバック抵抗
L 負荷
IN 入力端子
OUT 出力端子
Claims (10)
- 半導体基板と、
前記半導体基板に形成された複数の半導体素子と、
第1の金属層を用いて、前記半導体基板上方に形成された金属配線と、
前記第1の金属層を用いて、前記半導体基板上方に形成された下部電極と、
前記下部電極上に、前記下部電極周縁から引き下がった形状で形成された誘電体膜と、
前記誘電体膜体膜上に、前記誘電体膜周縁から引き下がった形状で形成された上部電極と、
を有し、前記下部電極、誘電体膜、上部電極がMIM容量素子を構成する半導体装置。 - 前記上部電極の周縁は、前記誘電体膜の周縁から0.4μm以上離れている請求項1記載の半導体装置。
- 前記第1の金属層が、下からTi層、TiN層、AlまたはAl合金層、Ti層、TiN層の積層で形成され、前記上部電極がTiN層で形成されている請求項1又は2記載の半導体装置。
- さらに、
前記金属配線の上面、前記上部電極の上面および側面、前記上部電極から露出した前記誘電体膜の上面および側面、前記誘電体膜から露出した前記下部電極の上面を覆う絶縁性の反射防止膜と、
前記反射防止膜を覆う層間絶縁膜と、
を有する請求項1〜3のいずれか1項記載の半導体装置。 - さらに、
前記層間絶縁膜、反射防止膜を貫通して、前記金属配線、上部電極、下部電極に達する複数のビア導電体と、
前記層間絶縁膜上に形成され、前記ビア導電体に接続される複数の上層配線と、
を有する請求項4記載の半導体装置。 - 前記複数の半導体素子が、受光素子と検出回路を構成し、前記MIM容量素子が受光素子に接続されている請求項1〜5のいずれか1項記載の半導体装置。
- 前記複数の半導体素子が、オペアンプを含むアナログ回路を構成し、前記MIM容量素子がオペアンプに接続されている請求項1〜5のいずれか1項記載の半導体装置。
- (a)半導体基板に複数の半導体素子を形成する工程と、
(b)前記半導体基板上方に、第1の金属層、誘電体膜、第2の金属層を成膜する工程と、
(c)前記第2の金属層をパターニングしてMIM容量素子の上部電極を残す工程と、
(d)前記誘電体膜をパターニングして前記上部電極より外側に張り出すMIM容量素子の誘電体膜を残す工程と、
(e)前記第1の金属層をパターニングして、配線と前記誘電体膜より外側に張り出すMIM容量素子の下部電極を残す工程と、
を含む半導体装置の製造方法。 - さらに、
(f)前記工程(d)と(e)との間に、全面に絶縁性反射防止膜を成膜する工程、
を含む請求項8記載の半導体装置の製造方法。 - さらに、
(g)前記工程(e)の後、全面に層間絶縁膜を成膜する工程と、
(h)前記層間絶縁膜、反射防止膜を貫通して、前記上部電極、下部電極、配線に達するビア孔を形成する工程と、
(i)前記ビア孔に導電体を埋め込む工程と、
を含む請求項9記載の半導体装置の製造方法。
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