JP2009302530A - 動的に調整可能な閾値電圧を有する３次元集積トランジスタの回路 - Google Patents

動的に調整可能な閾値電圧を有する３次元集積トランジスタの回路 Download PDF

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Abstract

【課題】低減された集積度および低消費電力の基準を満たすと同時に、電気的性能の改良をもたらす、多重構造トランジスタを有する新規なデバイスを提供する。
【解決手段】積層の所定レベルに位置する第１トランジスタＴ１１と、所定レベルの上方の積層の第２レベルに位置する第２トランジスタＴ２１とを備え、第１トランジスタは第２トランジスタのチャネル区域１１６に対向するゲート電極１０８を備え、第１トランジスタと第２トランジスタとは絶縁区域１２０により分離され、この絶縁区域は第１トランジスタのゲートと第２トランジスタのチャネルとの間の第１領域Ｒ１にて第１トランジスタのゲートと第２トランジスタのチャネルとの間の結合を可能にするように規定された組成および厚さを有し、この絶縁区域は、第１トランジスタおよび第２トランジスタのアクセス区域の間の第１領域の周囲に、第１領域とは異なる組成および厚さを有する第２領域Ｒ２を備える。
【選択図】図５

Description

本発明は、マイクロエレクトロニクスの分野に関し、とくに幾つかのレベルに分散したトランジスタを備えたデバイスの分野に関する。
本発明は、３次元に集積したトランジスタと、下位レベルのトランジスタのゲートによる結合によって、トランジスタの閾値電圧を調節するための手段とを設けたマイクロエレクトロニックデバイスの形成に関する。
本発明は、特に大きさ、電気性能、動作速度の点で改良をもたらし、デバイスのいくつかのトランジスタの閾値電圧を動的な方法で変更し、これらトランジスタの短チャネル効果を低減することを可能にする。
本発明は、特に、例えばＳＲＡＭ（static random access memory）のような、ランダムアクセスメモリの分野に適用できる。
一般に、マイクロエレクトロニックデバイス内のコンポーネントの密度を増加させることは、継続的な目標である。
このために、相当多数の可能な解決策のうち、幾つかのレベルにわたって分散し、３次元に集積されたトランジスタを内部に有するデバイスが設計されている。
特許文献１は、例えば２層の異なるレベルに分散した２つのトランジスタ１および２の間にキャパシタンス３を挿入したデバイスを開示している。キャパシタンス３の電極は固定電位であり、このことは２つのトランジスタを出カップリングすることを可能とする。このようなレイアウトは、集積度の改良を得ることを可能にすることに加えて、トランジスタの異なるレベルの間に発生するノイズを制限することを可能にする（図１）。
マイクロエレクトロニックデバイスの消費電力を低減することも、継続的な目標である。
このために、従来の解決方法は、電源電圧を低減することから成る。しかしながら、供給電圧をトランジスタの閾値電圧の約３倍よりも低い値に低減することは、トランジスタの動作速度を著しく低下させがちである。よって、供給電圧を低減するために、トランジスタの閾値電圧を低減する必要がある。しかし、閾値電圧の低減は、静電気消費の増加をもたらす傾向がある。
この問題を克服するために、特定のトランジスタの閾値電圧を動的方法で変更するデバイスがとくに出現している。
閾値電圧の動的変更は、ダブルゲートＭＯＳトランジスタ（ＤＧＭＯＳ：“Double Gate MOSFET”としても知られている）、背面電圧の制御付きのＳＯＩ基板上（ＳＯＩ：“Silicon on Insulator”）のＭＯＳトランジスタ、またはＤＴＭＯＳトランジスタ（ＤＴＭＯＳ：“Dynamic Threshold Voltage MOSFET”）アーキテクチャ上で実行される。
ダブルゲートトランジスタ１０は調節可能閾値電圧で実現できる。このような動作モードは、チャネル４の区域とトランジスタのフロントゲート８との結合と、チャネル４の別の区域とトランジスタのリアゲート６との結合とに基づいている。この場合、トランジスタのリアゲート６が制御ゲートとして使われる。このリアゲートが分極される方法に応じて、トランジスタの閾値電圧の変更を引き起こされることができる（図２）。
トランジスタの閾値電圧を変更するために、「接地面」構造として知られる構造も提案されている。
このような構造は、ＳＯＩ（silicon on insulator）技術を利用し、トランジスタ１５用に設けた位置の下方かつＳＯＩ基板の絶縁層１６の下方に位置するドーピング区域１７を備える。このドープ区域の適切な分極は、ＳＯＩ基板の絶縁層を経由する電気結合によって、トランジスタの閾値電圧の変更を可能にする（図３）。
接地面構造の例が、特許文献２によって与えられる。
超薄型の埋め込み酸化物層を設けた接地面トランジスタ構造としては、非特許文献１に記載されている。このような構造は、ソースおよびドレイン区域と基板との間に高電気容量を有し、このことは信号の伝播時間の劣化を引き起こす傾向がある。
この問題を克服するために、基板の裏面の分極を実現する事によって、基板と埋め込み酸化物層との接触面状態を、反転（インバージョン）から空乏（デプレッション）へおよびその逆へと変更することによって、結合係数を変化することが提案されている。この場合、低電気容量のみならず、オンモードで高動作速度を得ることができ、同時に、オフ状態における高結合係数のおかげで、オフ状態では低消費電力が保証される。
ＤＴＭＯＳ（Dynamic Threshold Voltage MOSFET）として知られる特別なトランジスタ構造１８は、図４に示すように、そのゲート２０をボディ２２に連結する接続部を有する。
トランジスタ１８の閾値電圧の変更は、この場合、ゲート２０の分極を変更することによって得ることができる。ゲート２０−ボディ２２間接続は、オン状態ではトランジスタ１８の閾値電圧ＶＴを低くし、オフ状態では閾値電圧を元の高い値に復帰させることを可能にする。ＤＴＭＯＳトランジスタの動作は、高い電源電圧における寄生双極性の発生により、例えば０．７Ｖより低い、低い電源電圧に限定される
特許文献３は、多層ＴＦＴトランジスタを有するマイクロエレクトロニックデバイスを開示し、このデバイスは、第１ＴＦＴトランジスタのゲートが第１トランジスタの上に置かれ、かつ、誘電体層によって分離された第２ＴＦＴトランジスタのチャネルへ電気的に結合している。このデバイスのレイアウトは、平坦性の問題を引き起こし、第１トランジスタのアクセス区域および第２トランジスタのアクセス区域間に寄生電気結合が確立され得る。そして、デバイスの動作速度を低下させる傾向を有する。
欧州特許出願公開１７０５６９３号明細書 米国特許７１１５９５０号明細書 米国特許５５６７９５９号明細書
Tetsu Ohtou: "Variable-Body-Factor SOI MOSFET With Ultrathin Buried Oxide for Adaptative Threshold Voltage and Leakage Control", IEEE Transactions on Electron Devices, volume 55, n° 1, January 2008. Lim and Fossum: IEEE Transactions on electron devices, vol. ED-30, n 10 October 1983
本発明の課題は、低減された集積度および低消費電力の基準を満たすと同時に、電気的性能に関して改良をもたらす、多重構造トランジスタを有する新規なマイクロエレクトロニックデバイスを見出すことである。
本発明は、第１に、積層を上に載せる基板と、この積層の所定レベルに位置する少なくとも１つの第１トランジスタと、この所定レベルの上方にある、積層の第２レベルに位置する少なくとも１つの第２トランジスタとを備えたマイクロエレクトロニックデバイスであって、第１トランジスタは、第２トランジスタのチャネル区域に対向するゲート電極を備え、第１トランジスタと第２トランジスタとは絶縁区域によって分離され、この絶縁区域は、幾つかの異なる誘電体から構成され、第１トランジスタのゲート電極と第２トランジスタのチャネルとの間の第１領域内で所定の組成および厚さを有し、第１トランジスタの少なくとも１つのアクセス区域と第２トランジスタの少なくとも１つの他のアクセス領域との間の第２領域内で、第１領域とは異なる組成および厚さを有するマイクロエレクトロニックデバイスに関する。
この絶縁区域の第１領域は、第１トランジスタのゲート電極と第２トランジスタのチャネルとの間の結合を可能にするように設けられている。
第１トランジスタのアクセス区域と第２トランジスタのそれぞれのアクセス区域との間に、絶縁区域の第２領域が設けられ、その組成および厚さにより、少なくとも１つのアクセス区域（換言すると、ソース区域またはドレイン区域）と第２トランジスタの少なくとも１つのアクセス区域（ソース区域またはドレイン区域）との間の結合を制限する。
このアクセス区域は、トランジスタのソース区域またはドレイン区域を意味するのに用いられる。
本発明はまた、積層を上に載せる基板と、この積層の所定レベルに位置する少なくとも１つの第１トランジスタと、この所定レベルの上方にある、この積層の第２レベルに位置する少なくとも１つの第２トランジスタとを備えたマイクロエレクトロニックデバイスであって、この第１トランジスタは、第２トランジスタのチャネル区域に対向するゲート電極を備え、第１トランジスタと第２トランジスタとは絶縁区域によって分離され、この絶縁区域は、幾つかの異なる誘電体から構成され、第１トランジスタのゲートと第２トランジスタのチャネルとの間の第１領域内に、第１トランジスタのゲート電極と第２トランジスタのチャネルとの間に第１電気容量Ｃ１を形成するように規定された組成および厚さを有し、絶縁区域は、第１トランジスタの少なくとも１つのアクセス区域と第２トランジスタの少なくとも１つのアクセス区域との間に、第１トランジスタの前記アクセス区域と第２トランジスタのアクセス区域との間の第２電気容量Ｃ２を、Ｃ２＜Ｃ１を満たすように生じさせるように規定する。
絶縁区域は、第１領域内で、第１トランジスタのゲートと第２トランジスタのチャネルとの間の結合を可能にする第１電気容量Ｃ１を形成することができる。
絶縁区域は、第１トランジスタのアクセス区域と第２トランジスタのアクセス区域との間の第２領域内に、第１トランジスタのアクセス区域と第２トランジスタのアクセス区域との間の結合を制限する電気容量Ｃ２を形成することができる。
従って、第２トランジスタの閾値電圧は、所定の誘電体の特性および厚さの絶縁区域の第１領域を設けることにより、第１トランジスタを結合させることによって変化させることができる。同時に、第１領域とは異なる誘電体の特性および厚さの絶縁区域の第２領域を設けることによって、第１トランジスタおよび第２トランジスタのそれぞれのアクセス区域間の不適切な結合を制限または防止することができる。
第１トランジスタのゲートと第２トランジスタのチャネルとの間の結合によって、第２トランジスタは、第１トランジスタのゲートの分極に応じた閾値電圧を有する。
また、このデバイスは、第１トランジスタのゲートに電位（とくに可変電位）を印加する分極手段を備えている。
従って、本発明によるデバイスは、第２トランジスタの閾値電圧を変更する手段を備え、この手段は、第１トランジスタのゲートに電位（とくに可変電位）を印加する分極手段を備える。
第２トランジスタの閾値電圧ＶＴの動的変化は、例えば以下からなる。
第１トランジスタに印加された電位によって、第２トランジスタの閾値電圧を第１閾値電圧ＶＴ１にすること。
第１トランジスタに印加された他の電位の手段によって、第２トランジスタの閾値電圧を第１閾値電圧よりも高い閾値電圧ＶＴ２にすること。
第１閾値電圧は低い閾値電圧であることが好ましいが、第２閾値電圧は高い閾値電圧であることが好ましい。
従って、第２トランジスタの閾値電圧を変化させるために、分極手段は以下のように実現することができる。
少なくとも１つの第１段階中に、第１トランジスタのゲートに少なくとも１つの第１電位を印加し、第２トランジスタが第１閾値電圧ＶＴ１を有する。
少なくとも１つの第２段階中に、第１トランジスタのゲートに第１電位とは異なる少なくとも１つの第２電位を印加し、第２トランジスタが第１閾値電圧ＶＴ１とは異なる第２閾値電圧ＶＴ２を有する。
１つの可能性によれば、第１電位は第１トランジスタをスイッチオンするように規定された電位とすることができ、第２電位は第１トランジスタをスイッチオフするように規定された電位とすることができる。
従って、本発明によるマイクロエレクトロニックデバイスは、第１トランジスタのゲート電位を変化することによって、第２トランジスタの閾値電位を調節する手段を備えることができる。
この絶縁区域は、第１領域内に、第１トランジスタのゲート電極と第２トランジスタのチャネルとの間の結合を可能にするのに十分に薄い厚さｅｃを有する。
絶縁区域は、第１領域内に、２０ナノメートルより薄い酸化ケイ素等価膜厚ＥＯＴを有することができる。
絶縁区域は、特に、第１トランジスタのゲート電位の変化が第２トランジスタの閾値電圧の変化をもたらすような結合を可能にするよう供給される。
結合は、最大Ｖdd（Ｖddはデバイスの電源電圧）の第１トランジスタのゲート電位の変化が、最低５０ｍＶの第２トランジスタの閾値電圧の変化を得ることを可能にするようにできる。
絶縁区域の厚さ並びに誘電体は、第１トランジスタのゲート電極と第２トランジスタのチャネルとの間の結合を可能にするように選ぶ。
また、絶縁区域の厚さ並びに誘電体は、第１トランジスタのアクセス区域と第２トランジスタのアクセス区域との間の結合を防止することを可能にするように選ぶこともできる。
従って、絶縁区域は、第２領域内の、第１トランジスタのアクセス区域と第２トランジスタのアクセス区域との間で、６０ナノメートルよりも厚い酸化ケイ素等価膜厚を有することができる。
第２トランジスタは、完全に空乏化した半導体層の上に形成することができる。
マイクロエレクトロニックデバイスの１つの可能な実施例によれば、ゲート区域およびチャネル区域の間で、絶縁区域は、第１誘電率ｋ１を有する第１誘電体をベースとした第１領域から形成することができる。それに対し、第１トランジスタのソース区域とドレイン区域に向かい合った所では、絶縁区域は、第２誘電率ｋ２がｋ２＜ｋ１となる第２誘電体をベースとした第２領域から形成することができる。
マイクロエレクトロニックデバイスの他の可能な実施例によると、ゲート区域およびチャネル区域の間で、絶縁区域は、第１誘電率ｋ１を有する第１誘電体をベースとした第１領域から形成することができる。それに対し、第１トランジスタのソース区域とドレイン区域に対向した所では、絶縁区域は、第１誘電体と第２誘電体との積層をベースとした第２領域から形成することができる。
マイクロエレクトロニックデバイスの別の可能な実施例によると、第１領域は、第１誘電体と第２誘電体との第１積層から形成することができ、第２領域は第１誘電体と第２誘電体との第２積層を備え、第１誘電体および第２誘電体のそれぞれの厚さは第１積層と第２積層とで異なる。
第１誘電体は、例えばＨｆＯ２のような一般に「ｈｉｇｈ−ｋ」として知られる誘電体とすることができる。
第２誘電体は、例えばＳｉＯ２とすることができる。
従って、第１トランジスタのゲートと第２トランジスタのチャネルとの間の結合が実現されるが、第２トランジスタのその他の区域は第１トランジスタから完全に分離されたデバイスを得ることができる。
１つの可能性によれば、分極手段は、Ｖｄｄをデバイスの電源電圧としたときに、０からＶｄｄまで、または、−Ｖｄｄから＋Ｖｄｄまで変化可能な電位を印加するよう規定することができる。
マイクロエレクトロニックデバイスは、３つ以上の多層構造トランジスタを備えることができる。
従って、マイクロエレクトロニックデバイスは、第１トランジスタ、及び／又は、第２トランジスタのゲートを通り、基板の主面に垂直な軸上に、１つまたは幾つかの別のトランジスタを更に備えることができる。
１つの可能性によれば、マイクロエレクトロニックデバイスは、第１トランジスタ、及び／又は、第２トランジスタのゲートを通り、基板の主面に平行な平面内に、１つまたは幾つかの別のトランジスタを更に備えることができる。
１つの可能な好適例によれば、マイクロエレクトロニックデバイスは、第１トランジスタのゲートと第２トランジスタのゲートと間に少なくとも１つの導体パッドを更に備えることができる。
デバイスは、積層内の第１トランジスタのレベルに位置する少なくとも１つの第３トランジスタと、少なくとも１つの第４トランジスタと、第３トランジスタと前記第４トランジスタとの間に位置する第５減結合トランジスタとを更に備えることができる。
代案によれば、デバイスは、積層内の第１トランジスタのレベルに位置する少なくとも１つの第３トランジスタと、第３トランジスタの上方に位置する少なくとも１つの第４トランジスタとを更に備え、第４トランジスタと第３トランジスタとは、第４トランジスタと第３トランジスタとの間の結合を制限するために設けられた誘電体区域によって分離されている。
１つの可能な好適例によれば、デバイスは、絶縁区域および半導体区域上に位置する、半導体区域、ゲート誘電体、および第１トランジスタの厚さに等しいまたは実質的に等しい厚さの絶縁区域によって包囲された半導体区域内に形成されたチャネルを設けた少なくとも１つのトランジスタを備えることができる。
このような配置は、ゲートのトポグラフィーを軽減することを可能にし、上位と下位との間の不本意な不整合の影響を軽減することができる。
マイクロエレクトロニックデバイスは、特にＳＲＡＭメモリセルである、メモリセルとすることができる。
本発明は、上記に規定したようなマイクロエレクトロニックデバイスを形成する方法にも関する。
本発明は、特に以下のステップを備える、マイクロエレクトロニックデバイスを形成する方法に関する。
ａ）ソース領域と、ドレイン領域と、ソース領域およびドレイン領域を連結するチャネルを形成する構造と、チャネル上のゲートとを設けた、少なくとも１つの第１トランジスタを基板上に形成するステップ
ｂ）第１トランジスタの上に絶縁区域を形成するステップであって、この絶縁区域はゲート上に位置する第１領域内では所定の組成および厚さを有し、第１トランジスタの少なくとも１つのアクセス区域上に位置する第２領域に、第１領域とは異なる組成および厚さとを有する
ｃ）第１トランジスタの上方の絶縁区域上に半導体層を形成し、この半導体層から第２トランジスタを形成するステップ
従来技術による、２層レベルに分散したトランジスタを設けたマイクロエレクトロニックデバイスの例を示す図である。 ダブルゲートトランジスタの例を示す図である。 接地面ＳＯＩ上のトランジスタ構造の例を示す図である。 ＤＴＭＯＳ型トランジスタ構造の例を示す図である。 絶縁区域によって分離された２層トランジスタを備えるマイクロエレクトロニックデバイスの例を示す図である。 本発明による、ｎ重構造トランジスタを有するマイクロエレクトロニックデバイスの例を示す図である。 対称軸が異なるゲートを有する２重構造トランジスタを有するマイクロエレクトロニックデバイスの例を示す図である。 本発明によるｐＭＯＳ型マイクロエレクトロニックデバイスの例における、所定レベルＮのトランジスタの閾値電圧の変化を示す図である。 本発明によるｐＭＯＳ型マイクロエレクトロニックデバイスの例における、レベルＮのトランジスタのオフ状態の電流Ｉｏｆｆの変化を示す図である。 本発明によるｐＭＯＳ型マイクロエレクトロニックデバイスの例における、レベルＮのトランジスタのオン状態の電流Ｉｏｎの変化を示す図である。 本発明によるマイクロエレクトロニックデバイスの例における、レベルＮのｎ型トランジスタおよびｐ型トランジスタの閾値電圧の変化を示す図である。 １２Ａ，１２Ｂは、本発明による、トランジスタゲート分極手段を備えたマイクロエレクトロニックデバイスの例を示す図である。 本発明による、同じ基板に多重構造トランジスタを備えるマイクロエレクトロニックデバイスの例を示す図である。 本発明による、２つのトランジスタのゲートの間の接触区域を有する２つの多重構造トランジスタを備えるマイクロエレクトロニックデバイスの例を示す図である。 １５Ａ〜１５Ｃは本発明によるマイクロエレクトロニックデバイスを形成する方法の例を示す図である。 本発明によるマイクロエレクトロニックデバイスを形成する方法の例を示す図である。 本発明による、異なる誘電率の幾つかの誘電体を備える絶縁区域によって分離された２重構造トランジスタを有するマイクロエレクトロニックデバイスの例を示す図である。 図１４のマイクロエレクトロニックデバイスの例の変形例を示す図である。 １９Ａ、１９Ｂは、本発明によるマイクロエレクトロニックデバイスを形成する方法の例を示す図である。 ２０Ａ〜２０Ｃは、本発明によるマイクロエレクトロニックデバイスを形成する方法の例を示す図である。
本発明は、実施例の記載を読むことでより良く理解できる。本発明の実施例は、純粋に説明のために与えられるものであり、本発明を限定するものではない。図をより読みやすくするために、図中に表現される異なる部分は必ずしも同じ縮尺ではない。
図５を参照することにより、多層構造のトランジスタを有するマイクロエレクトロニックデバイスを説明する。
上記のデバイスは、まず基板１００を備え、この基板は、バルク基板またはセミコンダクタオンインシュレータ型とすることができる。セミコンダクタオンインシュレータとは、例えばＳＯＩ（シリコンオンインシュレータ）型とすることができ、例えばＳｉをベースとする半導体である第１の支持層と、これをカバーする例えばＳｉＯ２をベースとする絶縁層と、これ自身カバーする例えばＳｉをベースとする半導体層を備え、１つまたは複数の活性区域を形成することができる。
基板１００上には、第１トランジスタＴ１１を有する積層があり、第１トランジスタＴ１１は、アクセス区域（換言するとソース領域１０２およびドレイン領域１０４）と、並びにアクセス区域１０２，１０４の間のチャネル区域とを備える。もし必要であれば、第１トランジスタＴ１１はＳＯＩ基板を全体的あるいは部分的に空乏化して形成することができる。
第１トランジスタＴ１１は、ゲート誘電体１０７の層に位置するゲート電極１０８も備えている。
誘電体１０７は、例えば０．５ｎｍから５ｎｍの間の、ＥＯＴ（等価酸化膜厚）としても知られているＳｉＯ２等価膜厚にすることができる。誘電体１０７は、例えばＳｉＯ２、あるいは「ｈｉｇｈ−ｋ（高誘電率）」として一般に知られる例えばＨｆＯ２などの材料とすることができる。
第１トランジスタＴ１１のゲート１０８は、例えば１０ｎｍから１０００ｎｍの間の限界寸法ｄｃ１とすることができる（限界寸法ｄｃ１は、図５の直交記号
Figure 2009302530
のベクトル
Figure 2009302530
Figure 2009302530
方向に平行な方向で測る）。本説明を通して、「限界寸法」は、厚さを除いて最も小さいパターン寸法を意味するのに用いる。
第１トランジスタＴ１１のゲート１０８は、例えば例えば１０ｎｍから１００ｎｍの間の厚さとすることができる（ゲートの厚さは、図５の直交記号［０；ｉ；ｊ；ｋ］のベクトルｊ方向に平行な方向で測る）。
第１トランジスタＴ１１のゲート１０８は、例えばドーピングしたポリシリコンなどの半導体材料、もしくは例えばＴｉＮなどの材料をベースとすることができる。
デバイスは、第１トランジスタＴ１１が見つかるレベルより上の積層のレベルに、第１トランジスタＴ１１の上方に形成される少なくとも１つの第２トランジスタＴ２１をも備える。
第２トランジスタＴ２１は、アクセス区域（言い換えるとソース領域１１２とドレイン領域１１４）と、さらに加えてアクセス区域間のチャンネル構造１１６とを備え、ソース領域１１２とドレイン領域１１４を連結する。第２トランジスタＴ２１は、ゲート誘電層１１７に置かれるゲート１１８も備える。
ゲート誘電体１１７は、例えば０．５ｎｍから５ｎｍの間の、ＥＯＴ（等価酸化膜厚）としても知られているＳｉＯ２等価膜厚にすることができる。ゲート誘電体は、例えばＳｉＯ２、あるいは「ｈｉｇｈ−ｋ（高誘電率膜）」として一般に知られる例えばＨｆＯ２などの材料とすることができる。
第２トランジスタＴ２１ゲート１１８は、例えば１０ｎｍから１０００ｎｍの間の限界寸法ｄｃ２とすることができる（ｄｃ２は、直交記号［０；ｉ；ｊ；ｋ］のベクトルｉ方向に平行な方向で測る）。第２トランジスタＴ２１のゲートは、例えば例えば１０ｎｍから１０００ｎｍの間の厚さとすることができる。第２トランジスタＴ２１のゲートは、例えばポリシリコンなどの半導体材料、もしくは例えばＴｉＮなどの材料をベースとすることができる。
第１トランジスタＴ１１と第２トランジスタＴ２１は多層構造を有し、ＩＬＤ（Inter Layer Dielectric：層間誘電体）として知られている絶縁区域１２０によって分離される。
第１トランジスタＴ１１のアクセス区域およびチャネル区域は、第２トランジスタＴ２１のアクセス区域およびチャネル区域が形成される半導電層に対して、平行またはほぼ平行な半導電層内に形成される。
２つのトランジスタを分離している絶縁区域１２０の厚さは可変であり、第１トランジスタＴ１１のゲートと第２トランジスタのチャネル区域との間に位置する絶縁区域１２０の第１領域Ｒ１と、第１領域Ｒ１の近くに位置し、２つのトランジスタＴ１１およびＴ２１のアクセス区域の間にある他の領域Ｒ２とで異なる。
第１トランジスタＴ１１のゲート１０８と第２トランジスタＴ２１のチャネル区域とは、選択的なあるいは所定の距離または厚さｅｃだけ間を隔てられている。従って、第１トランジスタＴ１１のゲート１０８と第２トランジスタＴ２１のチャネル区域とは、薄い厚さｅｃの絶縁区域１２０の第１領域によって分離されている。
第１トランジスタＴ１１のアクセス区域と第２トランジスタＴ２１のアクセス区域との間で、絶縁区域１２０の厚さe’cがe’c ＞ ecである。
絶縁区域１２０は、例えばＳｉＯ２、あるいは「ｈｉｇｈ−ｋ（高誘電率膜）」として一般に知られる例えばＨｆＯ２などの材料とすることができる。
絶縁区域１２０（特に第１領域Ｒ１）は、第１トランジスタＴ１１のゲート１０８と第１トランジスタＴ１１のゲート１０８の上方かつ反対側に位置している第２トランジスタＴ２１のチャネルとの間に電気結合を確立することが可能であるような組成および厚さに規定されている。
この絶縁区域１２０の第１領域Ｒ１の厚みｅｃは、先行技術によるデバイスにおける層間誘電体材料の層の厚さよりも、十分小さく選ぶことが好ましく、これらデバイス内のコンポーネントまたは相互接続線の他の異なる多層レベルの各々から絶縁することが可能になるよう備える。
「薄い」厚さｅｃまたは距離ｅｃは、結合できるように、１ｎｍから５０ｎｍの間のＳｉＯ２等価膜厚とすることができることを意味する。
厚さに加えて、例えばＳｉＯ２やＨｆＯ２などの、絶縁区域の誘電体材料の性質も、下位レベルのトランジスタのゲートと上位レベルのトランジスタのチャネル区域との間の結合を得ることが可能になるように選定する。
厚さThigh-kの「ｈｉｇｈ−ｋ」誘電体のＳｉＯ２等価膜厚ＥＯＴは、以下の関係で与えられる。
Figure 2009302530
例えば、誘電率k=20および厚さ200nmであるＨｆＯ２の層は、５０ｎｍのＳｉＯ２等価膜厚ＥＯＴとなる。
このようなデバイスで、第１トランジスタＴ１１のゲート１０８の分極がもたらされる方法の作用として、第２トランジスタＴ２１のチャネルの閾値電圧ＶＴを調節することができる。このようなデバイスによって、第２トランジスタＴ２１のチャネルの閾値電圧ＶＴを変化させるために、下位レベルのトランジスタＴ１１のゲート１０８に印加する電位を変化させることができる。
こうして、第１トランジスタＴ１１のゲートは上位レベルのトランジスタＴ２１のチャネル電圧を制御することを可能にする。
第１トランジスタＴ１１のゲート１０８が第２トランジスタＴ２１の半導電性のチャネル区域１１６に対向するように、第１トランジスタＴ１１と第２トランジスタＴ２１が配置される。この例では、ゲート１０８，１１８は基板の主面に対して直行する方向（直交記号［０；ｉ；ｊ；ｋ］のベクトルｊ方向に平行な方向）に整列するパターンとする。
第２トランジスタＴ２１のチャネル電位のより良い制御を行うために、第１トランジスタＴ１１のチャネル区域の全体は、第２トランジスタＴ２１の半導電性のチャネル区域１１６に対向して配置されることが望ましい。
閾値電圧の変化を可能にする反転チャネルのレベルで静電気制御を可能にするために、第２トランジスタＴ２１のチャネル区域１１６は、完全に空乏化された半導電層に形成することができる。第２トランジスタＴ２１のチャネル区域１１６は、例えば１ｎｍから１００ｎｍの間または例えば５ｎｍと２０ｎｍの間の厚みの半導体層で形成することができる。特に、チャネル１１６が形成される半導体層用に選ばれる厚さは、完全に空乏化された挙動を可能にするためのこの層のドーピングレベルの関数として与えられる。
トランジスタＴ１１，Ｔ２１のチャネル区域は、例えばＳｉまたは例えばＧｅなど他の半導体物質から形成することができる。
トランジスタＴ１１のゲートをトランジスタＴ２１が形成される半導電層から分離する絶縁区域は、ゲート１０８のチャネル区域１１６との大きな結合を可能にするように設ける。
大きな結合は、上位レベルのトランジスタＴ２１の閾値電圧を少なくとも５０ｍＶだけ変えることを可能にする結合を意味する。下位レベルのトランジスタＴ１１のゲートへの印加電圧の変動は、用途に応じて0からＶddの間、または−Ｖddから＋Ｖddの間である。ただし、Ｖddは、例えば１Ｖまたは0．５Ｖ程度のデバイスの供給電圧である。
非特許文献２で説明されるようなモデルなどは、第１トランジスタＴ１１のゲート１０８の分極化電位がΔＶ変動させられるとき、所望のΔＶthの閾値電圧変動を得るための絶縁区域１２０の寸法を定めることができる。
第２トランジスタＴ２１が完全に空乏化した層上で形成される場合には、特にこのようなモデルは用いられることができる。
Figure 2009302530
ここに、
ΔＶｔｈは、第2トランジスタＴ２１の閾値電圧の変動であり、
εｓｃおよびＴｓｃは、それぞれトランジスタＴ２１のチャネル１１６が形成された半導体層の誘電率および厚さであり、
εＯＸおよびＴＯＸは、それぞれ第２トランジスタＴ２１のゲート誘電体の誘電率および厚みであり、
εＩＬＤおよびＴＩＬＤは、それぞれ第２トランジスタＴ２１の半導体層を第１トランジスタＴ１１のゲート１０８から分離する絶縁区域１２０の誘電体の誘電率および厚さである。
下位の第１トランジスタＴ１１のゲートの電位が0からVddまで変化するとき、このことは次式を与える：
Figure 2009302530
閾値電圧の変動ΔＶｔｈ＝５０ｍＶに対応する大きな結合を達成するために、ゲート１０８，１１８がおよそ４５ｎｍの限界寸法を有し、チャネル区域１１６の厚みＴｓｃが７ｎｍに等しく、前記チャネル区域はシリコンで作られ、誘電区域１１７の厚みＴｏｘが１ｎｍに等しく、前記誘電区域はＳｉＯ２ベースであり、Ｖｄｄ＝１Ｖであり、そして、区域１２０がＳｉＯ２でできている場合には、絶縁区域１２０は例えばおよそ１７．５ｎｍの厚さに規定する。
多層のトランジスタを分離している誘電率が２０のＨｆＯ２ベースの絶縁区域で例えば同一の結合を達成するために、「ｈｉｇｈ−ｋ」層の物理的厚みはおよそ９０．５ｎｍである。
絶縁区域１２０の誘電体が「ｈｉｇｈ−ｋ」材料に基づく場合には、この絶縁区域１２０用に規定すべき厚さＴｈｉｇｈ−ｋは、Ｔｏｘに置き換えた前述の公式によって決定される：
Figure 2009302530
第１トランジスタＴ１１および第２トランジスタＴ２１は、シリコン処理をしたチャネルへのアクセス区域を供給することもできる。
第１トランジスタＴ１１および第２トランジスタＴ２１は、メモリセル（特にＳＲＡＭメモリセル）のトランジスタとすることができる。
第２トランジスタの閾値電圧ＶＴの動的な変更は、
ある電位を第１トランジスタのゲートに印加するある段階中、
別の電位を第１トランジスタのゲートに印加する他の段階中、
に供給される可変電位を印加するための手段（図５には図示せず）を用いて得ることができる。
１つの可能な実施例によれば、第１段階中に第１トランジスタはオン状態に置かれることができ、一方で第２段階中に第１トランジスタはオフ状態にすることができる。
絶縁区域１２０は、第１トランジスタＴ１１のアクセス区域および第２トランジスタＴ２１のアクセス区域の間で位置する領域Ｒ２で組成と厚さe'c＞ecとすることもでき、トランジスタＴ１１とＴ２１のそれぞれのアクセス区域間の寄生結合を防止するように選ばれる。
図５に示すデバイスの例では、トランジスタＴ１１，Ｔ２１の活性領域で共用される金属接触区域１８０を設ける。この接触ゾーンは、例えば共用ソース接触ゾーン１８０とすることができる。
デバイスは、例えば第１トランジスタＴ１１のドレインのための金属接触区域だけでなく例えば第2トランジスタＴ２２のドレインのために設けた金属接触区域１８２も備える。
図５例では、第１トランジスタと第２トランジスタのアクセス区域を分離する絶縁区域１２０の領域を設け、その厚さe'cとその組成により、第１トランジスタＴ１１と第２トランジスタＴ２１のアクセス区域の間で寄生結合を制限することを可能にする。
２つのトランジスタによるマイクロエレクトロニックデバイスの実施例は、ここで説明した。
本発明によるデバイスは、より多数のトランジスタ、例えば多層構造のｎ個（ｎはｎ＞２なるすべての数）のトランジスタＴ１１，Ｔ２１，Ｔ(ｎ−１)１，Ｔｎ１を備えることができる。所定レベルＮｋ内の各トランジスタＴｋは（ｋは１＜ｋ＜ｎなる整数）、所定レベルＮｋよりも下位のレベルＮｋ−１のトランジスタＴｋ−１のゲート電極に結合するのを可能にするチャネル区域と、このような結合を可能にするのに十分短い所定の距離をおいて、前記チャネル区域に対向して位置する（図６）。
いくつかのトランジスタ（必要ならばＮまたはＰの同じタイプもしくは異なるタイプ）を、デバイス内の同じレベルに設けることができる。
このようなデバイスでは、トランジスタの半導体チャネル区域は、層間誘電体によって下位レベルのトランジスタＮｋ−１のゲート電極から分離されている。この層間誘電体の厚さは、前記下位レベルのトランジスタＮｋ−１のゲートと上位レベルのトランジスタＮｋのチャネルとの間を結合することができるために十分に薄い。この厚さは、特に上位レベルのトランジスタの閾値電圧ＶＴを変化させようとする電圧範囲に依存する。
本発明によるマイクロエレクトロニックデバイスを実現するために、一連の所定パラメータ（例えばゲートの限界寸法、使用する電源電圧範囲など）に関連して、特定のテクノロジーからスタートすることが可能である。そして、これら所定のパラメータの関数としては、適切な結合を可能にするために積み重なるトランジスタを分離することを意図する絶縁区域の厚さおよび材料を定める（言い換えると、例えば少なくとも50mVの目標変化VTを可能にする）。絶縁区域の厚さおよび材料は、先述の式（１）によって規定されるようなモデルによって決定することができる。
このようなデバイス内の最下位レベルＮ１のトランジスタＴ１１は、基板上に直接配置されている限り、固定の閾値電圧を有する。
図７に、図５を参照して説明したデバイスの実施例の代案を示す。この対案については、多層トランジスタＴ１２，Ｔ２２は、ゲート２１８，３１８を有し，それぞれのゲート中心は基板の主面に直交方向には整列していない。
第１トランジスタＴ１２は、幅Ｗ１のゲート２１８を備え、第１トランジスタの上方に配置される第２トランジスタは、第１トランジスタのゲートよりも大きい幅Ｗ２のゲートを有する。
第１トランジスタのゲートと第２トランジスタのチャネル区域との結合を助けるために、２つのゲートが異なる幅を有し、かつ偏心いているとしても、第１トランジスタのゲートの最上部または上面は第２トランジスタのチャネル区域に対向して位置する。
図８から図１０にて、曲線Ｃ１０，Ｃ２０，Ｃ３０は、例えば図５を参照して説明した種類の、本発明によるマイクロエレクトロニックデバイス内の結合現象を例示する。この結合は、第１トランジスタＴ１１のゲートと、第１トランジスタＴ１１の上方に位置する第２トランジスタのチャネルとの間で実現され、第１トランジスタのゲートと第２トランジスタのチャネルとは、例えばおよそ１０ｎｍの厚さの誘電体材料で分離されている。
第１トランジスタＴ１１のゲートが分極しており、例えば０Ｖから１Ｖまで変化させるように電位Ｖｇ１をゲートに印加するときの、第２トランジスタＴ２１の閾値電圧Ｖｔ２の変化が観察される。この現象は図８の曲線Ｃ１０に図示されている。電位Ｖｇ１のこのような変化に対して、Ｖｔ２のおよそ１３０ｍＶの変動が得られる。
比較のため、曲線Ｃ１２、Ｃ１４が、同様のレイアウトのデバイス内のトランジスタの閾値電圧の変化を示す。しかし、第１トランジスタのゲートとチャネル区域の間の誘電体の厚さＴＩＬＤは、より大きく(曲線Ｃ１２のデバイスに対してＴＩＬＤ＝５０ｎｍであり、曲線Ｃ１２のデバイスに対してＴＩＬＤ＝３００ｎｍ)、結合を妨げるかかなり減少させる。
図９は、本発明によるデバイス、例えば図５の種類のデバイスにおいて、第１トランジスタのゲートの電位Ｖｇ１の変化（−１Ｖから１Ｖ）が、オフ状態の電流ＩＯＦＦの（およそ６倍の）変化δＩＯＦＦを引き起こすことがあることを示す（図９の曲線Ｃ２０）。比較のため、同じ図９中に曲線Ｃ２２，Ｃ２４が、同様のレイアウトのデバイス内の第２トランジスタの電流Ｉｏｆｆの展開を示す。しかし、第１トランジスタのゲートと第２トランジスタのチャネル区域との間の誘電体の厚さＴＩＬＤは、より大きく(曲線Ｃ２２のデバイスに対してＴＩＬＤ＝５０ｎｍであり、曲線Ｃ２２のデバイスに対してＴＩＬＤ＝３００ｎｍ)、結合を妨げるか著しく減少させる。
図１０は、本発明によるデバイス、例えば図５の種類のデバイスにおいて、第１トランジスタＴ１１のゲートの電位Ｖｇ１の変動（−１Ｖから１Ｖ）が、第２トランジスタがオン状態のときに第２トランジスタのチャネルの電流ＩＯＮの（約５３％の）変化δＩＯＮを引き起こすことがあることを示す（図１０の曲線Ｃ３０）。比較のため、同じ図１０中に曲線Ｃ３２、Ｃ３４が、同様のレイアウトのデバイス内の第２トランジスタの電流ＩＯＮの変化を示す。しかし、第１トランジスタのゲートとチャネル区域とのそれぞれの間の誘電体の厚さＴＩＬＤは、より大きく(曲線Ｃ２２のデバイスに対してＴＩＬＤ＝５０ｎｍであり、曲線Ｃ２２のデバイスに対してＴＩＬＤ＝３００ｎｍ)、結合を妨げるか著しく減少させる。
マイクロエレクトロニックデバイスの所定トランジスタの閾値電圧ＶＴの動的な変更は、例えば次のことから成る：
第１段階中に、この所定トランジスタがオフ状態にあるときに、所定のトランジスタの下方に位置するもう一つのトランジスタのゲートに印加する所定の第１電位Ｖ１によって高い閾値電圧ＶＴを印加すること、
第２段階中に、この所定トランジスタがオン状態にあるとき、上述の他のトランジスタのゲートに印加される所定の第２電位Ｖ２によって低い閾値電圧ＶＴを印加すること。
曲線Ｃ４０は、本発明によるマイクロエレクトロニックデバイスにおける、−１Ｖから１Ｖの間で変化する電位Ｖｇ１にある第１トランジスタのゲートと、第１トランジスタの上方に位置する第２トランジスタのＰＭＯＳのチャネルとの間の結合の現象を示す。ただし、第１トランジスタのゲートと第２トランジスタのチャネルとは、およそ１０ｎｍの誘電体材料のＳｉＯ２等価膜厚によって分離されている。
曲線Ｃ４２は、本発明によるマイクロエレクトロニックデバイスにおける、−１Ｖから１Ｖの間で変化する電位Ｖｇ１にある第１トランジスタのゲートと、第１トランジスタの上方に位置する第２トランジスタのＮＭＯＳのチャネルとの間の結合の現象を示す。第１トランジスタのゲートと第２トランジスタのチャネルとは、およそ１０ｎｍの例えばＳｉＯ２の誘電体材料の厚さＴＩＬＤによって分離されている。
図１２Ａに、本発明によるＮレベル多層構造トランジスタを有する（図5と図６を参照して既に説明した種類の）マイクロエレクトロニックデバイスの３つの最終的なレベルを示す。
Ｎ−１番目のレベルのトランジスタのゲートは、分極手段４１０Ｎ−１に連結または接続され、結合によって、上位レベルＮのトランジスタのチャネル電位に影響を与えることを可能にする。
同様に、Ｎ−２番目のレベルのトランジスタのゲートは、分極手段４１０Ｎ−２に連結または接続され、結合によって、Ｎ−１番目のレベルのトランジスタのチャネル電位に影響を与えることができる。
分極手段４１０Ｎ，４１０Ｎ−１は、可変にすることのできる分極電位を印加するために設けられている。この例では、これらのトランジスタは、すべて機能的であり、例えばメモリまたは論理ゲート内でスイッチの役割を果たすことができる。印加する電位は、２つの所定の電位値（０およびＶｄｄ）間の正電位とすることができる。ここで、Ｖddは、例えば１Ｖまたは０．１Ｖの、デバイスの電源電位である。
図１２Ｂに、上記説明した構成例の代案を示す。この代案については、トランジスタの多層構造は、Ｎ−１番目のレベルにトランジスタ５００を備える。このトランジスタはスイッチとして動作すべく使用されず、ゲートを分極させる作用として、Ｎ番目のレベルに位置するトランジスタのチャネル電位を変化させる手段として使用されるに過ぎない。
Ｎ−１番目のレベルのトランジスタ５００のゲートは、分極手段５１０Ｎ−１に連結または接続され、結合によって、上位レベルＮのトランジスタのチャネル電位に影響を与えることを可能にする。
同様に、Ｎ−２番目のレベルのトランジスタのゲートは、分極手段４１０Ｎ−２に連結または接続され、結合によって、Ｎ−１番目のレベルのトランジスタのチャネル電位に影響を与えることを可能にする。
この実施例では、トランジスタ５００はトランジスタの機能のためというよりもゲートの結合手段に用いられる限り、分極手段５１０Ｎ−１が正と負の電位値の第２範囲に含まれる分極電位を印加するために設けられ、例えば、正と負の電位値の第２範囲は、−ＶddとＶddの間とすることができる。ただし、Ｖddは、例えばおよそ１Ｖまたは０．１Ｖの、デバイスの電源電位である。
同様に、Ｎ−２番目のレベルのトランジスタのゲートは、分極手段５１０Ｎ−２に連結または接続され、結合によって、Ｎ−１番目のレベルのトランジスタのチャネル電位に影響を与えるこのとを可能にする。
この実施例において、分極手段５１０Ｎ−２が正の電位の範囲に含まれる分極電位を印加するために設けられ、正の電位値の範囲は、例えば０とＶddの間とすることができる。ただし、Ｖddはデバイスの供給電位である。
本発明による、いくつかのレベルの多重構造トランジスタを有するマクロエレクトロニックデバイスの他の例を、図１３に示す。
このデバイスは、いくつかのトランジスタＴ１０ｎ，Ｔ１０（ｎ−１）を有する第１区域Ｚ１を備え、これらトランジスタのチャネル区域は、それぞれより下位のレベルのトランジスタＴ１０（ｎ−１），Ｔ１０（ｎ−２）のゲートに結合している。また、上述のデバイスは、同レベルにいくつかのトランジスタＴ２０ｎ，Ｔ３０ｎを有する第２区域Ｚ２を備え、これらのトランジスタのチャネル区域は、下位レベルのトランジスタＴ２０（ｎ−２），Ｔ３０（ｎ−２）のゲートに結合されていない。
したがって、このデバイスは、トランジスタ間の結合が実現されている第１区域Ｚ１と、第１区域Ｚ１の隣に、多層トランジスタが分離されている第２区域Ｚ２とを備えている。
したがって、このデバイスは、特定トランジスタの閾値電圧の調節が実行される第１区域Ｚ１と、第１区域Ｚ１の隣に、トランジスタが固定閾値電圧を有する第２区域Ｚ２とを備える。
図５を参照して説明したデバイスの例の代案は、第１トランジスタＴ１１のゲートＧ１と第１トランジスタＴ２１のゲートＧ２との間に接触区域４８０を設けている（図１４）。
このようなデバイスでは、第２トランジスタＴ２１の閾値電圧を動的に変更することにより、オフ状態での電流Ｉｏｆｆを増加させることなく、第２トランジスタＴ２１のチャネル内でより高い電流Ｉｏｎを得ることができる。
第１トランジスタＴ１１は、上位レベルのトランジスタＴ２１の閾値電圧を制御するためのゲートとして用いることができる。
実際に、Ｎ型トランジスタの例を用いれば、ｎＭＯＳの標準的な閾値電圧はVt s,n= Vt (Vg1=0)によって規定される。
オン状態では：
ゲートＧ１およびＧ２に印加する電位Ｖｇ２およびＶｇ１を、Ｖｇ２＝Ｖｇ１＝Ｖddとする。
図１１のシミュレーション結果によれば、第２トランジスタＴ２１の閾値電圧は
Ｖｔｏｎ＜Ｖｔ
のように低下し、これにより、より高い電流Ｉｏｎを得ることを可能にする。
オフ状態では：
ゲートＧ１およびＧ２に印加する電位Ｖｇ２およびＶｇ１を、Ｖｇ２＝Ｖｇ１＝０とする。
この場合、閾値電圧は基準値に復帰し、電流Ｉｏｆｆは低いままである。
提案する構造は、オフ状態での電流を劣化させずに、オン状態での電流を改善することを可能にする。
マイクロエレクトロニックデバイスの実施例の一つあるいはその他のための可能な応用は、特に改良型ＳＲＡＭセルなどの改良型メモリの実現である。
従ってこのようなセルは、複数の多層トランジスタを備えることができる。この多層トランジスタ内には、１つまたはいくつかのトランジスタがゲートを有し、このゲートは、分極の仕方に応じて、トランジスタの閾値電圧を変化させることを可能にする。このトランジスタのチャネル区域は上層かつゲートの反対に位置し、ゲートとチャネル区域との間を結合する距離だけ離れている。
以下、図５を参照して説明したマイクロエレクトロニックデバイスを形成する方法の実施例を、図１５Ａから図１５Ｃおよび図１６を参照して説明する
初めに、トランジスタ構造体Ｔ１１を基板上１００に形成する（図１５Ａ）。このトランジスタ構造体Ｔ１１は、ソース領域１０２と、ドレイン領域１０４と、ソース領域１０２とドレイン領域１０４とを連結するチャネル区域１０６と、ゲート誘電体区域１０７と、ゲート誘電体区域１０７上のゲート１０８とを備えている。また、ゲート１０８の各側面に、絶縁スペーサー１１１ａ，１１１ｂを形成することもでき、ソースおよびドレインの区域の形成は、一般にＨＤＤ（“highly doped drain”）として知られる、高度にドーピングした半導体区域１０２ａ，１０４ａを備え、その上にシリコン処理した区域１０２ｂ，１０４ｂを載せる。また、ＬＤＤ（“lightly doped drain”）として知られる、軽度にドーピングしたチャネルへのアクセス区域１１２も形成することができる。
次に、トランジスタを、例えばＨｆＯ２やＳｉＯ２などの“high-k”材料ベースの誘電体の層１１３によってカバーされる（図１５Ｂ）。その後、例えば化学機械研磨（ＣＭＰ）によって、この誘電体を平坦化することができる。
次に、絶縁層１１１によってカバーされた半導体層１１０を、例えばボンディングによって、絶縁層１１１と絶縁層１１３とが接触して配置されるように、層１１３上に転移する。ゲート１０８の上方の絶縁層１１１および１１３の積み重ねた厚さｅｃは、予め定められており、トランジスタ１１１のゲート１０８と半導体層１１０内に形成されることを意図したチャネル区域との結合を実現し得るように提供される。
積み重ねられたＳｉＯ２等価膜厚は、１ナノメートルから５０ナノメートルとすることができる（図１５Ｃ）。
１つの代案によれば、半導体層１１０を層１１３上に、例えばボンディングによって、直接転移することができる。そして、ゲート１０８の上方の絶縁層１１３の厚さｅｃは、予め定められており、トランジスタ１１１のゲート１０８と半導体層１１０の中に形成されることが意図されるチャネル区域との結合を可能とするように設けられる（図１６）。
以下、本発明により実現された、多層構造トランジスタを有するマイクロエレクトロニックデバイスを、図１７および図１８を参照しながら説明する。
このデバイスは、トランジスタＴ１１とトランジスタＴ２１との間に、幾つかの異なる誘電体２２１，２２２（特に異なる誘電率ｋ１，ｋ２を有する）から形成される絶縁区域を備えているという点で、図５に関連して前述したデバイスとは異なる。これらの誘電体２２１，２２２の厚さおよび配置は、第１トランジスタＴ１１のゲートと第２トランジスタＴ２１のチャネルとの間に位置する第１領域Ｒ１における結合を可能にし、かつ、この第１領域Ｒ１の周囲に位置する領域Ｒ２における、トランジスタＴ１１とトランジスタＴ２１との結合を制限するように規定する。
第１トランジスタＴ１１のゲート１０８と第２トランジスタＴ２１のチャネル区域１１６とが、第１誘電率ｋ１を有する第１誘電体２２１によって分離される第１実施例を図１７に示す。
第１トランジスタＴ１１のソース領域およびドレイン領域の上方の、この第１領域Ｒ１の両側に、絶縁区域２２０は第２誘電率ｋ２がｋ２＜ｋ１となる第２誘電体２２２ベースで形成される。第１領域Ｒ１は、例えば約４０ナノメータの厚さの、例えばＨｆＯ２などの“ｈｉｇｈ−ｋ”誘電体で満たすことができる。それに対して、この第１領域の周囲に位置する領域は、例えば約１００ナノメータの厚さの、例えばＳｉＯ２などのより低い誘電率の誘電体で満たすことができる。
このようなデバイスを用いて、第１トランジスタＴ１１のゲート１０８の分極を行う方法の作用として、第２トランジスタのチャネルの閾値電圧ＶＴが調節できる。従って、第１トランジスタＴ１１のゲートは、上位レベルのトランジスタＴ２１のチャネル電位を制御することを可能にする。しかしながら、第２トランジスタＴ２２のチャネルの外側に位置する区域内での、第２トランジスタＴ２２の第１トランジスタへの結合現象は回避される。よって、トランジスタＴ１１およびＴ２１のアクセス区域を、互いに完全に分離することができる。
この第１実施例では、誘電率ｋ１の誘電体２２１の第１ブロックは下位のトランジスタＴ１１のゲート１０８をカバーする。高い誘電率の誘電体２２１が下位のトランジスタＴ１１のゲート１０８の上方に唯一だけ形成される。それに対し、より低い誘電率ｋ２の誘電体２２２のブロックは、トランジスタＴ１１およびＴ２１のそれぞれのアクセス区域を分離する。
従って、構成および厚さが異なるという効果により、第１領域Ｒ１は、第２領域Ｒ２の電気容量Ｃ２よりも低く規定される電気容量Ｃ１を有する。
図１８に第２実施例を示す。図１７を参照してすでに説明した実施例のように、このデバイスは、トランジスタＴ１１およびＴ２１を分離する絶縁区域２２０を備え、この絶縁区域は、幾つかの異なる誘電体２２１，２２２から形成される。さらに、これらの誘電体の厚さおよび組成は、トランジスタＴ１１とトランジスタＴ２１との間に位置する領域に応じて変化する。
第１トランジスタＴ１１のゲート１０８と第２トランジスタＴ２１のチャネル区域１１６とは、第１誘電体２２１（例えば第１誘電率ｋ１を有する誘電体）ベースの第１領域Ｒ１によって分離されている。この第１領域Ｒ１の周囲に、第１トランジスタＴ１１のソース領域およびドレイン領域の上方に位置する領域Ｒ２内に、第１誘電体２２１と第２誘電率ｋ２がｋ２＜ｋ１である第２誘電体２２２との積層から形成される絶縁ブロック内に規定される。従って、構成および厚さが異なるという効果により、区域２２０の第１誘電体領域Ｒ１は、区域２２０の第２誘電体領域Ｒ２の電気容量Ｃ２よりも低く規定された電気容量Ｃ１を有する。
このようなデバイスを用いて、第１トランジスタＴ１１のゲート１０８の分極を規定する方法の作用として、第２トランジスタのチャネルの閾値電圧ＶＴを調節できる。従って、第１トランジスタＴ１１のゲートは、上位レベルのトランジスタＴ２１のチャネル電位を制御することを可能にする。第２領域Ｒ２内での、第２トランジスタＴ２２の第１トランジスタとの結合現象も回避される。よって、トランジスタＴ１１およびＴ２１のアクセス区域を、互いに完全に分離することができる。
上記に挙げた２つの実施例では、２つのトランジスタを分離する絶縁区域２２０の厚さおよび組成は可変である。そして、第１トランジスタＴ１１のゲートと第２トランジスタのチャネル区域との間に位置する第１領域Ｒ１と、２つのトランジスタＴ１１およびＴ２１のアクセス区域の間の第１領域Ｒ１の周囲に位置する他の領域Ｒ２とでは、厚さおよび組成が異なる。
絶縁区域２２０は、領域Ｒ１内で、トランジスタＴ１１のゲート１０８とトランジスタＴ２１のチャネル区域との大きな結合を可能にするように選ばれた組成および厚さを有する。
絶縁区域２２０は、第１トランジスタＴ１１のアクセス区域と第２トランジスタＴ２１のアクセス区域との間に位置する領域Ｒ２内で、トランジスタＴ１１およびトランジスタＴ２１のそれぞれのアクセス区域の間の寄生結合を制限するように選ばれた組成および厚さを有する。
図１７および図１８を参照して説明したデバイスは、トランジスタのアクセス区域どうしを互に絶縁することとは無関係に、下位トランジスタのゲートの上位レベルのトランジスタとの結合を実現する多層構造トランジスタを有するデバイスと比較して、電気的性能に関して改善をもたらす。
図５を参照して説明したデバイスと比較して、図１７および図１８を参照して説明した種類のものを有するデバイスは、大きさに関して改善をもたらす。図１７および図１８を参照して説明するデバイスでは、寄生結合を回避すると同時に所望の結合効果を得るために、トランジスタＴ１１およびＴ２１のアクセス区域の間の距離ｅ’ｃ、及び／又は、トランジスタＴ１１のゲートの厚さ、及び／又は、トランジスタＴ１１のゲートとトランジスタＴ２１のチャネルとの間の距離ｅｃを規定できる。
図１７のデバイスについては、領域Ｒ２のレベルの誘電体全体の厚さが第１領域Ｒ１の厚さのおよそ３倍であり、第１誘電体が例えばＨｆＯ２などのｈｉｇｈ−ｋであるのに対し、第２誘電体がＳｉＯ２であるとき、第１トランジスタのゲートと第２トランジスタのチャネルとの間の電気容量が、第１トランジスタのアクセス区域と上方に位置する第２トランジスタのアクセス区域との間の電気容量のおよそ１５倍にすることが可能である。
図１９Ａおよび図１９Ｂにて、図１８を参照して説明したマイクロエレクトロニックデバイスを形成する方法の実施例を示す。
はじめに、アクセス区域（換言するとソース領域およびドレイン領域）と、さらにアクセス区域の間のチャネル区域と、チャネル区域上のゲート誘電体区域と、ゲート誘電体区域上のゲートとを備えるトランジスタ構造体Ｔ１１を、基板１００上に形成する。絶縁スペーサーもゲート１０８の両側に形成できる。
その後、例えばＨｆＯ２などのｈｉｇｈ−ｋ材料ベースの、誘電率ｋ１の第１誘電体２２１の層によってトランジスタはカバーされる。第１誘電体２２１の堆積は共形とすることができる（図１９Ａ）。
その後、例えば第１材料２２１よりも誘電率が低い材料２２２であり、例えばＳｉＯ２である、誘電率ｋ２の第２誘電体２２２の層を堆積させる。
その後、誘電体２２２の層の平坦化を、例えばＣＭＰ形式の研磨によって実行することができる。この研磨は、誘電体２２１の層を停止層として用いるように実行することができる。
その後、例えばボンディングによって、半導体層が転移される。絶縁体層２２３と誘電体２２２の層とに接触するように、この半導体層を絶縁体層２２３によってカバーすることができる。絶縁層２２３は、第２誘電体と同じ材料をベースとすることができる。トランジスタＴ１１のゲートの上方の絶縁層の累計の厚さは、トランジスタのゲートと半導体層２２４内に形成されることを意図したチャネル区域との間の結合が実現され得るように予め規定される。
別の方法によれば、例えばボンディングにより、誘電体２２２の層上に直接的に、半導体層を転移することもできる。
図２０Ａから図２０Ｃに、図１７を参照して説明したマイクロエレクトロニックデバイスを形成する方法の他の例を示す。
はじめに、トランジスタ構造体Ｔ１１を基板１００上に形成する。
その後、例えばＨｆＯ２などのｈｉｇｈ−ｋ材料の例えば共形堆積によって、誘電率ｋ１の第１誘電体２２１の層でトランジスタをカバーする。
その後、このトランジスタのアクセス区域からこの材料２２１を除去し、トランジスタのゲート上に誘電体２２１のブロックがただ１つだけ留まるように、誘電体２２１をエッチングする（図２０Ａ）。
その後、例えば第１材料２２１よりも誘電率が低い材料２２２であり、例えばＳｉＯ２である、誘電率ｋ２の第２誘電体２２２の層を堆積させる。堆積は共形とすることができ、トランジスタＴ１１のアクセス区域と同様に、トランジスタのゲート上に形成された誘電体２２１のブロックもカバーするように実行することができる（図２０Ｂ）。
その後、誘電体２２２の層の平坦化を、例えばＣＭＰ形式の研磨によって実行することができる（図２０Ｃ）。この研磨は、誘電体２２１の層を停止層として用いるように実行することができる。
その後、例えばボンディングによって半導体層を転移して、この半導体層から第２トランジスタを形成する（不図示のステップ）。

Claims (19)

  1. 積層を上に載せる基板と、
    前記積層の所定レベルに位置する少なくとも１つの第１トランジスタと、
    前記所定レベルの上方の、前記積層の第２レベルに位置する少なくとも１つの第２トランジスタとを備えるマイクロエレクトロニックデバイスであって、
    前記第１トランジスタは、前記第２トランジスタのチャネル区域に対向して位置するゲート電極を備え、
    前記第１トランジスタと前記第２トランジスタとは絶縁区域によって分離され、
    前記絶縁区域は、複数の異なる誘電体から構成され、前記第１トランジスタのゲートと前記第２トランジスタのチャネルとの間の第１領域にて、前記第１トランジスタのゲート電極と前記第２トランジスタのチャネルとの間に第１電気容量Ｃ１を形成するように規定された組成および厚さを有し、
    前記絶縁区域は、前記第１トランジスタの少なくとも１つのアクセス区域と前記第２トランジスタの少なくとも１つのアクセス区域との間に第２領域を備え、当該第２領域の組成および厚さは、前記第１トランジスタの前記アクセス区域と前記第２トランジスタの前記アクセス区域との間の第２電気容量Ｃ２を、Ｃ２＜Ｃ１を満たすように生じさせるように規定されている、マイクロエレクトロニックデバイス。
  2. 前記絶縁区域は、前記第１領域にて、前記第１トランジスタのゲートと前記第２トランジスタのチャネルとの間の結合を実現するように規定された組成および厚さを有する、請求項１に記載のデバイス。
  3. 前記絶縁区域は、前記第１トランジスタの前記アクセス区域と前記第２トランジスタの前記アクセス区域との間の前記第２領域にて、前記第１トランジスタの前記アクセス区域と前記第２トランジスタの前記アクセス区域との間の結合を制限または防止するように規定された組成および厚さを有する、請求項２に記載のデバイス。
  4. 前記第１トランジスタのゲートと前記第２トランジスタのチャネルとの間の結合は、前記第１トランジスタのゲート電位の変化が前記第２トランジスタの閾値電圧の変化をもたらすものである、請求項２または請求項３に記載のマイクロエレクトロニックデバイス。
  5. Ｖddを前記デバイスの電源電圧とし、前記第１トランジスタのゲートと前記第２トランジスタのチャネルとの間の結合は、前記第１トランジスタのゲート電位の０〜Ｖddの変化が、前記第２トランジスタの閾値電圧の少なくとも５０ｍＶの変化を得ることを可能にするものである、請求項２から請求項４の何れか１項に記載のマイクロエレクトロニックデバイス。
  6. 前記ゲート電位は、０〜Ｖddの間、または、−Ｖdd〜＋Ｖddの間で変化する、請求項５に記載のマイクロエレクトロニックデバイス。
  7. 前記第１領域は、第１誘電率ｋ１を有する第１誘電体から形成され、
    前記第２領域は、第２誘電率ｋ２がｋ２＜ｋ１となるような第２誘電体から形成される、請求項１から請求項６の何れか１項に記載のマイクロエレクトロニックデバイス。
  8. 前記第１領域は、第１誘電率ｋ１を有する第１誘電体から形成され、
    前記第２領域は、前記第１誘電体と第２誘電率ｋ２がｋ２＜ｋ１となるような第２誘電体との積層を備える、請求項１から請求項６の何れか１項に記載のマイクロエレクトロニックデバイス。
  9. 前記第１領域は、第１誘電体と第２誘電体との第１積層から形成され、
    前記第２領域は、前記第１誘電体と前記第２誘電体との第２積層を備え、
    前記第１誘電体および前記第２誘電体のそれぞれの厚さは、前記第１積層と前記第２積層とで異なる、請求項１から請求項６の何れか１項に記載のマイクロエレクトロニックデバイス。
  10. 前記絶縁区域の前記第１領域は、１〜５０ナノメートルの間のＳｉＯ２等価膜厚を有する、請求項１から請求項９の何れか１項に記載のマイクロエレクトロニックデバイス。
  11. 前記デバイスは、前記第２トランジスタの閾値電圧を調節する手段を更に提供され、前記第１トランジスタのゲートに可変電位を印加するための分極手段を備え、当該分極手段は、
    第１段階中には、前記第１トランジスタのゲートに少なくとも１つの第１電位を印加し、
    第２段階中には、前記第１トランジスタのゲートに、前記第１電位とは異なる少なくとも１つの第２電位を印加するよう規定されている、
    請求項１から請求項１０の何れか１項に記載のマイクロエレクトロニックデバイス。
  12. 前記第１電位は、前記第２トランジスタをオン状態にして、前記第２トランジスタを第１閾値電圧にするように規定され、
    前記第２電位は、前記第２トランジスタをオフ状態にして、前記第２トランジスタを、前記第１閾値電圧よりも高い第２閾値電圧にするように規定される、
    請求項１１に記載のマイクロエレクトロニックデバイス。
  13. 前記第１トランジスタのチャネル区域は、前記第２トランジスタのゲートに完全に対向して位置する、請求項１から請求項１２の何れか１項に記載のマイクロエレクトロニックデバイス。
  14. 前記基板の主面に直交し、前記第１トランジスタ、及び／又は、前記第２トランジスタのゲートを通る軸上に、１つ以上の他のトランジスタを更に備える、請求項１から請求項１３の何れか１項に記載のマイクロエレクトロニックデバイス。
  15. 前記積層内の前記第１トランジスタのレベルに位置する少なくとも１つの第３トランジスタと、
    前記第３トランジスタの上方に位置する少なくとも１つの第４トランジスタとを更に備え、
    前記第４トランジスタと前記第３トランジスタとは、前記第４トランジスタと前記第３トランジスタとの間の結合を制限または防止するために設けられた誘電体区域によって分離されている、
    請求項１から請求項１４の何れか１項に記載のマイクロエレクトロニックデバイス。
  16. 前記積層内の前記第１トランジスタのレベルに位置する少なくとも１つの第３トランジスタと、
    少なくとも１つの第４トランジスタと、
    前記第３トランジスタと前記第４トランジスタとの間に位置する第５減結合トランジスタとを更に備える、
    請求項１から請求項１５の何れか１項に記載のマイクロエレクトロニックデバイス。
  17. 前記第１トランジスタ、及び／又は、前記第２トランジスタのゲートを通り、前記基板の主面に平行な平面内に、１つ以上の他のトランジスタを更に備える、請求項１から請求項１６の何れか１項に記載のマイクロエレクトロニックデバイス。
  18. 前記第１トランジスタのゲートと前記第２トランジスタのゲートと間に少なくとも１つの導体パッドを更に備える、請求項１から請求項１７の何れか１項に記載のマイクロエレクトロニックデバイス。
  19. 前記トランジスタはＳＲＡＭメモリセルに属する、請求項１から請求項１８の何れか１項に記載のマイクロエレクトロニックデバイス。
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