CN109801878A - 半导体装置及为其多个组件提供栅极结构的方法 - Google Patents

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Abstract

本公开提供一种半导体装置和一种为半导体装置的多个组件提供栅极结构的方法。所述方法在所述组件的第一部分上提供第一偶极组合。所述第一偶极组合包括第一偶极层及位于所述第一偶极层上的第一高介电常数层。在所述组件的第二部分上提供第二偶极组合，所述第二偶极组合包括第二偶极层及位于所述第二偶极层上的第二高介电常数层。所述第一偶极组合不同于所述第二偶极组合。在所述第一偶极组合及所述第二偶极组合上提供至少一个逸出功金属层。在所述提供所述逸出功金属层的步骤之后，执行低温退火。在所述逸出功金属层上形成接触金属层。本公开的方法可在加极度按比例缩放的节点改善多阈值电压晶体管的性能。

Description

半导体装置及为其多个组件提供栅极结构的方法
[相关申请的交叉参考]
本申请主张在2017年11月16日提出申请且名称为“利用一对偶极与高介电常数介电质为CMOS形成多阈值装置的方法(METHOD FOR FORMING MULTI-Vt DEVICES FOR CMOSUSING A PAIR OF DIPOLE AND HIGH K DIELECTRICS)”的申请号为第62/587,327号的临时专利申请的权利，所述临时专利申请被转让给本申请的受让人且并入本申请供参考。
技术领域
本发明概念涉及利用偶极-高介电常数组合形成多阈值电压装置的方法及由此形成的装置。
背景技术
对于各种应用而言，可能期望提供其中各组件晶体管具有不同的阈值电压的半导体装置。这种半导体装置被称为多阈值电压(multi-threshold voltage，multi-Vt)装置。举例来说，特定的集成电路可对静态随机存取存储器(static random access memory，SRAM)与逻辑进行组合。SRAM晶体管通常需要比逻辑晶体管高的阈值电压。低阈值电压(lowthreshold voltage，LVt)晶体管可因此用于半导体装置的逻辑部分，而常规阈值电压(regular threshold voltage，RVt)晶体管可用于半导体装置的SRAM部分。因此，包含具有不同的阈值电压的晶体管的多阈值电压半导体装置是人们所期望的。
用于提供多阈值电压装置的传统方法严重依赖于堆叠，所述堆叠包括放置在中间隙(mid-gap)逸出功金属(例如TaN和/或TiN)顶部上以用于对装置的阈值电压进行微调的活性逸出功金属(例如Al和/或Ti)。举例来说，可在高介电常数层上提供由TiN/TaN/TiN/TiAlC/TiN组成的堆叠来用作晶体管栅极。晶体管的阈值电压的改变取决于堆叠的层的厚度。TiN/TaN/TiN/TiAlC/TiN堆叠通常具有大的厚度以提供期望的阈值电压范围。举例来说，尽管对于接近二十纳米的间距而言行之有效，然而对于低至十几纳米的替换金属栅极(replacement metal gate，RMG)间距而言，放置在高介电常数层(几纳米厚)顶部上的TiN/TaN/TiN/TiAlC/TiN堆叠可能会开始合并。
半导体装置中的当前按比例缩放趋势已使RMG间距降低以实现较高的装置密度。存在例如鳍型场效应晶体管(fin field effect transistor，finFET)、栅极环绕场效应晶体管(gate all around FET，GAA-FET)及替换金属栅极场效应晶体管(replacement metalgate FET，RMG-FET)等架构来解决按比例缩放的节点处的某些关键问题，例如短沟道效应(short channel effect，SCE)。然而，这种架构不会具体解决多阈值电压装置中的问题。尽管使用逸出功金属堆叠对于当前节点而言非常有效，然而在极度按比例缩放的节点处的较低间距处会出现问题。随着RMG间距由于按比例缩放而减小，相对厚的逸出功金属堆叠可能会合并。换句话说，考虑到极度按比例缩放的节点处的下伏表面的拓扑(topology)，厚度足以提供所期望阈值电压改变的逸出功金属堆叠可能不能够适合于可用的RMG间距。如上所述，这种堆叠可能在较低的间距处开始合并。随着多阈值电压装置按比例缩放到较小的尺寸，阈值电压的变化(西格玛阈值电压(sigma Vt))也可增大。这是由于对于尺寸较小的多晶体逸出功金属而言，电子逸出功(electron work function，eWF)的随机变化会加剧。
存在用于改变阈值电压而不会增大逸出功金属堆叠的厚度且用于解决eWF变化的机制。然而，每一种方法具有各自的缺点。因此，期望一种改善的机制来控制多阈值电压半导体装置的阈值电压。
发明内容
一种为半导体装置的多个组件提供栅极结构的方法。所述方法在所述组件的第一部分上提供第一偶极组合。所述第一偶极组合包括第一偶极层及位于所述第一偶极层上的第一高介电常数层。在所述组件的第二部分上提供第二偶极组合，所述第二偶极组合包括第二偶极层及位于所述第二偶极层上的第二高介电常数层。所述第一偶极组合不同于所述第二偶极组合。在所述第一偶极组合及所述第二偶极组合上提供至少一个逸出功金属层。在所述提供所述逸出功金属层的步骤之后，执行低温退火。在所述逸出功金属层上形成接触金属层。
本文所述方法可利用偶极组合提供晶体管的阈值电压的不同改变。第一偶极组合及第二偶极组合也为薄的，厚度通常小于两纳米。另外，偶极组合可使高介电常数层的缺陷能带发生位移以使得来自半导体的载流子与高介电常数层的缺陷能带内的缺陷相互作用的程度小得多。因此，可实现迁移率及可靠性的改善。因此，可在更加极度按比例缩放的节点处提供性能得到改善的多阈值电压晶体管。
附图说明
图1是绘示在半导体装置中提供多阈值电压栅极结构的方法的示例性实施例的流程图。
图2A至图2D绘示栅极结构在制作期间的示例性实施例的一些部分。
图3是绘示在半导体装置中提供多阈值电压晶体管的方法的示例性实施例的流程图。
图4至图14绘示多阈值电压半导体装置在制作期间的示例性实施例的一些部分。
具体实施方式
示例性实施例涉及多阈值电压半导体装置的形成。提出以下说明是为了使所属领域中的一般技术人员能够制作并使用本发明，且以下说明是在专利申请及其要求的上下文中提供。对在本文中阐述的示例性实施例以及一般性原理及特征的各种修改将显而易见。示例性实施例主要是针对在具体实施方式中提供的具体方法及系统进行阐述。然而，所述方法及系统在其他实施方式中也将有效地发挥作用。
例如“示例性实施例”、“一个实施例”及“另一个实施例”等短语可指相同或不同的实施例以及多个实施例。实施例将针对具有某些组件的系统和/或装置进行阐述。然而，所述系统和/或装置可包括比图中所示组件更多或更少的组件，且组件的排列及类型可发生变化，而此并不背离本发明的范围。示例性实施例还将在具有某些步骤的具体方法的上下文中进行阐述。然而，所述方法及系统对于不与示例性实施例相矛盾的具有不同的和/或附加的步骤以及处于不同次序的步骤的其他方法而言也会有效地发挥作用。因此，本发明并非旨在仅限于图中所示实施例，而是符合与本文中所述原理及特征相一致的最广范围。
在阐述本发明的上下文中(尤其在以上权利要求书的上下文中)使用的用语“一(a及an)”及“所述(the)”以及相似的指示语应被视为涵盖单数及复数两者，除非在本文中另外指明或明显与上下文相矛盾。除非另外注明，否则用语“包括(comprising)”、“具有(having)”、“包括(including)”及“含有(containing)”应被视为开放式用语(即，意指“包括但不限于”)。
除非另外定义，否则本文所用所有技术及科学用语的含意均与本发明所属领域中的一般技术人员所通常理解的含意相同。应注意，除非另外规定，否则使用本文所提供的任何实例或示例性用语仅旨在更好地说明本发明而并非限制本发明的范围。另外，除非另外定义，否则常用字典中定义的所有用语均不能被过度解释。
一种方法为半导体装置的多个组件提供栅极结构。提供硅酸盐层。在一个方面，在互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)装置的沟道上提供硅酸盐层。在所述硅酸盐层上提供高介电常数层。所述方法还包括在所述高介电常数层上提供逸出功金属层。在提供逸出功金属层之后执行低温退火。在所述逸出功金属层上提供接触金属层。
图1是绘示为半导体装置中的组件(即，晶体管)提供栅极结构的方法100的示例性实施例的流程图。为简明起见，一些步骤可省略、以另一种次序执行和/或进行组合。另外，方法100可在已执行用于形成半导体装置的其他步骤之后开始。举例来说，所述方法可在已界定源极区及漏极区且提供各种结构之后开始。图2A至图2D绘示半导体装置200(例如，金属氧化物半导体(metal oxide semiconductor，MOS)装置)在利用方法100制作栅极结构期间的示例性实施例的一些部分。为简明起见，在图2A至图2D中未示出所有组件且图2A至图2D并非按比例绘制。举例来说，图中未示出在栅极结构之前可能已形成的各种结构。另外，可出于解释目的而夸大各个层的厚度。尽管图中示出正在制作的每一个偶极组合的单个装置，然而所属领域中的一般技术人员将认识到，通常会形成每一类型的多个组件。在一些实施例中，半导体装置200上的所有晶体管均可包括偶极组合。在其他实施例中，一些晶体管(图中未示出)可不包括偶极组合。方法100是在半导体装置200的上下文中进行阐述的。然而，方法100也可用于不同的半导体装置。
通过步骤102，在组件的第一部分上提供第一偶极组合。所述第一偶极组合包括第一偶极层及位于所述第一偶极层上的第一高介电常数层。在一些实施例中，第一高介电常数层的形成可以至少二百摄氏度且不高于六百摄氏度的温度来施行。高介电常数层具有比SiO2的介电常数大的介电常数。在沉积第一偶极层之前可形成界面/天然氧化物层(例如，SiO2)。步骤102可通过利用掩模覆盖半导体装置的其余区并沉积第一偶极组合来施行。接着可从半导体装置的其余部分移除掩模及第一偶极组合中的层。
在步骤102中提供的第一偶极组合用于形成以下所论述的偶极，所述偶极可有效地改变所形成的组件的阈值电压Vt。第一高介电常数层可包括HfO2、ZrO2、HfSiOx、HfZrOx及ZrALOx中的一者或多者，其中Ox表示具有变化的化学计量(stoichiometry)的氧化物。在步骤102中提供的偶极层中所使用的材料可被选择成提供Vt改变的期望的量值及方向。举例来说，第一偶极层可包含Lu2O3、LuSiOx、Y2O3、YSiOx、La2O3、LaSiOx、BaO、BaSiOx、SrO、SrSiOx、Al2O3、AlSiOx、TiO2、TiSiOx、HfO2、HfSiOx、ZrO2、ZrSiOx、Ta2O5、TaSiOx、ScO、ScSiOx、MgO及MgSiOx中的一者或多者，其中Ox表示具有变化的化学计量的氧化物。第一偶极层中元素的原子百分比也可发生变化。举例来说，硅酸盐层中的硅含量可介于零到不大于七十原子百分比的范围内。可利用硅酸盐中的硅含量来定制阈值电压的改变。所选择的材料取决于所期望的电压改变的征兆(sign)以及所形成的指定装置(即，n型场效应晶体管(n-type field effect transistor，nFET)或p型场效应晶体管(p-type field effecttransistor，pFET))。如果所制作的组件是nFET且期望阈值电压向下(负向地)改变，则在一些实施例中，在步骤102中提供的第一偶极层可包括以下中的一者或多者：Lu2O3、LuSiOx、Y2O3、YSiOx、La2O3、LaSiOx、BaO、BaSiOx、SrO、SrSiOx、MgO及MgSiOx。如果所制作的组件是nFET且期望阈值电压向上(正向地)改变，则在步骤102中提供的第一偶极层可包括以下中的至少一者：Al2O3、AlSiOx、TiO2、TiSiOx、HfO2、HfSiOx、ZrO2、ZrSiOx、Ta2O5、TaSiOx、ScO、ScSiOx、MgO及MgSiOx。如果所制作的组件是pFET且期望阈值电压向上改变，则在步骤102中提供的第一偶极层可包括以下中的至少一者：Lu2O3、LuSiOx、Y2O3、YSiOx、La2O3、LaSiOx、BaO、BaSiOx、SrO、SrSiOx。如果所提供的组件是p-FET且期望阈值电压向下改变，则在步骤102中提供的第一偶极层可包括以下中的一者或多者：Al2O3、AlSiOx、TiO2、TiSiOx、HfO2、HfSiOx、ZrO2、ZrSiOx、Ta2O5、TaSiOx、ScO、ScSiOx、MgO及MgSiOx。在其他实施例中可在第一偶极层中使用其他材料来上下改变电压。因此，通过选择适宜的偶极层材料并配置偶极层的厚度，可针对第一组装置获得期望的阈值电压改变。
步骤102中提供的偶极组合可具有不超过三纳米的总厚度。在一些这种实施例中，偶极组合具有不超过两纳米的总厚度。在一些实施例中，第一高介电常数层的厚度为至少0.1纳米且小于两纳米。在一些这种实施例中，第一高介电常数层的厚度标称为一纳米。在一些实施例中，第一偶极层的厚度为至少0.1nm且不大于一纳米。这一范围的厚度(一埃到十埃)可足以使所制作的装置的阈值电压改变高达数百毫伏。因此，通过将明智地选择第一偶极层中的材料及第一高介电常数层中的材料与对在步骤102中提供的第一偶极层的厚度进行定制相结合，会提供用于将所制作的装置的阈值电压设定成所需电平(level)的有效机制。
图2A绘示执行步骤102之后的半导体装置200。为简明起见，将层绘示为仅位于其中将形成组件的区中，且图中未示出其他结构(例如间隔件、互连线或其他特征)。然而，一些层或全部层可延伸超出所制作的装置。所述层还被绘示为平面的。然而，在一些实施例中，所述层可为三维的，例如，在下伏的结构是半导体鳍时。另外，如前面所提及，图2A至图2D中所示出的厚度及其他尺寸并非按比例绘示。
正在制作组件240、242、244及246，且组件240、242、244及246可各自为晶体管。图中示出下伏的半导体202。在一些实施例中，半导体202是Si。在其他实施例中，其他衬底包括但不限于允许形成天然SiOx的硅锗(SiGe)、绝缘体上硅(silicon on insulator，SOI)、应变绝缘体上硅(strained silicon on insulator，sSOI)、绝缘体上硅锗(silicongermanium on insulator，SGOI)、应变绝缘体上硅锗(strained silicon germanium oninsulator，sSGOI)及类似衬底。因此由于以下所论述的这种天然SiOx位于半导体202(或沟道)与偶极的界面处，因此这种天然的SiOx被称为“界面氧化物”。为简明起见，在图式中未示出这种界面氧化物。已提供了第一偶极组合210A。第一偶极组合210A包括第一偶极层212A及第一高介电常数层214A。以上阐述了用于第一偶极层212A及第一高介电常数层214A的材料。
通过步骤104，在组件的第二部分上提供第二偶极组合。第二偶极组合包括第二偶极层及位于第二偶极层上的第二高介电常数层。在一些实施例中，在沉积第二偶极层之前已形成了界面/天然的氧化物层。在步骤104中提供的第二偶极组合用于形成偶极，所述偶极会改变所形成的组件的阈值电压Vt。第二偶极层及第二高介电常数层的材料及厚度分别类似于以上针对第一偶极层及第一高介电常数层所阐述的材料及厚度。还对材料及厚度进行选择以提供阈值电压改变的期望的量值及方向(向上/正的或向下/负的)。步骤104因此类似于步骤102。
然而，第二偶极组合不同于第一偶极组合。在一些实施例中，只有第一偶极层不同于第二偶极层。举例来说，第一偶极层可为LaSiOx，第二偶极层可为MgO，且第一高介电常数层与第二高介电常数层可由相同的材料形成。在其他实施例中，只有第一高介电常数层不同于第二高介电常数层。举例来说，第一高介电常数层可为HfO2，第二高介电常数层可为ZrO2，且第一偶极层与第二偶极层可由相同的材料形成。在其他实施例中，第一偶极层与第二偶极层不同，且第一高介电常数层与第二高介电常数层也可不同。举例来说，第一偶极层可为LaSiOx，第二偶极层可为AlSiOx，第一高介电常数层可为HfO2且第二高介电常数层可为ZrAlOx。因此，第二偶极组合不同于第一偶极组合且可提供不同的阈值电压改变。
图2B绘示执行步骤104之后的半导体装置200。因此，已为组件242提供了第二偶极组合210B。第二偶极组合210B包括第二偶极层212B及第二高介电常数层214B。以上阐述了可用于第二偶极层212B及第二高介电常数层214B的材料。然而，如上所述，第二偶极组合210B不同于第一偶极组合210A。因此，组件242具有与组件240不同的阈值电压改变。
通过步骤106，可针对不同的区及不同的偶极组合而可选地将步骤104重复多次。另外，通过步骤108来提供逸出功金属层。尽管所有金属均可由逸出功来表征，然而将所述层被称为逸出功金属层是由于金属的电子逸出功(eWF)是决定所形成的装置的阈值电压的因素。举例来说，逸出功金属层可包含以下中的至少一者：TiN、TaN、TiSiN、TiTaN、WN及TiTaSiN。在其他实施例中可使用其他金属。逸出功金属还相对薄。举例来说，逸出功金属具有至少一纳米且不大于三纳米的厚度。在一些实施例中，可在所有组件240、242、244及246上提供相同的逸出功金属(例如，TiN)。在其他实施例中，可在不同的组件上提供不同的逸出功金属。在一些实施例中，可在每一个偶极组合上分别提供逸出功金属。举例来说，可在步骤104中提供第二偶极组合之前在第一偶极组合210A上提供逸出功金属。作为另外一种选择，可在已在步骤102、104及106中沉积所有的偶极组合之后提供逸出功金属。
图2C绘示执行步骤108之后的半导体装置200。因此，组件244及246分别包括第三偶极组合210C及第四偶极组合210D。第三偶极组合210C包括第三偶极层212C及第三高介电常数层214C。相似地，第四偶极组合210D包括第四偶极层212D及第四高介电常数层214D。第三偶极组合210C不同于第一偶极组合210A且不同于第二偶极组合210B。第四偶极组合210D不同于第一偶极组合210A、第二偶极组合210B及第三偶极组合210C。因此，组件240、242、244及246中的每一组件具有不同的阈值电压改变。另外，已分别为每一个组件240、242、244及246提供了逸出功金属层220、222、224及226。
通过步骤110，在形成逸出功金属层220、222、224及226之后执行低温退火。低温退火可用于使界面处的偶极层212A、212B、212C及212D与高介电常数层214A、214B、214C及214D的混合均质化。另外，退火可帮助控制最终阈值电压。步骤110可包括以至少二百摄氏度且不大于八百摄氏度的退火温度来执行退火。在一些实施例中，最大退火温度不大于六百摄氏度。在一些实施例中，退火温度为至少三百摄氏度。在一些这种实施例中，退火的温度为至少四百摄氏度。在其他实施例中，退火温度可为至少四百摄氏度且不大于五百摄氏度。
在一些实施例中，步骤110中的退火是利用牺牲活性金属层(图2A至图2D中未示出)来执行。这种活性金属层一般来说将在退火之后被移除。活性金属层可包含Si、Ti、Zr、Hf及La中的一者或多者且可具有不大于四纳米的厚度。还可使用其他材料及其他厚度。这种金属可在退火期间在组件240、242、244及246中的一者或多者上使用，以对最终阈值电压进行附加控制。作为另外一种选择，可从组件240、242、244及246中的一些或所有组件省略这种活性金属层。
通过步骤112，在逸出功金属层上提供接触金属层。在一些实施例中，接触金属层可为W或Co。然而，在其他实施例中可使用其他金属。图2D绘示执行步骤110之后的半导体装置200。因此，已分别为组件240、242、244及246中的每一者提供了接触金属层230、232、234及236。接着便可完成半导体装置200的制作。
利用方法100，可分别对晶体管(即组件240、242、244及246)的阈值电压进行微调以使得半导体装置200成为多阈值电压装置。晶体管(即组件240、242、244及246)中使用的逸出功金属层220为晶体管(即组件240、242、244及246)中的每一者设定基准(baseline)阈值电压。利用偶极组合210A、210B、210C及210D形成的偶极可根据在偶极层212A、212B、212C及212D中使用的材料及厚度来上下改变基准阈值电压。如上所述，在低温退火期间使用牺牲活性金属层可提供对阈值电压的精细调整。由此，可提供多阈值电压半导体装置200。
半导体装置200及方法100适用于明显较小的装置。如以上所指示，逸出功金属层220、222、224及226在一些实施例中具有近似三纳米的最大厚度。此厚度明显小于在传统方式中使用的逸出功金属堆叠(例如，TiN/TaN/TiAlC/TiN)的总厚度。这个逸出功金属层220提供基准阈值电压。可利用偶极组合210A、210B、210C及210D来提供阈值电压的改变。偶极组合210A、210B、210C及210D的厚度可小于两纳米。偶极组合210A、210B、210C及210D的所使用的材料的变化以及偶极组合210A、210B、210C及210D的厚度发生的小于一纳米的变化与所使用的材料相结合可使基准阈值电压充分改变。因此，可提供多阈值电压装置(即半导体装置200)而不需要层(即偶极组合210A/210B/210C/210D、逸出功金属层220/222/224/226及接触金属层230/232/234/236)的堆叠具有大的总厚度。利用方法100，可制作与大约七纳米到八纳米或小于七纳米到八纳米的RMG间距一致的多阈值电压装置(即半导体装置200)。堆叠也可足够薄以使其余空间可用于接触金属填充。此可减小电阻率。利用方法100可轻易地实现具有小的间距和/或较大的RMG间距的其他技术。因此，方法100可提供可被按比例缩放到明显较小的尺寸的多阈值电压装置(即半导体装置200)。
方法100也可改善性能。缺陷能带(defect band)是高介电常数材料的本征性质。举例来说，在高介电常数层214A、214B、214C及214D中使用的材料各自具有缺陷能带。偶极组合210A、210B、210C及210D可使高介电常数层214A、214B、214C及214D的缺陷能带发生位移。来自下伏半导体的载流子与发生位移的缺陷能带相互作用且可遇到减小的缺陷阱(defect trap)。因此，半导体装置200可具有改善的迁移率及可靠性。由于对于实现期望的Vt改变而言偶极层212A/212B/212C/212D的厚度变化可为小的(例如，小于一纳米)，因此这种有益效果对厚度的依赖性弱。换句话说，预期迁移率及可靠性的改善对处于本文所述厚度范围内的偶极组合210A/210B/210C/210D的厚度相对不敏感。因此，可在更加极度按比例缩放的节点处提供性能得到改善的多阈值电压晶体管。
方法100也可改善可制造性。用于组件240、242、244及246的堆叠在至少一些实施例中不含有铝。因此，可避免与铝相关的对温度高度敏感的问题。所引起的偶极电压可不具有晶体取向依赖性(crystalline orientation dependency)。这意味着厚的传统堆叠的局部西格玛阈值电压问题(local sigma Vt issue)可得到减轻或避免。因此，方法100及多阈值电压装置(即半导体装置200)具有改善的性能及可制造性，特别是对于较小的装置尺寸而言。
图3是绘示为多阈值电压半导体装置中的晶体管提供栅极结构的方法120的示例性实施例的流程图。为简明起见，一些步骤可被省略、以另一种次序执行和/或进行组合。另外，方法120可在已执行用于形成半导体装置的其他步骤之后开始。举例来说，方法120可在已界定源极区及漏极区且提供各种结构之后开始。图4至图14绘示在利用方法120制作栅极结构期间半导体装置250(例如，MOS装置)的示例性实施例的一些部分。为简明起见，在图4至图14中未示出所有组件且图4至图14并非按比例绘制。举例来说，图中未示出在栅极结构之前可能已形成的各种结构。可出于解释目的而夸大各个层的厚度。为清晰起见，仅示出位于形成晶体管的区中的结构。因此，未示出下伏的拓扑。然而，所形成的晶体管并非仅限于平面晶体管。而是，方法120可被并入到包括但不限于FinFET、GAA-FET及RMG-FET的其他架构中。尽管图中示出正在制作每一个偶极组合的单个装置，然而所属领域中的一般技术人员将认识到，通常会形成每一类型的多个组件。在一些实施例中，半导体装置250上的所有晶体管均可包括偶极组合。在其他实施例中，一些晶体管(图中未示出)可不包括偶极组合。方法120是在半导体装置250的上下文中进行阐述的。然而，方法120也可用于不同的半导体装置。
通过步骤122，在至少沟道区上形成薄的界面/天然氧化物层。界面氧化物可包含SiOx且可天然地形成在沟道上以及衬底的其他区上。在一些实施例中，半导体选自允许形成天然SiOx的Si、SiGe、SOI、sSOI、SGOI、sSGOI及类似的衬底。
通过步骤124，在其中当前不形成偶极组合的区上提供掩模。步骤124可包括在所选择区中形成有机平坦化层(organic planarization layer，OPL)。
图4绘示执行步骤124之后的半导体装置250。所制作的晶体管292、294及296。图中示出下伏的半导体252。为简明起见，未示出形成在下伏的半导体252上的界面氧化物。掩模256驻留在晶体管294及296上。在图中所示实施例中，掩模256是OPL。
通过步骤126，为晶体管的暴露出的部分沉积偶极层。偶极层可根据所形成的晶体管的导电类型(n型或p型)以及期望的阈值电压改变的方向(正或负)而包含以下中的一者或多者Lu2O3、LuSiOx、Y2O3、YSiOx、La2O3、LaSiOx、BaO、BaSiOx、SrO、SrSiOx、Al2O3、AlSiOx、TiO2、TiSiOx、HfO2、HfSiOx、ZrO2、ZrSiOx、Ta2O5、TaSiOx、ScO、ScSiOx、MgO及MgSiOx。在其他实施例中可在偶极层中使用其他材料来上下改变电压。步骤126可以大约三百摄氏度的温度利用原子层沉积(atomic layer deposition，ALD)来执行。
通过步骤128，在偶极层上为暴露出的区提供高介电常数层。在一些实施例中，高介电常数层的形成可以至少二百摄氏度且不高于六百摄氏度的温度来施行。在一些实施例中，高介电常数层的形成可以不大于三百摄氏度的温度来施行。举例来说，步骤128可以大约三百摄氏度的温度利用ALD来执行。高介电常数层在一些实施例中可包含HfO2、ZrO2、HfSiOx、HfZrOx及ZrALOx中的一种或多种。在步骤126及步骤128中提供的层形成第一偶极组合。在步骤126及步骤128中提供的层的总厚度可不超过两纳米。
通过步骤130，在高介电常数层上为暴露出的区提供逸出功金属层。举例来说，逸出功金属层可包含TiN、TaN、TiSiN、TiTaN、WN及TiTaSiN中的至少一种。在其他实施例中可使用其他金属。逸出功金属层还相对薄。举例来说，逸出功金属层的厚度为不大于三纳米。
图5绘示执行步骤130之后的半导体装置250。已提供了偶极层262A、高介电常数层270A及逸出功金属层280A。偶极层262A及高介电常数层270A形成偶极组合260A。对于暴露出的晶体管292而言，偶极层262A、高介电常数层270A及逸出功金属层280A位于半导体252上的界面/天然氧化物(图中未示出)上。对于被OPL掩模256覆盖的其余晶体管294及296而言，偶极层262A、高介电常数层270A及逸出功金属层280A位于OPL掩模256上。偶极层262A、高介电常数层270A及逸出功金属层280A可利用ALD形成。因此，OPL掩模256上的偶极层262A、高介电常数层270A及逸出功金属层280A与形成在界面氧化物上的偶极层262A、高介电常数层270A及逸出功金属层280A相比可具有不良品质。
通过步骤132，从被OPL掩模256覆盖的被遮蔽区移除偶极层262A、高介电常数层270A及逸出功金属层280A。由于OPL掩模256上的偶极层262A、高介电常数层270A及逸出功金属层280A可具有缺陷，因此它们比形成在界面氧化物上的偶极层262A、高介电常数层270A及逸出功金属层280A更容易被移除。更具体来说，蚀刻剂可更容易穿透位于被遮蔽区上的这些偶极层262A、高介电常数层270A及逸出功金属层280A。OPL掩模256可因此在步骤132中被移除且位于晶体管294及296上的偶极层262A、高介电常数层270A及逸出功金属层280A被剥离。因此，步骤132可将偶极层262A、高介电常数层270A及逸出功金属层280A的位于晶体管294及296上的一些部分移除而不会对晶体管292造成不利影响。图6绘示执行步骤132之后的半导体装置250。因此，晶体管292保留偶极组合260A及逸出功金属层280A。相比之下，晶体管294及296的界面氧化物/沟道区被暴露出。
通过步骤134，可对其余装置可选地重复步骤124、126、128、130和/或132。然而，各个层的材料被选择成使得对每一区中的晶体管提供不同的偶极组合。
图7绘示在重复进行步骤124来制作晶体管294之后的半导体装置250。因此，在晶体管292及296的区上形成OPL掩模258。图8绘示重复进行步骤126、128及130之后的半导体装置250。因此，已在晶体管292、294及296上沉积了偶极层262B、高介电常数层270B及逸出功金属层280B。偶极层262B及高介电常数层270B形成第二偶极组合260B。对于晶体管294而言，偶极层262B、高介电常数层270B及逸出功金属层280B位于半导体252上的界面/天然氧化物上。然而，对于晶体管292及296而言，这些偶极层262B、高介电常数层270B及逸出功金属层280B驻留在OPL掩模258上。因此，预期对于晶体管292及296而言，偶极层262B、高介电常数层270B及逸出功金属层280B将具有不良品质。
图9绘示在再次执行步骤132且已移除OPL掩模258之后的半导体装置250。由于存在OPL掩模258，因此移除步骤132能够从晶体管292及296剥离相关层而不会过分损坏晶体管294。因此，每一个晶体管292及294分别包括偶极组合260A/260B以及逸出功金属层280A/280B。偶极组合260A与偶极组合260B不同。逸出功金属层280A与逸出功金属层280B可为不同的或者可为相同的。
图10绘示对晶体管296重复步骤124、126、128及130之后的半导体装置250。因此，OPL掩模259驻留在晶体管292及294的区上。已在晶体管292、294及296上沉积了偶极层262C、高介电常数层270C及逸出功金属层280C。偶极层262C及高介电常数层270C形成第三偶极组合260C。对于晶体管296而言，偶极层262C、高介电常数层270C及逸出功金属层280C位于对应沟道上方的界面氧化物的部分上。然而，这些偶极层262C、高介电常数层270C及逸出功金属层280C对于晶体管292及294而言位于OPL掩模259上。因此，对于晶体管292及294而言，偶极层262C、高介电常数层270C及逸出功金属层280C预期将具有不良品质。
图11绘示在重复步骤132以及已移除OPL掩模259之后的半导体装置。由于存在OPL掩模259，因此预期移除步骤132会从晶体管292及294移除相关层而不会过分损坏晶体管296。因此，晶体管292、294及296各自分别包括偶极组合260A、260B及260C以及逸出功金属层280A、280B及280C。偶极组合260A、偶极组合260B及偶极组合260C是不同的。逸出功金属层280A、逸出功金属层280B及逸出功金属层280C可为不同的或者可为相同的。
通过步骤136，可选地提供牺牲活性金属层。活性金属层可包含Si、Ti、Zr、Hf及La中的一种或多种且可具有不大于四纳米的厚度。也可使用其他材料及其他厚度。这种金属可在退火期间使用以对最终阈值电压进行附加控制。换句话说，在步骤136中提供的活性金属层提供对阈值电压改变的精细控制。图12绘示执行步骤136之后的多阈值电压半导体装置250。因此，已提供了活性金属层285。在所示出的实施例中，活性金属层285位于所有晶体管292、294及296上。在其他实施例中，可从晶体管292、294及296中的一些或所有晶体管省略活性金属层285。
通过步骤138，执行低温退火。可使用低温退火来分别使偶极组合260A/260B/260C各自的偶极层262A/262B/262C与高介电常数层270A/270B/270C的混合均质化。步骤138可包括以至少二百摄氏度且不大于八百摄氏度的退火温度来执行退火。在一些实施例中，最大退火温度不大于六百摄氏度。在一些这种实施例中，退火温度为至少三百摄氏度且不大于四百摄氏度。作为另外一种选择，退火温度可为至少四百摄氏度且不大于五百摄氏度。
除了上述有益效果之外，在步骤138中执行的退火还可因使用活性金属层285而改善对晶体管292、294及296的阈值电压的偶极调制。活性金属是吸氧剂(oxygen getter)以使这种材料能够在退火期间将氧原子从下伏的含氧层清除出来。氧原子可接着在包括逸出功金属层280A/280B/280C在内的各个层中重新分配。此会实现对高介电常数层/逸出功金属层界面、高介电常数层/偶极层界面及偶极层/原生氧化物SiOx界面周围的氧相关偶极(oxygen related dipoles)的调制。界面氧化物层的厚度也可能发生改变。调制的程度随着逸出功金属层280A/280B/280C的厚度、活性金属层285的厚度及退火温度而变化。结果，可在数十毫伏范围内进一步调制阈值电压。这种清除现象即使在近似500摄氏度到近似600摄氏度的中间温度和/或低温下仍可发生。换句话说，清除可在步骤138的退火中使用的温度下发生。因此，晶体管292、294及296的阈值电压可因偶极层262A/262B/262C的存在及活性金属层285的使用二者而发生改变。
通过步骤140，移除活性金属层285。图13绘示在移除活性金属层285之后的半导体装置250。通过步骤142，接着在逸出功金属层上提供接触金属层。在一些实施例中，接触金属层可为W或Co。然而，在其他实施例中可使用其他金属。图14绘示执行步骤142之后的半导体装置250。因此，已为所形成的装置292、294及296中的每一者提供了接触金属层290。接着便可完成半导体装置250的制作。
方法120及半导体装置250可共享方法100及半导体装置200的有益效果。利用方法120以及偶极组合260A、260B及260C，可分别对晶体管292、294及296的阈值电压进行微调以提供多阈值电压半导体装置250。逸出功金属层280A/280B/280C为晶体管292、294及296中的每一者设定基准阈值电压。利用偶极组合260A、260B及260C形成的偶极可根据偶极层262A/262B/262C的厚度及所使用的材料来上下改变基准阈值电压。在低温退火期间使用牺牲活性金属层可提供对阈值电压的精细调整。因此，可提供多阈值电压半导体装置250。
半导体装置250及方法120适用于明显较小的装置。所使用堆叠的厚度可显著降低，同时仍实现各个晶体管之间阈值电压的明显变化。方法120可因此用于较小的装置而不考虑堆叠是否合并。在方法120中不需要使用例如Al等材料，此可避免与铝相关的温度问题。因此，方法120可提供可被按比例缩放到明显较小的尺寸的多阈值电压装置(半导体装置250)。
方法120也可改善性能。偶极组合260A、260B及260C可使高介电常数层270A、270B及270C的缺陷能带发生位移。来自下伏半导体的载流子与发生位移的缺陷能带相互作用且可遇到减小的缺陷阱。因此，半导体装置200可具有改善的迁移率及可靠性。因此，可以更加极度按比例缩放的节点提供性能得到改善的多阈值电压晶体管。
已阐述了用于提供多阈值电压半导体装置的方法及系统。所述方法及系统已根据所示出的示例性实施例进行了阐述，且所属领域中的一般技术人员将容易地认识到可存在实施例的变化，且任何变化均将处于所述方法及系统的精神及范围内。因此，在不背离随附权利要求书的精神及范围的条件下，所属领域中的一般技术人员可作出许多修改。

Claims (19)

1.一种为半导体装置的多个组件提供栅极结构的方法，所述方法包括：
在所述多个组件的第一部分上提供第一偶极组合，所述第一偶极组合包括第一偶极层及位于所述第一偶极层上的第一高介电常数层；
在所述多个组件的第二部分上提供第二偶极组合，所述第二偶极组合包括第二偶极层及位于所述第二偶极层上的第二高介电常数层，所述第一偶极组合不同于所述第二偶极组合；
在所述第一偶极组合及所述第二偶极组合上提供至少一个逸出功金属层；
在所述提供所述至少一个逸出功金属层的步骤之后，执行低温退火；以及
在所述至少一个逸出功金属层上提供接触金属层。
2.根据权利要求1所述的方法，其中所述提供所述至少一个逸出功金属层的步骤还包括：
在所述第一偶极组合上提供第一逸出功金属层；以及
在所述第二偶极组合上提供第二逸出功金属层。
3.根据权利要求2所述的方法，其中所述提供所述第一逸出功金属层的步骤是在提供所述第二偶极组合之前执行。
4.根据权利要求1所述的方法，其中所述提供所述第一偶极组合的步骤还包括：
在所述多个组件的所述第二部分上提供掩蔽层；
在所述多个组件的至少所述第一部分及所述第二部分上沉积第一层，所述第一层的位于所述多个组件的所述第一部分上的第一部分形成所述第一偶极层；
在所述多个组件的至少所述第一部分及所述第二部分上沉积第一附加层，所述第一附加层的位于所述多个组件的所述第一部分上的第一部分形成所述第一高介电常数层；以及
从所述多个组件的所述第二部分移除所述第一层的第二部分及所述第一附加层的第二部分。
5.根据权利要求4所述的方法，其中所述提供所述第二偶极组合的步骤还包括：
在所述第一偶极组合上提供附加掩蔽层；
在所述多个组件的至少所述第一部分及所述第二部分上沉积第二层，所述第二层的位于所述多个组件的所述第二部分上的第一部分形成所述第二偶极层；
在所述多个组件的至少所述第一部分及所述第二部分上沉积第二附加层，所述第二附加层的位于所述多个组件的所述第二部分上的第一部分形成所述第二高介电常数层；
从所述多个组件的所述第一部分移除所述第二层的第二部分及所述第二附加层的第二部分。
6.根据权利要求1所述的方法，其中所述第一偶极组合具有第一厚度，且所述第二偶极组合具有第二厚度，所述第一厚度及所述第二厚度各自小于2纳米。
7.根据权利要求6所述的方法，其中所述至少一个逸出功金属层为至少1纳米且不大于3纳米厚。
8.根据权利要求1所述的方法，还包括：
在所述多个组件的第三部分上提供第三偶极组合，所述第三偶极组合包括第三偶极层及位于所述第三偶极层上的第三高介电常数层，所述第一偶极组合不同于所述第三偶极组合，所述第二偶极组合不同于所述第三偶极组合。
9.根据权利要求8所述的方法，其中所述第一偶极层、所述第二偶极层及所述第三偶极层各自选自Lu2O3、LuSiOx、Y2O3、YSiOx、La2O3、LaSiOx、BaO、BaSiOx、SrO、SrSiOx、Al2O3、AlSiOx、TiO2、TiSiOx、HfO2、HfSiOx、ZrO2、ZrSiOx、Ta2O5、TaSiOx、ScO、ScSiOx、MgO及MgSiOx，且其中所述第一高介电常数层、所述第二高介电常数层及所述第三高介电常数层选自HfO2、ZrO2、HfSiOx、HfZrOx及ZrALOx。
10.根据权利要求1所述的方法，还包括：
对于所述多个组件中的至少一些组件而言，在所述至少一个逸出功金属层上提供活性金属层，所述提供所述活性金属层的步骤在所述提供所述接触金属层的步骤之前且在所述执行所述低温退火的步骤之前，所述执行所述低温退火的步骤是在所述提供所述接触金属层的步骤之前执行；以及
在所述执行所述低温退火的步骤之后且在所述提供所述接触金属层的步骤之前，移除所述活性金属层。
11.根据权利要求10所述的方法，其中所述活性金属层包含Si、Ti、Zr、Hr及La中的至少一种且具有不大于4纳米的厚度。
12.根据权利要求1所述的方法，其中所述低温退火具有不高于600℃的退火温度。
13.根据权利要求12所述的方法，其中所述退火温度为至少300℃且不高于400℃。
14.根据权利要求1所述的方法，其中所述第一高介电常数层和所述第二高介电常数层具有大于二氧化硅的介电常数的介电常数。
15.根据权利要求1所述的方法，其中所述至少一个逸出功金属层包含TiN、TaN、TiSiN、TiTaN及TiTaSiN中的至少一种。
16.一种在半导体装置上提供多个晶体管的方法，所述方法包括：
提供所述多个晶体管中的每一晶体管的源极及漏极，所述多个晶体管中的每一晶体管的沟道位于所述源极与所述漏极之间；
在所述多个晶体管中的每一晶体管的所述沟道上提供栅极结构，所述提供所述栅极结构的步骤包括：
在所述多个晶体管的第一部分上提供第一偶极组合，所述第一偶极组合包括第一偶极层及位于所述第一偶极层上的第一高介电常数层，所述第一偶极组合驻留在界面氧化物层上；
在所述多个晶体管的第二部分上提供第二偶极组合，所述第二偶极组合包括第二偶极层及位于所述第二偶极层上的第二高介电常数层，所述第一偶极组合不同于所述第二偶极组合；
在所述多个晶体管的第三部分上提供第三偶极组合，所述第三偶极组合包括第三偶极层及位于所述第三偶极层上的第三高介电常数层，所述第一偶极组合不同于所述第三偶极组合，所述第二偶极组合不同于所述第三偶极组合，所述第一偶极层、所述第二偶极层及所述第三偶极层选自Lu2O3、LuSiOx、Y2O3、YSiOx、La2O3、LaSiOx、BaO、BaSiOx、SrO、SrSiOx、Al2O3、AlSiOx、TiO2、TiSiOx、HfO2、HfSiOx、ZrO2、ZrSiOx、Ta2O5、TaSiOx、ScO、ScSiOx、MgO及MgSiOx，所述第一高介电常数层、所述第二高介电常数层及所述第三高介电常数层选自HfO2、ZrO2、HfSiOx、HfZrOx及ZrALOx，所述第一偶极组合、所述第二偶极组合及所述第三偶极组合中的每一者不厚于2纳米且不薄于1纳米；
在所述第一偶极组合及所述第二偶极组合上提供至少一个逸出功金属层，所述至少一个逸出功金属层包含TiN、TaN、TiSiN、TiTaN及TiTaSiN中的至少一种，所述至少一个逸出功金属层不厚于3纳米；
在所述逸出功金属层的至少一部分上提供活性金属层，所述活性金属层包含Si、Ti、Zr、Hf及La中的至少一种；
在所述提供所述活性金属层的步骤之后执行低温退火，所述低温退火具有为至少200℃且不高于600℃的退火温度；
在所述低温退火步骤之后移除所述活性金属层；以及
在所述逸出功金属层上提供接触金属层。
17.一种半导体装置，包括：
衬底；以及
多个组件，位于所述衬底上，所述多个组件中的每一者包括源极、漏极、沟道及栅极结构，所述沟道位于所述源极与所述漏极之间，所述栅极结构与所述沟道相邻，所述多个组件的第一部分的所述栅极结构包括第一偶极组合，所述多个组件的第二部分的所述栅极结构包括与所述第一偶极组合不同的第二偶极组合，所述第一偶极组合包括第一偶极层及位于所述第一偶极层上的第一高介电常数层，所述第二偶极组合包括第二偶极层及位于所述第二偶极层上的第二高介电常数层，所述栅极结构还包括逸出功金属层及接触金属层，在形成所述栅极结构期间及之后，所述半导体装置仅暴露到低于1000℃的温度，所述多个组件具有多个阈值电压。
18.根据权利要求17所述的半导体装置，其中所述多个组件的所述第一部分对于所述第一高介电常数层而言具有第一能带位移，且所述多个组件的所述第二部分对于所述第二高介电常数层而言具有第二能带位移。
19.根据权利要求17所述的半导体装置，其中所述多个组件的第三部分的所述栅极结构包括与所述第一偶极组合及所述第二偶极组合不同的第三偶极组合，所述第三偶极组合包括第三偶极层及位于所述第三偶极层上的第三高介电常数层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113972273A (zh) * 2020-07-24 2022-01-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546787B2 (en) * 2018-06-04 2020-01-28 International Business Machines Corporation Multi-metal dipole doping to offer multi-threshold voltage pairs without channel doping for highly scaling CMOS device
US11245022B2 (en) 2019-05-24 2022-02-08 Applied Materials, Inc. Integrated dipole flow for transistor
US11088140B2 (en) * 2019-08-27 2021-08-10 Nanya Technology Corporation Multiple semiconductor elements with different threshold voltages
US11289579B2 (en) 2019-09-29 2022-03-29 Applied Materials, Inc. P-type dipole for p-FET
KR20210050027A (ko) 2019-10-25 2021-05-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11742425B2 (en) * 2019-10-28 2023-08-29 International Business Machines Corporation FinFET device with partial interface dipole formation for reduction of gate induced drain leakage
US11152264B2 (en) 2020-01-08 2021-10-19 International Business Machines Corporation Multi-Vt scheme with same dipole thickness for gate-all-around transistors
US11107736B1 (en) * 2020-03-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11791218B2 (en) * 2020-05-20 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole patterning for CMOS devices
DE102020130401A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben
US11699735B2 (en) 2020-06-05 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method
DE102021106285A1 (de) * 2020-06-05 2021-12-09 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-struktur und verfahren
US11600533B2 (en) 2020-09-18 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication methods and structures thereof
US20220093596A1 (en) * 2020-09-23 2022-03-24 Intel Corporation Fabrication of gate-all-around integrated circuit structures having common metal gates and having gate dielectrics with a dipole layer
US11387342B1 (en) 2020-12-18 2022-07-12 International Business Machines Corporation Multi threshold voltage for nanosheet
US11923365B2 (en) 2021-05-20 2024-03-05 Samsung Electronics Co., Ltd. Integrated circuit devices including transistor stacks having different threshold voltages and methods of forming the same
US11961895B2 (en) 2021-09-08 2024-04-16 International Business Machines Corporation Gate stacks with multiple high-κ dielectric layers
US12068387B2 (en) 2021-10-19 2024-08-20 International Business Machines Corporation Multiple threshold voltage scheme in complementary metal oxide semiconductor transistors
US12112951B2 (en) 2022-02-17 2024-10-08 Applied Materials, Inc. Integrated dipole region for transistor
US20230282715A1 (en) * 2022-03-03 2023-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with conductive carbon layer and method for manufacturing the same
US20240063064A1 (en) * 2022-08-19 2024-02-22 Applied Materials, Inc. Integrated dipole region for transistor

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090152636A1 (en) * 2007-12-12 2009-06-18 International Business Machines Corporation High-k/metal gate stack using capping layer methods, ic and related transistors
US20100171187A1 (en) * 2008-12-16 2010-07-08 International Business Machines Corporation Formation of high-k gate stacks in semiconductor devices
CN101930979A (zh) * 2009-06-26 2010-12-29 中国科学院微电子研究所 控制器件阈值电压的CMOSFETs结构及其制造方法
CN101964345A (zh) * 2009-07-22 2011-02-02 中国科学院微电子研究所 控制阈值电压特性的CMOSFETs器件结构及其制造方法
US20110227163A1 (en) * 2009-12-21 2011-09-22 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device
US20140187028A1 (en) * 2013-01-02 2014-07-03 Globalfoundries Inc. Concurrently Forming nFET and pFET Gate Dielectric Layers
US20150104933A1 (en) * 2013-10-16 2015-04-16 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for annealing semiconductor device structures using microwave radiation
US20150129973A1 (en) * 2013-11-12 2015-05-14 SK Hynix Inc. Semiconductor device including gate structure for threshold voltage modulation in transistors and method for fabricating the same
US20150262887A1 (en) * 2012-11-30 2015-09-17 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing semiconductor device
US20170110324A1 (en) * 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Atomic layer deposition methods and structures thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7718496B2 (en) 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
DE102009047310B4 (de) * 2009-11-30 2013-06-06 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Austrittsarbeitseinstellung in Gate-Stapeln mit großem ε für Bauelemente mit unterschiedlichen Schwellwertspannungen
US8309447B2 (en) 2010-08-12 2012-11-13 International Business Machines Corporation Method for integrating multiple threshold voltage devices for CMOS
KR20120054935A (ko) * 2010-11-22 2012-05-31 삼성전자주식회사 고유전체층을 게이트 절연층으로 채택하는 반도체 소자 및 그 제조방법들
US8445345B2 (en) 2011-09-08 2013-05-21 International Business Machines Corporation CMOS structure having multiple threshold voltage devices
US8772149B2 (en) 2011-10-19 2014-07-08 International Business Machines Corporation FinFET structure and method to adjust threshold voltage in a FinFET structure
US9105577B2 (en) 2012-02-16 2015-08-11 International Business Machines Corporation MOSFET with work function adjusted metal backgate
US8987126B2 (en) 2012-05-09 2015-03-24 GlobalFoundries, Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US8658518B1 (en) 2012-08-17 2014-02-25 International Business Machines Corporation Techniques for metal gate work function engineering to enable multiple threshold voltage nanowire FET devices
US8669167B1 (en) 2012-08-28 2014-03-11 International Business Machines Corporation Techniques for metal gate workfunction engineering to enable multiple threshold voltage FINFET devices
US9337109B2 (en) 2013-05-24 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage FETs
US20150021698A1 (en) 2013-07-18 2015-01-22 International Business Machines Corporation Intrinsic Channel Planar Field Effect Transistors Having Multiple Threshold Voltages
US20150021699A1 (en) 2013-07-18 2015-01-22 International Business Machines Corporation FIN Field Effect Transistors Having Multiple Threshold Voltages
US9142650B2 (en) 2013-09-18 2015-09-22 Taiwan Semiconductor Manufacturing Company Limited Tilt implantation for forming FinFETs
US9455201B2 (en) 2014-02-25 2016-09-27 Globalfoundries Inc. Integration method for fabrication of metal gate based multiple threshold voltage devices and circuits
US9362180B2 (en) 2014-02-25 2016-06-07 Globalfoundries Inc. Integrated circuit having multiple threshold voltages
US9922880B2 (en) 2014-09-26 2018-03-20 Qualcomm Incorporated Method and apparatus of multi threshold voltage CMOS
US9418899B1 (en) 2015-02-02 2016-08-16 Globalfoundries Inc. Method of multi-WF for multi-Vt and thin sidewall deposition by implantation for gate-last planar CMOS and FinFET technology
US9728462B2 (en) 2015-03-30 2017-08-08 International Business Machines Corporation Stable multiple threshold voltage devices on replacement metal gate CMOS devices
US9613870B2 (en) 2015-06-30 2017-04-04 International Business Machines Corporation Gate stack formed with interrupted deposition processes and laser annealing
KR102395061B1 (ko) 2015-07-02 2022-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9472773B1 (en) 2015-12-09 2016-10-18 International Business Machines Corporation Stacked carbon nanotube multiple threshold device
US9748354B2 (en) 2015-12-17 2017-08-29 Applied Materials, Inc. Multi-threshold voltage structures with a lanthanum nitride film and methods of formation thereof
US20190103414A1 (en) * 2017-10-04 2019-04-04 Cypress Semiconductor Corporation Embedded sonos with a high-k metal gate and manufacturing methods of the same

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090152636A1 (en) * 2007-12-12 2009-06-18 International Business Machines Corporation High-k/metal gate stack using capping layer methods, ic and related transistors
US20120184093A1 (en) * 2007-12-12 2012-07-19 International Business Machines Corporation High-k/metal gate stack using capping layer methods, ic and related transistors
US20100171187A1 (en) * 2008-12-16 2010-07-08 International Business Machines Corporation Formation of high-k gate stacks in semiconductor devices
CN101930979A (zh) * 2009-06-26 2010-12-29 中国科学院微电子研究所 控制器件阈值电压的CMOSFETs结构及其制造方法
CN101964345A (zh) * 2009-07-22 2011-02-02 中国科学院微电子研究所 控制阈值电压特性的CMOSFETs器件结构及其制造方法
US20110227163A1 (en) * 2009-12-21 2011-09-22 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device
US20150262887A1 (en) * 2012-11-30 2015-09-17 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing semiconductor device
US20140187028A1 (en) * 2013-01-02 2014-07-03 Globalfoundries Inc. Concurrently Forming nFET and pFET Gate Dielectric Layers
US20150104933A1 (en) * 2013-10-16 2015-04-16 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for annealing semiconductor device structures using microwave radiation
US20150129973A1 (en) * 2013-11-12 2015-05-14 SK Hynix Inc. Semiconductor device including gate structure for threshold voltage modulation in transistors and method for fabricating the same
US20170110324A1 (en) * 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Atomic layer deposition methods and structures thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113972273A (zh) * 2020-07-24 2022-01-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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Publication number Publication date
KR102483925B1 (ko) 2023-01-02
US20190148237A1 (en) 2019-05-16
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US10770353B2 (en) 2020-09-08
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US11069576B2 (en) 2021-07-20
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