CN112968053A - 场效应晶体管及其制备方法 - Google Patents

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Abstract

本发明公开一种场效应晶体管及其制备方法，场效应晶体管包括基层、p型纳米线、n型纳米线、漏极、源极以及栅极结构，基层形成有间隔设置的第一掺杂区和第二掺杂区；p型纳米线和n型纳米线成对设置，p型纳米线垂直设于第一掺杂区，n型纳米线垂直设于第二掺杂区；漏极设于两个纳米线远离基层的一端，并同时与p型纳米线远离基层的一端以及n型纳米线远离基层的一端欧姆接触设置；源极包括第一源极和第二源极，第一源极与第一掺杂区欧姆接触，第二源极与第二掺杂区欧姆接触；栅极结构设于漏极和源极之间，且部分栅极结构同时环绕p型纳米线和n型纳米线裸露的表面设置。本发明旨在提供一种低功耗的场效应晶体管。

Description

场效应晶体管及其制备方法
技术领域
本发明涉及半导体器件技术领域，具体涉及一种场效应晶体管及其制备方法。
背景技术
氮化镓具有较宽的禁带宽度，近年来成为功率和射频器件应用领域的著名半导体，被广泛应用于制备场效应晶体管。
场效应晶体管是集成电路的核心元件之一。为了使集成电路芯片实现较多的功能和更低的功耗，需要进一步缩小场效应晶体管的尺寸，降低场效应晶体管的功耗。
发明内容
本发明的主要目的是提出一种场效应晶体管及其制备方法，旨在提供一种低功耗的场效应晶体管。
为实现上述目的，本发明提出一种场效应晶体管，所述场效应晶体管包括：
基层，形成有间隔设置的第一掺杂区和第二掺杂区；
垂直设于所述第一掺杂区的p型纳米线以及垂直设于所述第二掺杂区的n型纳米线，所述p型纳米线和所述n型纳米线成对设置；
漏极，同时与所述p型纳米线远离所述基层的一端、以及所述n型纳米线远离所述基层的一端欧姆接触设置；
源极，包括与所述第一掺杂区欧姆接触的所述第一源极以及与所述第二掺杂区欧姆接触的第二源极；以及，
栅极结构，设于所述漏极和所述源极之间，且部分所述栅极结构同时环绕所述p型纳米线和所述n型纳米线裸露的表面设置。
可选地，所述基层包括：
衬底，所述衬底为n型低掺杂自支撑氮化镓衬底；以及，
外延层，设于所述衬底的一侧，所述外延层背离所述衬底的一侧形成有所述第一掺杂区和所述第二掺杂区，所述外延层为n型低掺杂氮化镓外延层。
可选地，所述p型纳米线包括在远离所述基层的方向上依次层叠设置的第一p型高掺杂半导体层、第一n型低掺杂半导体层以及第二p型高掺杂半导体层；
所述n型纳米线包括在远离所述基层的方向上依次层叠设置的第一n型高掺杂半导体层、第一p型低掺杂半导体层以及第二n型高掺杂半导体层。
可选地，所述第一p型高掺杂半导体层与所述第一n型高掺杂半导体层对应设置，且厚度相当，所述第一p型高掺杂半导体层的厚度为0.2～0.4μm；
所述第一n型低掺杂半导体层与所述第一p型低掺杂半导体层对应设置，且厚度相当，所述第一n型低掺杂半导体层的厚度为0.4～0.6μm；
所述第二p型高掺杂半导体层与所述第二n型高掺杂半导体层对应设置，且厚度相当，所述第二p型高掺杂半导体层的厚度为0.2～0.4μm。
可选地，所述第一p型高掺杂半导体层的掺杂浓度为1018cm-3～4×1018cm-3；
所述第一n型低掺杂半导体层的掺杂浓度为2×1016cm-3～8×1016cm-3；
所述第二p型高掺杂半导体层的掺杂浓度为1018cm-3～4×1018cm-3；
所述第一n型高掺杂半导体层的掺杂浓度为1018cm-3～4×1018cm-3；
所述第一p型低掺杂半导体层的掺杂浓度为2×1016cm-3～8×1016cm-3；
所述第二n型高掺杂半导体层的掺杂浓度为1018cm-3～4×1018cm-3。
可选地，所述第一掺杂区包括呈P型掺杂类型的第一源区以及呈n型掺杂类型的第一接触区，所述p型纳米线设于所述第一源区，所述第一源极同时与所述第一源区以及所述第一接触区欧姆接触设置；和/或，
所述第二掺杂区包括呈n型掺杂类型的第二源区以及呈P型掺杂类型的第二接触区，所述n型纳米线设于所述第二源区，所述第二源极同时与所述第二源区以及所述第二接触区欧姆接触设置；和/或，
所述p型纳米线的直径为100～300nm；和/或，
所述n型纳米线的直径为100～300nm。
可选地，所述栅极结构包括：
氧化物层，包括一体设置的第一氧化物层、第二氧化物层以及第三氧化物层，所述第一氧化物层填充于所述p型纳米线和所述n型纳米线之间，且所述第一氧化物层的两端同时延伸环绕所述p型纳米线和所述n型纳米线设置，所述第二氧化物层和所述第三氧化物层设于所述第一氧化物层背离所述基层的一侧，且所述第二氧化物层环绕所述p型纳米线设置，所述第三氧化物层环绕所述n型纳米线设置；以及，
栅极，包括一体设置的第一栅极和第二栅极，所述第一栅极环绕所述第二氧化物层设置，所述第二栅极环绕所述第三氧化物层设置。
为了实现上述目的，本发明还提出一种场效应晶体管的制备方法，所述场效应晶体管的制备方法包括以下步骤：
提供基层，所述基层的上侧形成有相互间隔的第一掺杂区和第二掺杂区；
在所述第一掺杂区上形成p型纳米线，在所述第二掺杂区上形成n型纳米线；
在所述基层的上侧设置栅极结构，在所述p型纳米线和所述n型纳米线远离所述基层的一端形成漏极，在所述第一掺杂区上设置第一源极，在所述第二掺杂区上设置第二源极。
可选地，提供基层，所述基层的上侧形成有相互间隔的第一掺杂区和第二掺杂区的步骤包括：
提供一n型低掺杂自支撑氮化镓衬底；
采用化学气相沉积法，在所述衬底的上侧形成n型低掺杂氮化镓外延层；
对所述外延层进行光刻处理，以将所述外延层划分为光阻区和光刻区；
对所述光刻区进行p-型离子注入，形成p阱区；
采用光刻技术，在所述光阻区上形成第一源区和第一接触区，对所述第一源区进行p+型离子注入，对所述第一接触区进行n+型离子注入；
采用光刻技术，在所述p阱区上形成第二源区和第二接触区，对所述第二源区进行n+型离子注入，对所述第二接触区进行p+型离子注入。
可选地，在所述第一掺杂区上形成p型纳米线，在所述第二掺杂区上形成n型纳米线的步骤包括：
采用化学气相沉积法，在所述基层的上侧形成呈p型高掺杂类型的第一氮化镓外延层；
对所述第一氮化镓外延层上对应所述第二掺杂区的位置进行光刻后，进行n+型离子注入；
采用化学气相沉积法，在所述第一氮化镓外延层的上侧形成呈n型低掺杂类型的第二氮化镓外延层；
对所述第二氮化镓外延层上对应所述第二掺杂区的位置进行光刻后，进行p-型离子注入；
采用化学气相沉积法，在所述第二氮化镓外延层的上侧形成呈p型高掺杂类型的第三氮化镓外延层；
对所述第三氮化镓外延层上对应所述第二掺杂区的位置进行光刻后，进行n+型离子注入；
对所述第一氮化镓外延层、所述第二氮化镓外延层以及所述第三氮化镓外延层进行刻蚀处理，得到p型纳米线和n型纳米线。
本发明提供的技术方案中，通过在基层上设置成对的p型纳米线(PMOS)和n型纳米线(NMOS)，构成互补场效应晶体管(CMOS)，使得本场效应晶体管能够起到反相器的作用，可以适用于数字和模拟集成电路；由于CMOS在同一时间内只有一种晶体管(NMOS或PMOS)处在导通的状态，这使得从电源端到接地端不会有直接导通的路径，从而使得晶体管具有非常低的静态功耗，降低了集成电路的发热量，具有高输入阻抗、宽电源电压范围、扇出能力强以及抗干扰能力强的优势；此外，通过设计纳米线垂直结构，进一步提高了集成度，缩小了晶体管的尺寸。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅为本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明提供的场效应晶体管的一实施例的结构示意图；
图2为本发明提供的场效应晶体管的制备方法中步骤S12得到的产品的结构示意图；
图3为本发明提供的场效应晶体管的制备方法中步骤S13得到的产品的结构示意图；
图4为本发明提供的场效应晶体管的制备方法中步骤S15得到的产品的结构示意图；
图5为本发明提供的场效应晶体管的制备方法中步骤S22得到的产品的结构示意图；
图6为本发明提供的场效应晶体管的制备方法中步骤S24得到的产品的结构示意图；
图7为本发明提供的场效应晶体管的制备方法中步骤S26得到的产品的结构示意图；
图8为本发明提供的场效应晶体管的制备方法中步骤S27得到的产品的结构示意图；
图9为本发明提供的场效应晶体管的制备方法中步骤S30中设置氧化物层后得到的产品的结构示意图；
图10为实施例1提供的场效应晶体管的负载特性曲线图；
图11为实施例2提供的场效应晶体管的负载特性曲线图；
图12为实施例3提供的场效应晶体管的负载特性曲线图。
附图标号说明：
Figure BDA0002927928720000051
Figure BDA0002927928720000061
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述。实施例中未注明具体条件者，按照常规条件或制造商建议的条件进行。所用试剂或仪器未注明生产厂商者，均为可以通过市售购买获得的常规产品。另外，全文中出现的“和/或”的含义，包括三个并列的方案，以“A和/或B”为例，包括A方案、或B方案、或A和B同时满足的方案。此外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
氮化镓具有较宽的禁带宽度，近年来成为功率和射频器件应用领域的著名半导体，被广泛应用于制备场效应晶体管。
场效应晶体管是集成电路的核心元件之一。为了使集成电路芯片实现较多的功能和更低的功耗，需要进一步缩小场效应晶体管的尺寸，降低场效应晶体管的功耗。
鉴于此，本发明提出一种场效应晶体管100，所述场效应晶体管100为一种具有互补垂直结构的晶体管，所述场效应晶体管100具有较低的静态功耗且尺寸小。图1示出了本发明提出的场效应晶体管100的一实施例。请参阅图1，所述场效应晶体管100包括基层、p型纳米线30、n型纳米线40、漏极60、源极以及栅极结构。所述基层形成有间隔设置的第一掺杂区和第二掺杂区；所述p型纳米线30和所述n型纳米线40成对设置，且所述p型纳米线30垂直设于所述第一掺杂区，所述n型纳米线40垂直设于所述第二掺杂区；漏极60设于两个纳米线远离基层的一端，并同时与所述p型纳米线30远离所述基层的一端、以及所述n型纳米线40远离所述基层的一端欧姆接触设置；所述源极包括第一源极71和第二源极72，所述第一源极71与所述第一掺杂区欧姆接触，所述第二源极72与所述第二掺杂区欧姆接触；所述栅极结构设于所述漏极60和所述源极之间，且部分所述栅极结构同时环绕所述p型纳米线30和所述n型纳米线40裸露的表面设置。
本发明提供的技术方案中，通过在基层上设置成对的p型纳米线30(PMOS)和n型纳米线40(NMOS)，构成互补场效应晶体管100(CMOS)，使得本场效应晶体管100能够起到反相器的作用，可以适用于数字和模拟集成电路；由于CMOS在同一时间内只有一种晶体管(NMOS或PMOS)处在导通的状态，这使得从电源端到接地端不会有直接导通的路径，从而使得晶体管具有非常低的静态功耗，降低了集成电路的发热量，具有高输入阻抗、宽电源电压范围、扇出能力强以及抗干扰能力强的优势；此外，通过设计纳米线垂直结构，进一步提高了集成度，缩小了晶体管的尺寸，实现了低驱动电压、低阈值电压、高开关电流比、高电流密度和高功率密度，使得本场效应晶体管100能够适用于低功耗应用。此外，栅极结构部分环绕纳米线设置，实现了栅极52对沟道的四面环绕，使得栅极结构对于沟道具有较强的控制能力，能够产生更快的驱动电流。
具体地，所述基层包括衬底10和外延层20，外延层20形成于衬底10的一侧，外延层20背离衬底10的一侧形成有间隔设置的第一掺杂区和第二掺杂区，以便于设置n型纳米线40和p型纳米线30。其中，所述衬底10为n型低掺杂自支撑氮化镓衬底10；所述外延层20为n型低掺杂氮化镓外延层20。需要说明的是，本发明衬底10的材质包括但不限于氮化镓，还可以是SiC(碳化硅)，衬底10的材质为SiC，所述衬底10为n型低掺杂碳化硅衬底，所述外延层20为n型低掺杂氮化镓外延层20。
可以理解的是，本文中，低掺杂是指小于1017cm-3的掺杂浓度；高掺杂是指大于1017cm-3的掺杂浓度。例如，在本发明的一实施例中，衬底10为硅掺氮化镓，且硅的掺杂浓度为2×1016cm-3；外延层20为硅掺氮化镓，且掺杂浓度为2×1016cm-3。
所述p型纳米线30包括在远离所述基层的方向上依次层叠设置的第一p型高掺杂半导体层31、第一n型低掺杂半导体层32以及第二p型高掺杂半导体层33；所述n型纳米线40包括在远离所述基层的方向上依次层叠设置的第一n型高掺杂半导体层41、第一p型低掺杂半导体层42以及第二n型高掺杂半导体层43。具体地，如图1所示，本实施例中，p型纳米线30包括自下向上依次层叠设置的第一p型高掺杂半导体层31、第一n型低掺杂半导体层32以及第二p型高掺杂半导体层33，其中，第一p型高掺杂半导体层31与第一掺杂区的第一源区211接触，第二p型高掺杂半导体层33与漏极60连接；n型纳米线40包括自下向上依次层叠设置的第一n型高掺杂半导体层41、第一p型低掺杂半导体层42以及第二n型高掺杂半导体层43，其中，第一n型高掺杂半导体层41与第二掺杂区的第二源区221接触，第二n型高掺杂半导体层43与漏极60连接。
p型纳米线30和n型纳米线40并行且相互间隔地设置在基层上，且p型纳米线30和n型纳米线40成对设置。具体地，p型纳米线30的三层结构与n型纳米线40的三层结构一一对应，例如，所述第一p型高掺杂半导体层31与所述第一n型高掺杂半导体层41对应设置，且厚度相当；所述第一n型低掺杂半导体层32与所述第一p型低掺杂半导体层42对应设置，且厚度相当；所述第二p型高掺杂半导体层33与所述第二n型高掺杂半导体层43对应设置，且厚度相当。其中，厚度相当的意思是二者的厚度相等或者近似于相等。具体应用时，所述第一p型高掺杂半导体层31与所述第一n型高掺杂半导体层41的厚度均在0.2～0.4μm范围内，优选为0.3μm；所述第一n型低掺杂半导体层32与所述第一p型低掺杂半导体层42的厚度均在0.4～0.6μm范围内，优选为0.6μm；所述第二p型高掺杂半导体层33与所述第二n型高掺杂半导体层43的厚度均在0.2～0.4μm范围内，优选为0.3μm。整体来说，p型纳米线30和n型纳米线40各自的长度宜控制在0.7～1.5μm内，以维持良好的驱动电流。
此外，所述第一p型高掺杂半导体层31的掺杂浓度为1018cm-3～4×1018cm-3；所述第一n型低掺杂半导体层32的掺杂浓度为2×1016cm-3～8×1016cm-3；所述第二p型高掺杂半导体层33的掺杂浓度为1018cm-3～4×1018cm-3；所述第一n型高掺杂半导体层41的掺杂浓度为1018cm-3～4×1018cm-3；所述第一p型低掺杂半导体层42的掺杂浓度为2×1016cm-3～8×1016cm-3；所述第二n型高掺杂半导体层43的掺杂浓度为1018cm-3～4×1018cm-3。其中，n型掺杂采用的掺杂剂可以是Ⅳ族材料，例如，硅等；p型掺杂采用的掺杂剂可以是Ⅱ族材料，例如，镁。
所述第一掺杂区包括呈P型掺杂类型的第一源区211以及呈n型掺杂类型的第一接触区212，所述p型纳米线30设于所述第一源区211，所述第一源极71同时与所述第一源区211以及所述第一接触区212欧姆接触设置；具体地，本实施例中，第一掺杂区分为高镁掺的第一源区211和高硅掺的第一接触区212，p型纳米线30设于第一源区211上侧且与第一源区211连接，第一源极71设于第一掺杂区裸露的表面且同时与第一源区211和第一接触区212欧姆接触。所述第二掺杂区包括呈n型掺杂类型的第二源区221以及呈P型掺杂类型的第二接触区222，所述n型纳米线40设于所述第二源区221，所述第二源极72同时与所述第二源区221以及所述第二接触区222欧姆接触设置；具体地，本实施例中，第二掺杂区分为高硅掺的第二源区221和高镁掺的第二接触区222，n型纳米线40设于第二源区221上侧且与第二源区221连接，第二源极72设于第二掺杂区裸露的表面且同时与第二源区221和第二接触区222欧姆接触。
此外，所述p型纳米线30的直径为100～300nm，优选为200nm；所述n型纳米线40的直径为100～300nm，优选为200nm。
所述栅极结构包括氧化物层和栅极52(VIN)。所述氧化物层包括一体设置的第一氧化物层511、第二氧化物层512以及第三氧化物层513，第一氧化物层511、第二氧化物层512以及第三氧化物层513连接呈一个整体，所述第一氧化物层511填充于所述p型纳米线30和所述n型纳米线40之间，且所述第一氧化物层511的两端同时延伸环绕所述p型纳米线30和所述n型纳米线40设置，所述第二氧化物层512和所述第三氧化物层513设于所述第一氧化物层511背离所述基层的一侧，且所述第二氧化物层512环绕所述p型纳米线30设置，所述第三氧化物层513环绕所述n型纳米线40设置；所述栅极52包括第一栅极52和第二栅极52，第一栅极52和第二栅极52连接成整体，其中，所述第一栅极52环绕所述第二氧化物层512设置，所述第二栅极52环绕所述第三氧化物层513设置。本实施例通过设计环栅结构，实现了栅极52对沟道的四面环绕，使得栅极结构对于沟道具有较强的控制能力，能够产生更快的驱动电流。
其中，氧化物层的材质可以是氧化铝(Al2O3)、氧化硅(SiO2)等；栅极52、源极、漏极60的材质可以是导电金属薄膜、复合金属膜等，例如，复合金属膜可以是蒸镀形成的Ti/Al/Ni/Au金属膜、Ti/Al金属膜等。
为了实现上述目的，本发明还提出一种场效应晶体管100的制备方法，所述场效应晶体管100的制备方法包括以下步骤：
步骤S10，提供基层，所述基层的上侧形成有相互间隔的第一掺杂区和第二掺杂区。
参阅图2至图4，具体实施时，步骤S10可以按照如下步骤操作：
步骤S11，提供一n型低掺杂自支撑氮化镓衬底10。
具体地，本实施例可以选用双面抛光的低硅掺自支撑氮化镓作为衬底10材料。
步骤S12，采用化学气相沉积法，在所述衬底10的上侧形成n型低掺杂氮化镓外延层20。
本发明不限定化学气相沉积法的具体实现形式，可以是有机化学气相沉积，也可以是等离子体增强化学气相沉积等。具体地，本实施例中，采用有机化学气相沉积在氮化镓衬底10的上侧面生长低硅掺的氮化镓外延层20，得到如图2所示的结构。
本实施例进一步限定外延层20的厚度在0.6～1.2μm范围内，掺杂浓度在1×1016cm-3～5×1016cm-3范围内。
步骤S12，对所述外延层20进行光刻处理，以将所述外延层20划分为光阻区21和光刻区。
步骤S13，对所述光刻区进行p-型离子注入，形成p阱区22。
本实施例使用光刻工艺，在图2所示的外延层20结构上进行图案化处理，使得外延层20划分为光阻区21和光刻区，然后对光刻区进行离子注入，再于600℃快速退火处理，形成p阱区22。可以理解的是，在进行图案化处理时，被遮掩的区域设置为光阻区，暴露在光照下的区域设置为光刻区，光刻区经过离子注入后形成为p阱区22，如图3所示，p阱区22的材质为P-GaN，光阻区21的材质为N-GaN。
步骤S14，采用光刻技术，在所述光阻区21上形成第一源区211和第一接触区212，对所述第一源区211进行p+型离子注入，对所述第一接触区212进行n+型离子注入。
本实施例使用光刻技术，在图3所示的光阻区21结构上光刻出PMOSFET的第一源区211和第一接触区212，然后采用镁掺杂剂对第一源区211进行离子注入，并快速热退火处理，采用硅掺杂剂对第一接触区212进行离子注入，并快速热退火处理。
步骤S15，采用光刻技术，在所述p阱区22上形成第二源区221和第二接触区222，对所述第二源区221进行n+型离子注入，对所述第二接触区222进行p+型离子注入。
本实施例使用光刻技术，在p阱区22上光刻出NMOSFET的第二源区221和第二接触区222，然后采用硅掺杂剂对第二源区221进行离子注入，并快速热退火处理，采用镁掺杂剂对第二接触区222进行离子注入，并快速热退火处理。
需要说明的是，上述步骤S14和S15没有先后顺序要求，步骤S14可以在步骤S15之前或者之后进行，待两步步骤结束后，即可得到图4所示的结构。
步骤S20，在所述第一掺杂区上形成p型纳米线30，在所述第二掺杂区上形成n型纳米线40。
参阅图5至图8，具体实施时，步骤S20可以按照如下步骤操作：
步骤S21，采用化学气相沉积法，在所述基层的上侧形成呈p型高掺杂类型的第一氮化镓外延层。
本实施例采用化学气相沉积技术，在基层的上侧生长第一氮化镓外延层，第一氮化镓外延层的掺杂类型为p型高掺杂。具体实施时，第一氮化镓外延层的厚度可以为0.2～0.4μm，掺杂剂可以为镁，掺杂浓度可以为1018cm-3～4×1018cm-3。
步骤S22，对所述第一氮化镓外延层上对应所述第二掺杂区的位置进行光刻后，进行n+型离子注入。
本实施例采用光刻工艺，使得第一氮化镓外延层划分为第一P+GaN区311和第一N+GaN区411，其中，第一P+GaN区311是指光刻时被遮挡的区域，第一P+GaN区311与第一掺杂区对应，其材质为P+GaN半导体；第一N+GaN区411是指光刻时暴露在光照下的区域，第一N+GaN区411与第二掺杂区对应。经过对第一N+GaN区411进行n+型离子注入、退火处理后，得到图5所示的结构，此时，第一N+GaN区411的材质为N+GaN半导体。在进行n+型离子注入时，采用的掺杂剂可以是硅，掺杂浓度可以是1018cm-3～4×1018cm-3。
步骤S23，采用化学气相沉积法，在所述第一氮化镓外延层的上侧形成呈n型低掺杂类型的第二氮化镓外延层。
本实施例采用化学气相沉积技术，在步骤S22得到的结构上侧生长第二氮化镓外延层，第二氮化镓外延层的掺杂类型为n型低掺杂。具体实施时，第二氮化镓外延层的厚度可以为0.4～0.6μm，掺杂剂可以为硅，掺杂浓度可以为2×1015cm-3～8×1015cm-3。
步骤S24，对所述第二氮化镓外延层上对应所述第二掺杂区的位置进行光刻后，进行p-型离子注入。
本实施例采用光刻工艺，使得第二氮化镓外延层划分为第一N-GaN区321和第一P-GaN区421，其中，第一N-GaN区321是指光刻时被遮挡的区域，第一N-GaN区321与第一掺杂区对应，其材质为N-GaN半导体；第一P-GaN区421是指光刻时暴露在光照下的区域，第一P-GaN区421与第二掺杂区对应。经过对第一P-GaN区421进行p-型离子注入、退火处理后，得到图6所示的结构，图6所示的结构中，第一P-GaN区421的材质为P-GaN半导体。在进行p-型离子注入时，采用的掺杂剂可以是镁，掺杂浓度可以是2×1015cm-3～8×1015cm-3。
步骤S25，采用化学气相沉积法，在所述第二氮化镓外延层的上侧形成呈p型高掺杂类型的第三氮化镓外延层。
本实施例采用化学气相沉积技术，在步骤S24得到的结构上侧生长第三氮化镓外延层，第三氮化镓外延层的掺杂类型为p型高掺杂。具体实施时，第三氮化镓外延层的厚度可以为0.2～0.4μm，掺杂剂可以为镁，掺杂浓度可以为1018cm-3～4×1018cm-3。
步骤S26，对所述第三氮化镓外延层上对应所述第二掺杂区的位置进行光刻后，进行n+型离子注入。
本实施例采用光刻工艺，使得第三氮化镓外延层划分为第二P+GaN区331和第二N+GaN区431，第二P+GaN区331和第二N+GaN区431的划分和上文所述类似，在此不作赘述。其中，第二P+GaN区331与第一掺杂区对应，第二N+GaN区431与第二掺杂区对应，然后对第二N+GaN区431进行n+型离子注入、退火处理，得到图7所示的结构。在进行n+型离子注入时，采用的掺杂剂可以是硅，掺杂浓度可以是1018cm-3～4×1018cm-3。
图7所示的结构中，第二P+GaN区331的材质为P+GaN半导体，第二N+GaN区431的材质为N+GaN半导体。
步骤S27，对所述第一氮化镓外延层、所述第二氮化镓外延层以及所述第三氮化镓外延层进行刻蚀处理，得到p型纳米线30和n型纳米线40。
本实施例使用光刻工艺，在步骤S26得到的结构上进行Cl2/SiCl4干法刻蚀和TMAH溶液湿法刻蚀，形成一对垂直圆柱形纳米线，如图8所示。其中对应第一掺杂区的纳米线为p型纳米线30，对应第二掺杂区的纳米线为n型纳米线40。
化学气相沉积法有多种实施方式，例如等离子体增强化学气相沉积、有机化学气相沉积等，上述步骤S21至步骤S27中，优选有机化学气相沉积方法。
步骤S30，在所述基层的上侧设置栅极结构，在所述p型纳米线30和所述n型纳米线40远离所述基层的一端形成漏极60，在所述第一掺杂区上设置第一源极71，在所述第二掺杂区上设置第二源极72。
参阅图9，本实施例利用等离子体增强化学气相沉积或原子层沉积方法在基层的表面以及p型纳米线30和n型纳米线40的表面沉积氧化物层；然后使用热蒸发、磁控溅射或电子束蒸发等方法蒸镀金属膜，以在p型纳米线30和n型纳米线40的上端形成漏极60(VOUT)，在第一掺杂区上形成第一源极71(VDD)，在第二掺杂区上形成第二源极72(VSS)，经650℃、氮气环境下退火处理后，得到场效应晶体管100，如图1所示。
以下结合具体实施例和附图对本发明的技术方案作进一步详细说明，应当理解，以下实施例仅仅用以解释本发明，并不用于限定本发明。
实施例1
按照如下步骤制备场效应晶体管100：
提供一双面抛光的n型低掺杂自支撑氮化镓衬底10；采用有机化学气相沉积法，在所述衬底10的上侧形成n型低掺杂氮化镓外延层20；使用光刻工艺，在外延层20结构上进行图案化处理，使得外延层20划分为光阻区21和光刻区，然后对光刻区进行离子注入，再于600℃快速退火处理，形成p阱区22；使用光刻工艺，在光阻区21结构上光刻出PMOSFET的第一源区211和第一接触区212，然后对第一源区211进行p+型离子注入，并快速热退火处理，对第一接触区212进行n+型离子注入，并快速热退火处理；使用光刻工艺，在p阱区22上光刻出NMOSFET的第二源区221和第二接触区222，然后对第二源区221进行n+型离子注入，对第二接触区222进行p+型离子注入。
采用有机化学气相沉积技术，在外延层20的上侧形成呈p型高掺杂类型的第一氮化镓外延层；采用光刻工艺，在所述第一氮化镓外延层上对应所述第二掺杂区的位置光刻出第一N+GaN区411，然后进行n+型离子注入、退火处理。采用有机化学气相沉积技术，在第一氮化镓外延层的上侧形成呈n型低掺杂类型的第二氮化镓外延层；采用光刻工艺，在第二氮化镓外延层上对应第二掺杂区的位置光刻出第一P-GaN区421，然后进行p-型离子注入、退火处理。采用有机化学气相沉积技术，在第二氮化镓外延层的上侧形成呈p型高掺杂类型的第三氮化镓外延层；采用光刻工艺，在第三氮化镓外延层上对应第二掺杂区的位置光刻出第二N+GaN区431，然后进行n+型离子注入、退火处理。使用光刻工艺，在得到的结构上进行Cl2/SiCl4干法刻蚀和TMAH溶液湿法刻蚀，形成一对垂直圆柱形纳米线，其中对应第一掺杂区的纳米线为p型纳米线30，对应第二掺杂区的纳米线为n型纳米线40。
利用等离子体增强化学气相沉积法在基层的表面以及p型纳米线30和n型纳米线40的表面沉积氧化物层；然后使用磁控溅射法蒸镀金属膜，以在p型纳米线30和n型纳米线40的上端形成漏极60(VOUT)，在第一掺杂区上形成第一源极71(VDD)，在第二掺杂区上形成第二源极72(VSS)，经650℃、氮气环境下退火处理后，得到场效应晶体管100。
制得的场效应晶体管100的结构如图1所示：场效应晶体管100包括衬底10、外延层20、间隔且成对设置的p型纳米线30和n型纳米线40、源极、漏极60以及栅极结构。
衬底10为N-型氮化镓衬底10，厚度为300μm，使用硅作为掺杂剂，掺杂浓度为2×1016cm-3。
外延层20的厚度为0.8μm，外延层20包括光阻区21和p阱区22。光阻区21为N-型氮化镓半导体，使用硅作为掺杂剂，掺杂浓度为2×1016cm-3；p阱区22为P-型氮化镓半导体，使用镁作为掺杂剂，掺杂浓度为2×1016cm-3。
光阻区21上形成有第一源区211和第一接触区212，第一源区211为P+型氮化镓半导体，厚度为0.3μm，使用镁作为掺杂剂，掺杂浓度为2×1018cm-3；第一接触区212为N+型氮化镓半导体，厚度为0.3μm，使用硅作为掺杂剂，掺杂浓度为2×1018cm-3。
p阱区22上形成有第二源区221和第二接触区222，第二源区221为N+型氮化镓半导体，厚度为0.3μm，使用硅作为掺杂剂，掺杂浓度为2×1018cm-3，第二接触区222为P+型氮化镓半导体，厚度为0.3μm，使用镁作为掺杂剂，掺杂浓度为2×1018cm-3。
p型纳米线30的直径为200nm，p型纳米线30包括自下而上依次层叠设置的第一p型高掺杂半导体层31、第一n型低掺杂半导体层32以及第二p型高掺杂半导体层33，第一p型高掺杂半导体层31的材质为P+型氮化镓，厚度为0.3μm，使用镁作为掺杂剂，掺杂浓度为2×1018cm-3；第一n型低掺杂半导体层32的材质为N-型氮化镓，厚度为0.6μm，使用硅作为掺杂剂，掺杂浓度为2×1016cm-3；第二p型高掺杂半导体层33的材质为P+型氮化镓，厚度为0.3μm，使用镁作为掺杂剂，掺杂浓度为2×1018cm-3。
n型纳米线40的直径为200nm，n型纳米线40包括在自下而上依次层叠设置的第一n型高掺杂半导体层41、第一p型低掺杂半导体层42以及第二n型高掺杂半导体层43，第一n型高掺杂半导体层41的材质为N+型氮化镓，厚度为0.3μm，使用硅作为掺杂剂，掺杂浓度为2×1018cm-3；第一p型低掺杂半导体层42的材质为P-型氮化镓，厚度为0.6μm，使用镁作为掺杂剂，掺杂浓度为2×1016cm-3；第二n型高掺杂半导体层43的材质为N+型氮化镓，厚度为0.3μm，使用硅作为掺杂剂，掺杂浓度为2×1018cm-3。
栅极结构包括氧化物层和栅极52，氧化物层的材质为氧化铝，栅极52(VIN)的材质为Ti(25nm)/Al(75nm)/Ni(25nm)/Au(75nm)金属膜；第一源极71(VDD)、第二源极72(VSS)以及漏极60(VOUT)的材质均为Ti(25nm)/Al(75nm)/Ni(25nm)/Au(75nm)金属膜。
通过模拟软件对该场效应晶体管100进行模拟仿真，得到结果如图10所示，从图中可以看出：
(1)当VDD＝3V，VSS＝0V，对于PMOS晶体管，输入电压(Vin)为0V时，随着输出电压(Vout)的增大，输出电流下降，说明了PMOS晶体管起到上拉充电作用；(2)当VDD＝3V，VSS＝0V，对于NMOS晶体管，输入电压(Vin)为3V时，随着输出电压(Vout)的减小，输出电流下降，说明了NMOS晶体管起到下拉放电作用；
综上所述，本实施例提供的场效应晶体管100能够有效起到反相器的作用，能够被广泛应用于数字和模拟集成电路中。基于其互补型垂直结构的设计，本实施例提供的场效应晶体管100在同一时间内只有一种晶体管(NMOS或PMOS)处在导通的状态，这使得从电源端到接地端不会有直接导通的路径，从而降低了功耗，使得晶体管具有非常低的静态功耗，同时，降低了集成电路的发热量，并使得场效应晶体管100具有高输入阻抗、宽电源电压范围、扇出能力强以及抗干扰能力强的优势。
实施例2
使用实施例1所示的制备方法制备场效应晶体管100。本实施例场效应晶体管100的结构如图1所示：场效应晶体管100包括衬底10、外延层20、间隔且成对设置的p型纳米线30和n型纳米线40、源极、漏极60以及栅极结构。
衬底10为N-型氮化镓衬底10，厚度为300μm，使用硅作为掺杂剂，掺杂浓度为2×1016cm-3。
外延层20的厚度为0.8μm，外延层20包括光阻区21和p阱区22。光阻区21为N-型氮化镓半导体，使用硅作为掺杂剂，掺杂浓度为2×1016cm-3；p阱区22为P-型氮化镓半导体，使用镁作为掺杂剂，掺杂浓度为2×1016cm-3。
光阻区21上形成有第一源区211和第一接触区212，第一源区211为P+型氮化镓半导体，厚度为0.3μm，使用镁作为掺杂剂，掺杂浓度为1018cm-3；第一接触区212为N+型氮化镓半导体，厚度为0.3μm，使用硅作为掺杂剂，掺杂浓度为1018cm-3。
p阱区22上形成有第二源区221和第二接触区222，第二源区221为N+型氮化镓半导体，厚度为0.3μm，使用硅作为掺杂剂，掺杂浓度为1018cm-3，第二接触区222为P+型氮化镓半导体，厚度为0.3μm，使用镁作为掺杂剂，掺杂浓度为1018cm-3。
p型纳米线30的直径为100nm，p型纳米线30包括自下而上依次层叠设置的第一p型高掺杂半导体层31、第一n型低掺杂半导体层32以及第二p型高掺杂半导体层33，第一p型高掺杂半导体层31的材质为P+型氮化镓，厚度为0.4μm，使用镁作为掺杂剂，掺杂浓度为1018cm-3；第一n型低掺杂半导体层32的材质为N-型氮化镓，厚度为0.4μm，使用硅作为掺杂剂，掺杂浓度为5×1016cm-3；第二p型高掺杂半导体层33的材质为P+型氮化镓，厚度为0.4μm，使用镁作为掺杂剂，掺杂浓度为1018cm-3。
n型纳米线40的直径为100nm，n型纳米线40包括在自下而上依次层叠设置的第一n型高掺杂半导体层41、第一p型低掺杂半导体层42以及第二n型高掺杂半导体层43，第一n型高掺杂半导体层41的材质为N+型氮化镓，厚度为0.4μm，使用硅作为掺杂剂，掺杂浓度为1018cm-3；第一p型低掺杂半导体层42的材质为P-型氮化镓，厚度为0.4μm，使用镁作为掺杂剂，掺杂浓度为5×1016cm-3；第二n型高掺杂半导体层43的材质为N+型氮化镓，厚度为0.4μm，使用硅作为掺杂剂，掺杂浓度为1018cm-3。
栅极结构包括氧化物层和栅极52，氧化物层的材质为氧化铝，栅极52(VIN)的材质为Ti(25nm)/Al(75nm)/Ni(25nm)/Au(75nm)金属膜；第一源极71(VDD)、第二源极72(VSS)以及漏极60(VOUT)的材质均为Ti(25nm)/Al(75nm)/Ni(25nm)/Au(75nm)金属膜。
通过模拟软件对该场效应晶体管100进行模拟仿真，得到结果如图11所示，从图中可以看出：
(1)当VDD＝3V，VSS＝0V，对于PMOS晶体管，输入电压(Vin)为0V时，随着输出电压(Vout)的增大，输出电流下降，说明了PMOS晶体管起到上拉充电作用；(2)当VDD＝3V，VSS＝0V，对于NMOS晶体管，输入电压(Vin)为3V时，随着输出电压(Vout)的减小，输出电流下降，说明了NMOS晶体管起到下拉放电作用；
综上所述，本实施例提供的场效应晶体管100能够有效起到反相器的作用，能够被广泛应用于数字和模拟集成电路中。基于其互补型垂直结构的设计，本实施例提供的场效应晶体管100在同一时间内只有一种晶体管(NMOS或PMOS)处在导通的状态，这使得从电源端到接地端不会有直接导通的路径，从而降低了功耗，使得晶体管具有非常低的静态功耗，同时，降低了集成电路的发热量，并使得场效应晶体管100具有高输入阻抗、宽电源电压范围、扇出能力强以及抗干扰能力强的优势。
实施例3
使用实施例1所示的制备方法制备场效应晶体管100。本实施例场效应晶体管100的结构如图1所示：场效应晶体管100包括衬底10、外延层20、间隔且成对设置的p型纳米线30和n型纳米线40、源极、漏极60以及栅极结构。
衬底10为N-型氮化镓衬底10，厚度为300μm，使用硅作为掺杂剂，掺杂浓度为2×1016cm-3。
外延层20的厚度为0.8μm，外延层20包括光阻区21和p阱区22。光阻区21为N-型氮化镓半导体，使用硅作为掺杂剂，掺杂浓度为2×1016cm-3；p阱区22为P-型氮化镓半导体，使用镁作为掺杂剂，掺杂浓度为2×1016cm-3。
光阻区21上形成有第一源区211和第一接触区212，第一源区211为P+型氮化镓半导体，厚度为0.3μm，使用镁作为掺杂剂，掺杂浓度为4×1018cm-3；第一接触区212为N+型氮化镓半导体，厚度为0.3μm，使用硅作为掺杂剂，掺杂浓度为4×1018cm-3。
p阱区22上形成有第二源区221和第二接触区222，第二源区221为N+型氮化镓半导体，厚度为0.3μm，使用硅作为掺杂剂，掺杂浓度为4×1018cm-3，第二接触区222为P+型氮化镓半导体，厚度为0.3μm，使用镁作为掺杂剂，掺杂浓度为4×1018cm-3。
p型纳米线30的直径为300nm，p型纳米线30包括自下而上依次层叠设置的第一p型高掺杂半导体层31、第一n型低掺杂半导体层32以及第二p型高掺杂半导体层33，第一p型高掺杂半导体层31的材质为P+型氮化镓，厚度为0.2μm，使用镁作为掺杂剂，掺杂浓度为4×1018cm-3；第一n型低掺杂半导体层32的材质为N-型氮化镓，厚度为0.5μm，使用硅作为掺杂剂，掺杂浓度为8×1016cm-3；第二p型高掺杂半导体层33的材质为P+型氮化镓，厚度为0.2μm，使用镁作为掺杂剂，掺杂浓度为4×1018cm-3。
n型纳米线40的直径为300nm，n型纳米线40包括在自下而上依次层叠设置的第一n型高掺杂半导体层41、第一p型低掺杂半导体层42以及第二n型高掺杂半导体层43，第一n型高掺杂半导体层41的材质为N+型氮化镓，厚度为0.2μm，使用硅作为掺杂剂，掺杂浓度为4×1018cm-3；第一p型低掺杂半导体层42的材质为P-型氮化镓，厚度为0.5μm，使用镁作为掺杂剂，掺杂浓度为8×1016cm-3；第二n型高掺杂半导体层43的材质为N+型氮化镓，厚度为0.2μm，使用硅作为掺杂剂，掺杂浓度为4×1018cm-3。
栅极结构包括氧化物层和栅极52，氧化物层的材质为氧化铝，栅极52(VIN)的材质为Ti(25nm)/Al(75nm)/Ni(25nm)/Au(75nm)金属膜；第一源极71(VDD)、第二源极72(VSS)以及漏极60(VOUT)的材质均为Ti(25nm)/Al(75nm)/Ni(25nm)/Au(75nm)金属膜。
通过模拟软件对该场效应晶体管100进行模拟仿真，得到结果如图12所示，从图中可以看出：
(1)当VDD＝3V，VSS＝0V，对于PMOS晶体管，输入电压(Vin)为0V时，随着输出电压(Vout)的增大，输出电流下降，说明了PMOS晶体管起到上拉充电作用；(2)当VDD＝3V，VSS＝0V，对于NMOS晶体管，输入电压(Vin)为3V时，随着输出电压(Vout)的减小，输出电流下降，说明了NMOS晶体管起到下拉放电作用；
综上所述，本实施例提供的场效应晶体管100能够有效起到反相器的作用，能够被广泛应用于数字和模拟集成电路中。基于其互补型垂直结构的设计，本实施例提供的场效应晶体管100在同一时间内只有一种晶体管(NMOS或PMOS)处在导通的状态，这使得从电源端到接地端不会有直接导通的路径，从而降低了功耗，使得晶体管具有非常低的静态功耗，同时，降低了集成电路的发热量，并使得场效应晶体管100具有高输入阻抗、宽电源电压范围、扇出能力强以及抗干扰能力强的优势。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的专利保护范围内。

Claims (10)

1.一种场效应晶体管，其特征在于，包括：
基层，形成有间隔设置的第一掺杂区和第二掺杂区；
垂直设于所述第一掺杂区的p型纳米线以及垂直设于所述第二掺杂区的n型纳米线，所述p型纳米线和所述n型纳米线成对设置；
漏极，同时与所述p型纳米线远离所述基层的一端、以及所述n型纳米线远离所述基层的一端欧姆接触设置；
源极，包括与所述第一掺杂区欧姆接触的所述第一源极以及与所述第二掺杂区欧姆接触的第二源极；以及，
栅极结构，设于所述漏极和所述源极之间，且部分所述栅极结构同时环绕所述p型纳米线和所述n型纳米线裸露的表面设置。
2.如权利要求1所述的场效应晶体管，其特征在于，所述基层包括：
衬底，所述衬底为n型低掺杂自支撑氮化镓衬底；以及，
外延层，设于所述衬底的一侧，所述外延层背离所述衬底的一侧形成有所述第一掺杂区和所述第二掺杂区，所述外延层为n型低掺杂氮化镓外延层。
3.如权利要求2所述的场效应晶体管，其特征在于，所述p型纳米线包括在远离所述基层的方向上依次层叠设置的第一p型高掺杂半导体层、第一n型低掺杂半导体层以及第二p型高掺杂半导体层；
所述n型纳米线包括在远离所述基层的方向上依次层叠设置的第一n型高掺杂半导体层、第一p型低掺杂半导体层以及第二n型高掺杂半导体层。
4.如权利要求3所述的场效应晶体管，其特征在于，所述第一p型高掺杂半导体层与所述第一n型高掺杂半导体层对应设置，且厚度相当，所述第一p型高掺杂半导体层的厚度为0.2～0.4μm；
所述第一n型低掺杂半导体层与所述第一p型低掺杂半导体层对应设置，且厚度相当，所述第一n型低掺杂半导体层的厚度为0.4～0.6μm；
所述第二p型高掺杂半导体层与所述第二n型高掺杂半导体层对应设置，且厚度相当，所述第二p型高掺杂半导体层的厚度为0.2～0.4μm。
5.如权利要求3所述的场效应晶体管，其特征在于，所述第一p型高掺杂半导体层的掺杂浓度为1018cm-3～4×1018cm-3；
所述第一n型低掺杂半导体层的掺杂浓度为2×1016cm-3～8×1016cm-3；
所述第二p型高掺杂半导体层的掺杂浓度为1018cm-3～4×1018cm-3；
所述第一n型高掺杂半导体层的掺杂浓度为1018cm-3～4×1018cm-3；
所述第一p型低掺杂半导体层的掺杂浓度为2×1016cm-3～8×1016cm-3；
所述第二n型高掺杂半导体层的掺杂浓度为1018cm-3～4×1018cm-3。
6.如权利要求1所述的场效应晶体管，其特征在于，所述第一掺杂区包括呈P型掺杂类型的第一源区以及呈n型掺杂类型的第一接触区，所述p型纳米线设于所述第一源区，所述第一源极同时与所述第一源区以及所述第一接触区欧姆接触设置；和/或，
所述第二掺杂区包括呈n型掺杂类型的第二源区以及呈P型掺杂类型的第二接触区，所述n型纳米线设于所述第二源区，所述第二源极同时与所述第二源区以及所述第二接触区欧姆接触设置；和/或，
所述p型纳米线的直径为100～300nm；和/或，
所述n型纳米线的直径为100～300nm。
7.如权利要求1所述的场效应晶体管，其特征在于，所述栅极结构包括：
氧化物层，包括一体设置的第一氧化物层、第二氧化物层以及第三氧化物层，所述第一氧化物层填充于所述p型纳米线和所述n型纳米线之间，且所述第一氧化物层的两端同时延伸环绕所述p型纳米线和所述n型纳米线设置，所述第二氧化物层和所述第三氧化物层设于所述第一氧化物层背离所述基层的一侧，且所述第二氧化物层环绕所述p型纳米线设置，所述第三氧化物层环绕所述n型纳米线设置；以及，
栅极，包括一体设置的第一栅极和第二栅极，所述第一栅极环绕所述第二氧化物层设置，所述第二栅极环绕所述第三氧化物层设置。
8.一种场效应晶体管的制备方法，其特征在于，包括以下步骤：
提供基层，所述基层的上侧形成有相互间隔的第一掺杂区和第二掺杂区；
在所述第一掺杂区上形成p型纳米线，在所述第二掺杂区上形成n型纳米线；
在所述基层的上侧设置栅极结构，在所述p型纳米线和所述n型纳米线远离所述基层的一端形成漏极，在所述第一掺杂区上设置第一源极，在所述第二掺杂区上设置第二源极。
9.如权利要求8所述的场效应晶体管的制备方法，其特征在于，提供基层，所述基层的上侧形成有相互间隔的第一掺杂区和第二掺杂区的步骤包括：
提供一n型低掺杂自支撑氮化镓衬底；
采用化学气相沉积法，在所述衬底的上侧形成n型低掺杂氮化镓外延层；
对所述外延层进行光刻处理，以将所述外延层划分为光阻区和光刻区；
对所述光刻区进行p-型离子注入，形成p阱区；
采用光刻技术，在所述光阻区上形成第一源区和第一接触区，对所述第一源区进行p+型离子注入，对所述第一接触区进行n+型离子注入；
采用光刻技术，在所述p阱区上形成第二源区和第二接触区，对所述第二源区进行n+型离子注入，对所述第二接触区进行p+型离子注入。
10.如权利要求8所述的场效应晶体管的制备方法，其特征在于，在所述第一掺杂区上形成p型纳米线，在所述第二掺杂区上形成n型纳米线的步骤包括：
采用化学气相沉积法，在所述基层的上侧形成呈p型高掺杂类型的第一氮化镓外延层；
对所述第一氮化镓外延层上对应所述第二掺杂区的位置进行光刻后，进行n+型离子注入；
采用化学气相沉积法，在所述第一氮化镓外延层的上侧形成呈n型低掺杂类型的第二氮化镓外延层；
对所述第二氮化镓外延层上对应所述第二掺杂区的位置进行光刻后，进行p-型离子注入；
采用化学气相沉积法，在所述第二氮化镓外延层的上侧形成呈p型高掺杂类型的第三氮化镓外延层；
对所述第三氮化镓外延层上对应所述第二掺杂区的位置进行光刻后，进行n+型离子注入；
对所述第一氮化镓外延层、所述第二氮化镓外延层以及所述第三氮化镓外延层进行刻蚀处理，得到p型纳米线和n型纳米线。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101375398A (zh) * 2006-01-25 2009-02-25 Nxp股份有限公司 纳米线隧穿晶体管
CN102683333A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 双层隔离混合晶向积累型纳米线mosfet
CN104157687A (zh) * 2014-08-11 2014-11-19 北京大学 一种垂直环栅隧穿晶体管及其制备方法
US9076813B1 (en) * 2013-01-15 2015-07-07 Stc.Unm Gate-all-around metal-oxide-semiconductor transistors with gate oxides
CN106847910A (zh) * 2017-03-09 2017-06-13 复旦大学 一种GaN基半导体器件及其制备方法
CN110942993A (zh) * 2018-09-25 2020-03-31 中芯国际集成电路制造（天津）有限公司 垂直式环绕栅极场效应晶体管的制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101375398A (zh) * 2006-01-25 2009-02-25 Nxp股份有限公司 纳米线隧穿晶体管
CN102683333A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 双层隔离混合晶向积累型纳米线mosfet
US9076813B1 (en) * 2013-01-15 2015-07-07 Stc.Unm Gate-all-around metal-oxide-semiconductor transistors with gate oxides
CN104157687A (zh) * 2014-08-11 2014-11-19 北京大学 一种垂直环栅隧穿晶体管及其制备方法
CN106847910A (zh) * 2017-03-09 2017-06-13 复旦大学 一种GaN基半导体器件及其制备方法
CN110942993A (zh) * 2018-09-25 2020-03-31 中芯国际集成电路制造（天津）有限公司 垂直式环绕栅极场效应晶体管的制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
曹玉萍等: "氧化物缓冲层制备Si(111)基GaN纳米线", 《微纳电子技术》 *

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