CN113206086A - 半导体装置及形成半导体装置的方法 - Google Patents

半导体装置及形成半导体装置的方法 Download PDF

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蔡宗翰
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Abstract

一种半导体装置及形成半导体装置的方法，半导体装置包含半导体基板、半导体绝缘层、氧化层以及一或多个装置特征。半导体绝缘层完全覆盖半导体基板。氧化层完全覆盖半导体绝缘层。一或多个装置特征形成于氧化层上方。本揭露提供跨SOI结构的强化隔离。与在结构上的特定区中形成电荷陷落层相反，电荷陷落层可跨绝缘/基板界面建置。电荷陷落层可为贯穿绝缘层且在绝缘层下方形成的植入层。建置于此SOI结构上的装置具有装置之间的减少的串扰。归因于均匀结构，隔离跨结构是强化的且不界限于某些区。另外，不需要深渠沟植入来形成结构，从而消除了成本。绝缘体上半导体基板可包括在氧化层上的活性硅层。氧化层可在电荷陷落层上。电荷陷落层可在硅基板上。

Description

半导体装置及形成半导体装置的方法
技术领域
本揭露内容大体是关于半导体装置，且特定言之，是关于绝缘体上半导体装置及用于其制造的方法。
背景技术
半导体装置用于多种电子应用中，诸如，个人计算机、蜂巢式电话、数字相机及其他电子装备。随着技术已发展，对于具有改良效能的更小半导体装置的需求已增加。随着特征密度增大，晶体管的大小及晶体管之间的空间亦需要成比例地更小。
集成电路传统地已形成于块状半导体基板上。近年来，绝缘体上半导体(semiconductor-on-insulator；SOI)已显现为对块状半导体基板的替代。在减少串扰方面，绝缘体上半导体基板可具有较之块状半导体基板的优势。SOI基板包含一基板，及覆叠基板的一绝缘层。可覆叠该绝缘层来建置一装置层。
为了适应前段制程的发展，存在对于改良的绝缘体上半导体(semiconductor-on-insulator；SOI)基板及装置及其形成方法的需求。
发明内容
本揭露的一态样是提供一种半导体装置，其包含半导体基板、半导体绝缘层、氧化层以及一或多个装置特征。半导体绝缘层完全覆盖半导体基板。氧化层完全覆盖半导体绝缘层。一或多个装置特征形成于氧化层上方。
本揭露的一态样是提供一种半导体装置，其包含半导体基板、半导体绝缘层、内埋式氧化层以及一或多个装置特征。半导体绝缘层沿着活性区域的全部延伸。内埋式氧化层完全覆盖半导体绝缘层。一或多个装置特征形成于活性区域中的内埋式氧化层上方。
本揭露的一态样是提供一种形成半导体装置的方法，其包含以下步骤。提供第一基板。形成内埋式氧化层。形成活性层。在内埋式氧化层与第一基板之间形成半导体绝缘层，其全部跨活性装置区域无中断地延伸。
附图说明
当通过附图阅读时，自以下详细描述，最佳地理解本揭露内容的态样。注意，根据该行业中的标准实务，各种特征未按比例绘制。事实上，为了论述的清晰起见，可任意地增大或减小各种特征的尺寸。
图1及图2图示根据一些实施例的一实例半导体装置的一区段的横截面图；
图3图示根据一些实施例的产生新型绝缘体上基板装置的方法；
图4、图5、图6、图7、图8、图9、图10、图11、图12及图13图示根据一些实施例的通过图3的方法制造的在各种制造阶段期间的一实例半导体装置的横截面图；
图14图示根据一些实施例的产生新型绝缘体上基板装置的方法；
图15及图16图示根据一些实施例的通过图14的方法制造的在各种制造阶段期间的一实例半导体装置的横截面图；
图17图示根据一些实施例的通过图3或图14的方法制造的在各种制造阶段期间的一实例半导体装置的横截面图；
图18图示根据一些实施例的通过图3或图14的方法制造的多层半导体装置的一实例。
【符号说明】
110,410:半导体基板/基板
112:电荷陷落层/半导体隔离层
114:氧化层/内埋式氧化层/BOX/绝缘层
116:第一磊晶层
120:金属氧化物半导体场效晶体管或MOSFET结构
302～322,1602～1622:步骤
416:第二磊晶层
具体实施方式
绝缘体上硅(silicon on insulator；SOI)装置具有比块状硅的装置串扰显著低的装置串扰。然而，当在SOI结构的绝缘与基板界面处产生高传导性电荷层时，可使效能降级。此可归因于SOI隔离效能的降级。
为了防止此电荷层的形成，一电荷陷落层112或半导体隔离层112可形成于绝缘层114与基板的界面处。此可形成于装置上的特定区处，然而，此方法存在缺点。此需要经由深渠沟的植入，此既增加成本，又导致限于基板上的特定区的强化隔离。因此，存在对于既低成本又具有跨SOI结构的强化隔离的SOI结构的需求。
本揭露内容提供跨SOI结构的强化隔离。与在结构上的特定区中形成电荷陷落层相反，一电荷陷落层可跨绝缘/基板界面(有时，氧化物/硅界面)建置。该电荷陷落层可为贯穿绝缘层且在绝缘层下方形成的植入层。建置于此SOI结构上的装置可具有装置之间的减少的串扰。归因于均匀结构，隔离跨结构是强化的且不界限于某些区。另外，不需要深渠沟植入来形成结构，从而消除了成本。
以下揭露内容提供许多不同实施例或实例，用于实施提供的标的的不同特征。以下描述组件及配置的具体实例以简化本揭露内容。当然，这些仅为实例，且并不意欲为限制性。举例而言，在接下来的描述中，第一特征在第二特征上方或上的形成可包括第一与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一与第二特征之间使得第一与第二特征可不直接接触的实施例。此外，在各种实例中，本揭露内容可重复参考数字及/或字母。此重复是为了简单且清晰的目的，且自身并不规定论述的各种实施例及/或组态之间的关系。
另外，为了易于描述，诸如“在……之下(beneath)”、“在……下方(below)”、“下部(lower)”、“在……上方(above)”及“上部(upper)”及类似者的空间相对术语可在本文中用以描述如在图中图示的一个元件或特征与另一元件或特征的关系。除了图中描绘的定向之外，这些空间相对术语意欲亦涵盖在使用或操作中的装置的不同定向。可将设备以其他方式定向(旋转90度或以其他定向)，且同样地可将本文中使用的空间相对描述词相应地作出解释。
如在本文中使用的术语“标称”指用于组件或制程操作、在产品或制程的设计阶段期间设定的特性或参数的所要的或目标值，连同高于及/或低于所要的值的一值范围一起。值范围典型地是归因于制造制程或公差的轻微变化。
如本文中使用的术语“垂直”意谓标称上垂直于基板的表面。
本揭露内容提供一绝缘体上硅结构的各种实施例。此绝缘体上硅结构可提供形成于其表面上的装置的强化隔离。本揭露内容亦提供制造绝缘体上硅结构的方法。本揭露内容亦揭露包括绝缘体上硅结构的半导体装置及其形成方法。半导体装置可包括于微处理器、记忆体胞元及/或其他集成电路(integrated circuit；IC)中。注意，图3的方法不生产完工的半导体装置。可使用互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)技术处理来制造完工的半导体装置。因此，应理解，可图3的方法302至322前、期间及后提供额外制程，且本文中可仅简要地描述一些其他制程。又，为了本揭露内容的更好理解，图1至图2、图4至图14及图16至图18经简化。举例而言，虽然这些图图示半导体装置，但应理解，IC可包含许多其他装置，包含晶体管、电阻器、电容器、电感器、熔丝等。
图1及图2图示根据一些实施例的一实例半导体结构的一区段的横截面图。图3为根据本揭露内容的各种态样的用于制造半导体装置的方法的流程图。图4、图5、图6、图7、图8、图9、图10、图11、图12及图13展示在根据图3的一实施例的各种制造阶段的半导体装置的示意性横截面图。图14图示根据一些实施例的产生新型绝缘体上基板装置的方法。图15及图16图示根据一些实施例的通过图15的方法制造的在各种制造阶段期间的一实例半导体装置的横截面图。图16及图17图示根据一些实施例的通过图15的方法制造的在各种制造阶段期间的一实例半导体装置的横截面图。图18图示根据一些实施例的通过图3或图15的方法制造的绝缘体上硅基板的一实例。
图1展示可根据一些实施例形成的一个类型的装置的一个实施例。在一个实施例中，一金属氧化物半导体场效晶体管或MOSFET结构120可形成于一活性硅层116上。活性硅层116可直接在氧化层114上，该氧化层可被称作内埋式氧化层114或BOX。BOX 114可直接在电荷陷落层112上。电荷陷落层112可形成于基板110上。
图2展示可根据一些实施例形成的一实例结构。该结构可包括一活性硅层116。活性硅层116可直接在诸如氧化层114的绝缘层114上，该氧化层可被称作内埋式氧化层114或BOX。绝缘层114可直接在电荷陷落层112上。电荷陷落层112可形成于基板110上。图2的全部结构可用作绝缘体上硅(silicon-on-insulator；SOI)基板以形成许多类型的装置。此SOI可代替块状硅使用以制造可使用块状硅的任一装置。
图3图示产生绝缘体上硅基板的方法的一个实施例。方法300可继续进行至步骤302，在该步骤，将基板110紧固。接下来，在步骤304，可形成一电荷陷落层112。接下来，在步骤306，可沉积一氧化层114。
与步骤302至306并行，可执行以下步骤316至322。首先，在步骤316，可将一晶圆紧固。接下来，在步骤318，可形成一经植入表面。接下来，在步骤320，可通过磊晶116/416形成一表面。接下来，在步骤322，可通过磊晶形成第二表面。
在步骤308，来自步骤306的晶圆可结合至步骤322处的晶圆。接下来，在步骤310，可移除经结合晶圆的表面以显露第一磊晶层116/416。在步骤312。可进一步移除表面以暴露第二磊晶层116。
图4至图13图示图3中图示的方法的一个实施例的横截面图。在一些实施例中，可组合步骤。举例而言，在一些实施例中，可通过紧固图6中展示的基板110/112来将经掺杂装置半导体基板110/112紧固，从而组合步骤316与318。
参看图3及图5，方法300继续进行至步骤302，其中将半导体基板110紧固。半导体基板110为如在半导体集成电路制造中使用的基板，且集成电路可形成于其中及/或其上。如本文中使用的术语“半导体基板”指包含半导体材料的任一构造，例如，具有或无磊晶层的硅基板。
在一些实施例中，半导体基板110为高电阻率硅晶圆。高电阻率硅晶圆可为单晶硅。在一些实施例中，高电阻率硅晶圆具有大于40Ohm-cm的体电阻率。在一些实施例中，高电阻率硅晶圆具有大于1kOhm-cm的体电阻率。在一些实施例中，高电阻率硅晶圆具有大于10kOhm-cm的体电阻率。高电阻率硅晶圆可具有在1kOhm-cm与10kOhm-cm之间的体电阻率。这些值是给定为实例，且其他值及值范围在本揭露内容的范畴内。高电阻率硅晶圆可形成用于绝缘体上硅结构的基板，此可部分归因于基板的电阻率。晶圆的表面可经钝化，例如，通过薄膜沉积。可执行预清洁制程以清洁基板的表面。此制程可为湿式清洁制程(诸如，RCA清洁)或干式清洁制程(诸如，热或电浆处理)。
参看图3及图6，方法300继续进行至步骤304，其中形成一电荷陷落层112。电荷陷落层112可为非晶或无序硅层。电荷陷落层112可为植入硅层。电荷陷落层112可含有多个晶体缺陷，其可陷落电荷载子。电荷陷落层112可由一个层或多个层组成。
在一些实施例中，电荷陷落层112可通过植入物(诸如，通过离子植入)来形成。离子植入可在基板上连续。根据一例示性实施例，植入物质可为电中和物质。在一些情况中，植入物质可为大原子量物质。植入物质可为惰性气体。植入物质的非限制性实例包括Xe、Ar、Ge、Si及其组合。电荷陷落层112或半导体隔离层112的厚度可例如在约5nm与约300nm之间。该厚度可足够防止电荷堆积在结构中且可使用本文中揭露的制程来制造。
植入深度范围可在5nm与300nm之间。在一些实施例中，可使用在1e12个离子/cm2与1e15个离子/cm2之间的剂量来执行植入制程。在一些实施例中，可使用大于或等于1e15个离子/cm2的剂量来执行植入制程。在一些实施例中，可在范围在大致1kV与大致1MV之间的能量下执行植入制程。这些值是给定为实例，且其他值及值范围在本揭露内容的范畴内。
参看图3及图7，方法300继续进行至步骤306，其中形成一绝缘层114。绝缘层114可为氧化层114。在一个实例中，氧化层114可为二氧化硅。绝缘层114可形成一内埋式氧化物，或BOX。在一些实施例中，绝缘层114可在10nm与10,000nm之间。绝缘层114可在10nm与1,000nm之间。在一些实施例中，绝缘层114可在10nm与800nm之间。绝缘层114可在10nm与600nm之间。这些值是给定为实例，且其他值及值范围在本揭露内容的范畴内。
绝缘层114可通过沉积形成。沉积的非限制性方法包括化学气相沉积(chemicalvapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、远端电浆增强型化学气相沉积(remote plasmaenhanced chemical vapor deposition；RPECVD)、液体源雾化化学气相沉积(liquidsource misted chemical deposition；LSMCD)、涂布、旋涂或适于在基板上形成薄膜层的另一制程。绝缘层114可热生长形成。热生长可包括在环境温度或高温下在诸如N2、H2、CO2、O2、空气或其混合物的气体中的气体浸泡。形成绝缘层的其他方法可包括在真空环境或在存在诸如N2、H2、NH3、CO2、O2、空气或其混合物的气体的情况下在环境温度或高温下的电浆处理。在绝缘层114为氧化物的情况中，氧化层114可通过湿式氧化(例如，通过使用蒸汽的热处理)来形成。氧化层114可使用干式氧化(例如，通过在空气或O2中的热或电浆处理)来形成。
参看图3及图8，方法300继续进行至步骤316，可与步骤302至306并行地执行步骤316。在步骤316，将半导体基板410紧固。基板410可为一装置晶圆。紧固的基板410可为P-/P+硅，从而允许方法300跳过步骤318。
参看图3及图9，在一些实施例中，方法300继续进行至步骤318，可与步骤302至306并行地执行步骤318。在步骤318，一经植入界面形成于半导体基板410上。经植入界面可将基板410自装置硅变换至P-/P+硅。植入可通过离子植入发生，例如，通过用诸如硼、磷或砷的掺杂剂原子掺杂。这些仅为实例，且熟悉此项技术者很好地意识到用于形成掺杂硅的各种方法。
参看图3及图10，方法300继续进行至步骤320，可与步骤302至306并行地执行步骤320。在步骤320，层416可通过磊晶生长来形成。该层可为硅锗。硅锗可表达为Si1-xGex，其中x为锗在硅锗中的原子百分比，且可大于0且小于或等于1。根据其他实施例，该层可为III-V化合物半导体的材料，其可为例如GaA、InP、GaN、InGaAs、In AlAs、GaAs、GaSb、AlAs、AlP、GaP或许多其他者。磊晶生长可通过分子束磊晶(molecular beam epitaxy；MBE)、液相磊晶(liquid phase epitaxy；LPE)、气相磊晶(vapor phase epitaxy；VPE)、选择性磊晶生长(selective epitaxial growth；SEG)、金属有机CVD(metal-organic CVD；MOCVD)或类似制程来发生。
参看图3及图11，方法300继续进行至步骤322，可与步骤302至306并行地执行步骤322。在步骤322，第二层116可通过磊晶生长来形成。通过磊晶生长形成的第二层可为硅。磊晶生长的硅可形成活性硅层116。磊晶生长可通过分子束磊晶(molecular beam epitaxy；MBE)、液相磊晶(liquid phase epitaxy；LPE)、气相磊晶(vapor phase epitaxy；VPE)、选择性磊晶生长(selective epitaxial growth；SEG)、金属有机CVD(metal-organic CVD；MOCVD)或类似制程来发生。在一些实施例中，步骤320与322可在一个步骤中发生。
参看图3及图12，方法300继续进行至步骤308，其中在步骤302至306中形成的基板110(图5至图7)(亦被称作高电阻性晶圆)结合至在步骤318至322中形成的基板410(图8至图9)(亦被称作装置晶圆)。结合可通过使高电阻率晶圆的绝缘(BOX)层的面与装置晶圆的磊晶层的面接触来发生。在一些实施例中，可使用直接结合使高电阻性晶圆与装置晶圆结合。在一些实施例中，可使用热结合使高电阻性晶圆与装置晶圆结合。在一些实施例中，可在室温下使高电阻性晶圆与装置晶圆结合。在一些实施例中，通过在处于或高于室温且处于或低于450℃的温度下退火来使高电阻性晶圆与装置晶圆结合。此值是给定为实例，且其他值及值范围在本揭露内容的范畴内。在一些实施例中，可在高于室温的温度下使高电阻性晶圆与装置晶圆结合。在一些实施例中，通过在处于或低于300℃、400℃、700℃或800℃的温度下退火来使高电阻性晶圆与装置晶圆结合。这些值是给定为实例，且其他值及值范围在本揭露内容的范畴内。
这些基板可视情况在结合前经预处理。预处理可通过干式处理技术(诸如，电浆处理、热处理或UV/臭氧处理)来发生。预处理可通过湿式处理技术(诸如，标准清洁1)来发生。在一些实施例中，预处理为电浆表面活化，例如，通过使表面经受氧电浆或氮电浆。氧电浆表面氧化可呈现基板亲水性的表面。
晶圆结合可通过电浆活化的结合、表面活化的结合或超高真空来发生。晶圆结合可通过表面钝化(归因于化学机械抛光(chemical mechanical polishing；CMP)、化学表面处理或植入)来发生。通过退火的晶圆结合可补充有前述额外处理中的一者。补充处理可降低退火温度。在预处理或其他补充处理后，通过在处于或低于300℃、400℃、700℃或800℃的温度下退火来使高电阻性晶圆与装置晶圆结合。这些值是给定为实例，且其他值及值范围在本揭露内容的范畴内。
参看图3及图13，方法300继续进行至步骤310，在该步骤，可移除结合的晶圆的表面至磊晶SiGe层。移除可包括变薄，例如，通过抛光。抛光可为通过化学机械抛光。(CMP)移除可通过湿式蚀刻、干式蚀刻或制程组合。这些方法是给定为实例，且此项技术中已知的其他方法在本揭露内容的范畴内。
参看图3及图14，方法300继续进行至步骤312，在该步骤，移除磊晶SiGe层。移除可通过抛光、湿式蚀刻、干式蚀刻或制程组合。抛光可为化学机械抛光(Chemical MechanicalPolishing；CMP)。干式蚀刻制程可为电浆蚀刻。干式蚀刻制程可为反应性离子蚀刻。干式蚀刻制程可为溅镀蚀刻。干式蚀刻可为蒸气相蚀刻。干式蚀刻可为离子研磨。此清单为代表性的，且熟悉此项技术者意识到当前使用及在未来可在干式蚀刻制程中使用的许多方法。
移除可通过湿式蚀刻制程。湿式蚀刻可为酸蚀刻或溶液蚀刻。湿式蚀刻可发生在室温、低温或高温下。湿式蚀刻可为各向同性或各向异性。熟悉此项技术者意识到当前使用及在未来可在湿式蚀刻制程中使用的许多化学品。
图15至图16图示本揭露的一替代实施例。图15至图16提出用于导致绝缘体上硅基板的生产的方法的第二实施例。第二实施例与第一实施例不同之处在于，氧化层114是在电荷陷落层112前形成。图15的方法的细节主要地对应于针对图3中的方法概述的细节，且此处被省略，惟其与图3中的方法的细节有偏离除外。
图16图示根据一些实施例的通过图15的方法制造的在各种制造阶段期间的一实例半导体装置的横截面图。方法1600可继续进行至步骤1602，在该步骤，将基板紧固。接下来，在步骤1604，可沉积一氧化层114。接下来，在步骤1606，可形成一电荷陷落层112。与步骤1602至1606并行，可执行以下步骤1616至1622。首先，在步骤1616，可将一晶圆紧固。接下来，在步骤1618，可形成一经植入表面。接下来，在步骤1620，可形成一表面，例如，通过磊晶。接下来，在步骤1622，可视情况形成第二表面，例如，通过磊晶。在步骤1608，来自步骤1606的晶圆可结合至步骤1622处的晶圆。接下来，在步骤1610，可移除经结合晶圆的表面以显露第一形成的(例如，磊晶)层116/416。在可选步骤1612，可进一步移除表面以暴露第二形成的(例如，磊晶)层116。
图17图示根据一些实施例的通过图15的方法制造的步骤1606的横截面图。在此实施例中，在沉积氧化层114后，形成电荷陷落层112。电荷陷落层112可通过离子植入物形成。此方法是给定为实例，且形成电荷陷落层112的其他方法在本揭露内容的范畴内。电荷陷落层112可形成于绝缘层114或内埋式氧化层114与硅基板之间。
图18图示使用方法300或方法1600中的一者形成的绝缘体上硅基板的一个实施例。图18的全部结构可用作绝缘体上硅(silicon-on-insulator；SOI)基板以形成许多类型的装置。
该结构可包括一活性层116。活性层116可为在MOSFET的栅极氧化物下的层。其他装置可形成于活性层116上。活性层116可含有硅。活性层可经掺杂。活性层表示随后将在其中或其上制造组件的半导体材料的层。
活性硅层116可直接在绝缘层114上。绝缘层114可沿着活性硅层116的全部长度及宽度延伸。绝缘层114的跨度可允许建置于活性层上的装置相互强化隔离。绝缘层114可为氧化层114，该氧化层可被称作内埋式氧化层114或BOX。
BOX 114可直接在电荷陷落层112上。绝缘电荷陷落层114可沿着活性硅层116及绝缘层114的全部长度及宽度延伸。电荷陷落层112的跨度可允许建置于活性层上的装置相互强化隔离。电荷陷落层112的跨度亦可防止电荷堆积。电荷陷落层112可形成于基板110上。电荷陷落层112可为非晶、无序或植入硅层。
电荷陷落层112可在一基板上。该基板可为高电阻率硅晶圆。在一些实施例中，高电阻率硅晶圆为单晶硅。高电阻率硅晶圆可具有大于40Ohm-cm的体电阻率。高电阻率硅晶圆可具有大于1kOhm-cm的体电阻率。高电阻率硅晶圆具有高于10kOhm-cm的体电阻率。高电阻率硅晶圆可具有在1kOhm-cm与10kOhm-cm之间的体电阻率。这些值是给定为实例，且其他值及值范围在本揭露内容的范畴内。
前述方法、结构、装置及实施例展现众多优势。不需要通过深渠沟蚀刻进行的特定区蚀刻及植入。实情为，结构可包括贯穿基板的在内埋式氧化层114与硅基板之间的电荷陷落层112，其跨越基板的长度及宽度。另外，电荷陷落层112可经由植入或轰击来创造。贯穿结构在内埋式氧化层114与高电阻性硅基板之间形成电荷陷落层112(例如，通过贯穿结构的植入或轰击)可达成较佳隔离及较低泄漏效能。当与在具有在特定小区而非贯穿全部的植入的基板上形成的类似装置相比时，形成于此基板上的装置可展现较佳隔离及较低泄漏效能。另外，前述制程不取决于深渠沟蚀刻制程，诸如，用以形成具有特定区植入的结构的制程。避免对深渠沟蚀刻制程的需求可导致较低制造成本。
在一些实施例中，揭露的结构为绝缘体上半导体基板，包含一活性硅层116，其可在氧化层114上。氧化层114可在电荷陷落层112上。电荷陷落层112可在硅基板110上。在一些实施例中，电荷陷落层112可包括非晶硅、无序硅层及植入硅中的一或多者。硅基板110可具有在1,000ohm-cm与10,000ohm-cm之间的电阻率。
在一些实施例中，电荷陷落层112植入物质为Xe、Ar、GE或Si中的一者。这些物质是给定为实例，且用以形成电荷陷落层的其他物质在本揭露内容的范畴内。电荷陷落或半导体绝缘层112的厚度可在5nm与300nm之间。该厚度可足够防止电荷堆积在结构中且可使用本文中揭露的制程来制造。这些值是给定为实例，且其他值范围在本揭露内容的范畴内。
在一些实施例中，揭露的绝缘体上半导体基板可进一步包含在活性硅层116上的源极、栅极及漏极。源极、栅极及漏极可与活性硅层116直接接触。
在一些实施例中，形成绝缘体上半导体基板的方法可包括多个步骤。这些步骤可包括在第一硅基板110上形成一电荷陷落层112。这些步骤可包括在电荷陷落层112上形成一氧化层114。这些步骤可包括在第二基板410上形成一经植入界面。这些步骤可包括在第二基板410的经植入界面上沉积第一磊晶层116。这些步骤可包括将第一磊晶层116结合至氧化层114。这些步骤可包括移除第二基板410。这些步骤可包括移除额外层以到达第一磊晶层116。
该方法可进一步包括在第一磊晶层116与第二基板410的经植入界面之间形成一第二磊晶层416。第二磊晶层416可为硅锗。硅锗是给定为实例，且其他磊晶层在本揭露内容的范畴内。第一磊晶层116可为活性硅。
电荷陷落层112可通过离子植入形成。离子植入可通过用Xe、Ge、Ar及Si中的一或多者轰击而造成。这些物质是给定为实例，且用以形成电荷陷落层112的其他物质在本揭露内容的范畴内。
第一磊晶层116可经由热退火结合至氧化层114。第一磊晶层116可在热退火前用电浆处理。氧化层114可在热退火前用电浆处理。
在一些实施例中，在形成氧化层114前形成电荷陷落层112。在其他实施例中，在形成氧化层114后形成电荷陷落层112。
在一些实施例中，形成绝缘体上半导体基板的方法可包括以下概述的步骤。该方法可包括在硅基板110上形成一电荷陷落层112。该方法可包括在电荷陷落层112上形成一氧化层114。该方法可包括紧固一经掺杂的第二基板410。该方法可包括在经掺杂基板410上沉积第一磊晶层116。该方法可包括将第一磊晶层116结合至氧化层114。该方法可包括移除经掺杂基板410的至少一部分。该方法可包括移除额外层以到达第一磊晶层116。
在一些实施例中，经掺杂基板410可为P+硅。在一些实施例中，经掺杂基板410可为P-硅。
该方法可包括移除经掺杂基板410的至少一部分是使用化学机械抛光(ChemicalMechanical Polish；CMP)来达成。
在本揭露内容的一个态样中，所揭露为一种半导体装置，其可包括一半导体基板。该装置亦可包括完全覆盖半导体基板的一半导体绝缘层。该装置可额外包括完全覆盖半导体绝缘层的一氧化层。在一些实施例中，该装置可包括形成于氧化层上的一或多个装置特征。
在多个实施例中，半导体绝缘层是选自由非晶硅、无序硅层及植入硅组成的一群组。在多个实施例中，半导体基板具有在1,000ohm-cm与10,000ohm-cm之间的电阻率。在多个实施例中，半导体绝缘层是通过选自由Xe、Ar、Ge及Si组成的一群组的一经植入物质形成。在多个实施例中，半导体绝缘层的厚度在约5nm与约300nm之间。在多个实施例中，半导体装置进一步包含在活性硅层上方的源极、栅极及漏极。在多个实施例中，源极、栅极及漏极与活性硅层直接接触。
在本揭露内容的另一态样中，揭露的结构可为半导体装置，包括半导体基板。该结构亦可包括沿着全部活性区域延伸的一半导体绝缘层。该结构可进一步包括完全覆盖半导体绝缘层的一内埋式氧化层。在一些实施例中，该结构可包括形成于活性区域中的氧化层上的一或多个装置特征。
在多个实施例中，半导体绝缘层是选自由非晶硅、无序硅层及植入硅组成的一群组。在多个实施例中，半导体绝缘层的厚度在约5nm与约300nm之间。在多个实施例中，内埋式氧化层与活性区域直接接触。
在本揭露内容的又一态样中，所揭露的可为一种形成一结构的方法。该结构可为一基板。该结构可为一半导体装置。该方法可包括紧固一基板。该方法可包括形成一内埋式氧化层。该方法可包括在内埋式氧化层与基板之间形成一半导体绝缘层。在一些实施例中，该方法可包括形成一活性层。在一些实施例中，半导体绝缘层全部跨一活性装置区域无中断地延伸。
在多个实施例中，此方法进一步包含:在一晶圆结合制程中将一第二基板结合至第一基板；将一磊晶层沉积于第二基板上及将磊晶层结合至内埋式氧化层；移除第二基板；以及移除额外层以到达磊晶层。在多个实施例中，磊晶层为硅锗。在多个实施例中，半导体绝缘层是通过离子植入形成。在多个实施例中，半导体绝缘层是通过用Xe、Ge、Ar及Si中的一或多者轰击来形成。在多个实施例中，离子植入完全在第一基板上延伸。在多个实施例中，离子植入完全在内埋式氧化层上延伸。在多个实施例中，在形成内埋式氧化层前，形成半导体绝缘层。在多个实施例中，在内埋式氧化层的形成后，形成半导体绝缘层。
前文概括了若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露内容的态样。熟悉此项技术者应了解，其可易于将本揭露内容用作用于设计或修改其他处理程序及结构以用于实行相同目的及/或达成本文中介绍的实施例的相同优势的基础。熟悉此项技术者亦应认识到，这些等效构造不脱离本揭露内容的精神及范畴，且在不脱离本揭露内容的精神及范畴的情况下，其可进行各种改变、取代及更改。

Claims (10)

1.一种半导体装置，其特征在于，包含：
一半导体基板；
一半导体绝缘层，完全覆盖该半导体基板；
一氧化层，完全覆盖该半导体绝缘层；以及
一或多个装置特征，形成于该氧化层上方。
2.如权利要求1所述的半导体装置，其特征在于，进一步包含在该活性硅层上方的一源极、一栅极及一漏极。
3.如权利要求2所述的半导体装置，其特征在于，其中该源极、该栅极及该漏极与该活性硅层直接接触。
4.一种半导体装置，其特征在于，包含：
一半导体基板；
一半导体绝缘层，沿着一活性区域的全部延伸；
一内埋式氧化层，完全覆盖该半导体绝缘层；以及
一或多个装置特征，形成于该活性区域中的该内埋式氧化层上方。
5.如权利要求4所述的半导体装置，其特征在于，其中该内埋式氧化层与该活性区域直接接触。
6.一种形成一半导体装置的方法，其特征在于，包含以下步骤：
提供一第一基板；
形成一内埋式氧化层；
形成一活性层；以及
在该内埋式氧化层与该第一基板之间形成一半导体绝缘层，其全部跨一活性装置区域无中断地延伸。
7.如权利要求6所述的方法，其特征在于，进一步包含以下步骤：
在一晶圆结合制程中将一第二基板结合至该第一基板；
将一磊晶层沉积于该第二基板上及将该磊晶层结合至该内埋式氧化层；
移除该第二基板；以及
移除额外层以到达该磊晶层。
8.如权利要求6所述的方法，其特征在于，其中该半导体绝缘层是通过用Xe、Ge、Ar及Si中的一或多者轰击来形成。
9.如权利要求6所述的方法，其特征在于，其中离子植入完全在该第一基板上延伸。
10.如权利要求6所述的方法，其特征在于，其中离子植入完全在该内埋式氧化层上延伸。
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Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2774511B1 (fr) * 1998-01-30 2002-10-11 Commissariat Energie Atomique Substrat compliant en particulier pour un depot par hetero-epitaxie
US8338294B2 (en) * 2011-03-31 2012-12-25 Soitec Methods of forming bonded semiconductor structures including two or more processed semiconductor structures carried by a common substrate, and semiconductor structures formed by such methods
US10672726B2 (en) * 2017-05-19 2020-06-02 Psemi Corporation Transient stabilized SOI FETs
US10770657B2 (en) * 2018-08-14 2020-09-08 Newport Fab, Llc High reliability phase-change material (PCM) radio frequency (RF) switch using trap-rich region

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