CN104078341A - 形成半导体装置的栅极电极的方法、半导体装置用的栅极电极结构及相符的半导体装置结构 - Google Patents

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Abstract

本发明涉及用于形成半导体装置的栅极电极的方法、半导体装置用的栅极电极结构及相符的半导体装置结构，其中，本揭露提供半导体装置用栅极电极结构的一些态样。在本文的一些描述性具体实施例中，栅极电极结构包含位于半导体衬底的第一主动区上方的第一高k介电层、以及位于所述第一介电层上的第二高k介电层。所述第一高k介电层具有金属物种加入其内，用于调整所述第一高k介电层的功函数。

Description

形成半导体装置的栅极电极的方法、半导体装置用的栅极电极结构及相符的半导体装置结构
技术领域
本发明基本上涉及含先进晶体管组件的高尖端集成电路的制造，先进晶体管组件包含具有高k栅极介电质的栅极电极结构。尤其是，本发明涉及半导体装置的栅极电极、半导体装置用栅极电极结构及半导体装置结构的形成方法。 
背景技术
现今集成电路大多数使用多个亦称为金属氧化物半导体场效晶体管(MOSFETS)或简称MOS晶体管的互连场效晶体管(FETS)予以实现。一般而言，现今集成电路藉由形成于具有给定表面区的芯片上所形成的数百万个MOS晶体管予以实现。 
在MOS晶体管中，流经MOS晶体管源极与漏极之间所形成信道的电流经由通常布置于信道区上方的栅极予以控制，与所斟酌的是PMOS晶体管或NMOS晶体管无关。为了控制MOS晶体管，对栅极的栅极电极施加电压，以及当施加的电压大于阈值电压(threshold voltage)时，流经信道的电流减小。阈值电压取决于晶体管呈非显然形式时的特性，如大小、材料等。 
在努力组建晶体管数量更多且半导体装置更快的集成电路时，半导体技术已朝向超大型积体法(ULSI)发展，其导致大小持续缩减，从而MOS晶体管大小缩减的集成电路。在现今半导体技术中，微电子装置的最小特征尺寸已接近深次微米体系，以便针对更快且功率更低的微处理器及数字电路以及基本上针对具有改良型高能量效率的半导体装置结构持续满足需求。一般而言，临界尺寸(CD)由线件或间隔已对待制造装置为正常操作而认定为关键的宽度或长度尺寸予以表示，此外，这个尺寸决定装置效能。 
结果是，持续提升的集成电路效能以及正缩减更小型的集成电路尺寸已增加集成电路结构的积体密度。然而，随着半导体装置及装置 特征已变得更小并且更先进，习知的制造技术己推向了极限，其以目前所需比例生产微细化特征的能力受到挑战。因此，开发者面临的是随着半导体大小持续缩减所带来更严峻的微缩限制。 
一般而言，设于微芯片上的集成电路结构由数百万个如PMOS晶体管或NMOS晶体管之类的个别半导体装置予以实现。晶体管效能关键地取决于许多因素，例如阈值电压，轻易看出其对于控制芯片效能高度重要，这需要保持个别待控制晶体管的许多参数，尤其是对于高度微缩的半导体装置而言。例如，跨布半导体芯片的晶体管结构的阈值电压其偏移强烈影响整个待制造芯片的可靠度。为了确定跨布芯片的晶体管装置可靠的可控制性，必须高度精确地令每一个晶体管的阈值电压维持界定良好的调整。由于阈值电压已独自取决于许多因素，为了制造可靠满足所有这些因素的晶体管装置，必需控制处理流程。 
如广为人知的是，栅极介电材料的功函数可显著影响场效晶体管最终取得的阈值电压，正如目前藉由适度掺杂栅极材料所完成一般。在引进高k介电材料时，调整适当的功函数可需要将适当的金属物种加入栅极介电材料内，其形式例如为镧、铝等等，为的是得到适当的功函数，从而还有p信道晶体管与n信道晶体管的阈值电压。另外，处理期间可必须保护敏感性高k介电材料，而与硅等等建置良好的材料的接触则可视为不利，理由是铪氧化物之类高k介电材料与栅极材料接触时，费米(Fermi)能阶可遭受显著影响。因此，含金属覆盖材料通常设于高k介电材料上，用以在所谓的栅极先制程序期间保护高k介电材料，其中，高k介电材料提供早期制造阶段。已知含金属材料得提供优越的导电特性并且避免任何空乏区，正如可在例如多晶硅栅极电极结构中所观察一般，多个另外的程序步骤及材料系统予以引进建置良好的工艺技术，为的是形成高k介电材料与含金属电极材料结合的栅极电极结构。在其它方法中，如取代栅极法，可提供栅极电极结构作为预留位置(placeholder)材料系统，所谓的取代栅极，其中，在完成基本晶体管配置之后，取代栅极可藉由至少适当的含金属电极材料予以取代，可能与高k介电材料结合。基本上，这些所谓的取代栅极法或栅极后制法需要复杂的处理程序，用于移除如多晶硅之类的初始取代栅极，以及形成适当的金属物种以供藉由加入对应的功函数 调整物种而调整适当的功函数值。 
易于看到的是，栅极氧化物的品质表示含高k金属栅极结构的目前工艺技术任一者中最重要的议题之一。目前的高k金属栅极法要求精确地且可靠地，也就是可再制地，将功函数调整元素加入高k栅极材料内。一般而言，开发者在为了精确地调整目前复杂集成电路中高k材料的功函数特性而进行处理时，面临两项主要问题。在斟酌厚高k材料层时，为了减少或避免栅极漏电，已发现厚高k材料层的功函数无法予以可靠地调整良好，并且阈值电压因功函数变化而产生巨大变异，功函数变化来自于跨布高k材料层的功函数调整元素量的改变。根据目前的理解，可朝高k材料层下面形成的下层抵达高k材料层接口的功函数调整元素不足。另一方面，薄高k材料层可允许足够功函数调整元素抵达高k材料层的接口，从而显著降低阈值电压跨布集成电路组件的变异。然而，薄高k材料层允许非常高的栅极漏电，使得相符的集成电路未充分良好满足目前待制造半导体装置对于功率消耗的要求。 
先前技术第US 8349695 B2号文件指导调整晶体管组件的功函数，藉助于提供空间分布与栅极介电材料实质相同的高k介电材料内的功函数调整物种，栅极介电材料跨布给定晶圆上的各个集成电路有不同的厚度。将功函数调整物种加入高k介电材料后，藉由选择性形成另外的SiO2基础介电层而调整栅极介电材料的最终厚度。然而，由于高k材料层的接口未可靠且充分精确加入功函数调整物种，故尚未解决避免目前技术上述问题的功函数调整方法，所述问题即目前具有功函数调整物种加入其中的高k介电层出现的巨大阈值电压变异。 
因此，需要在形成复杂半导体装置的栅极电极结构并且提供改良型栅极电极结构与半导体装置结构时提供改良型功函数调整程序。 
发明内容
下文介绍简化的发明内容，用以对本发明的若干态样有基本的了解。该内容不是本发明的详尽概观。目的在于识别本发明的主要或关键组件，或叙述本发明的范畴。其唯一目的在于以简化形式介绍若干概念，作为下文所述更详细说明的引言。 
在本揭露的一个态样中，提供用于形成半导体装置的栅极电极的方法。在一些描述性具体实施例中，本方法包含形成半导体装置的栅极电极。根据本文所述的描述性具体实施例，形成半导体装置的栅极电极用的方法包含在半导体衬底的第一主动区上方形成第一高k介电层，在所述第一高k介电层上形成第一含金属材料，进行第一退火程序，移除所述第一含金属材料以曝露所述第一高k介电层，以及在进行所述第一退火程序后，于所述第一介电层上形成第二高k介电层。 
根据本发明的另一个态样，提供的是半导体装置用栅极电极结构，栅极电极结构包含位于半导体衬底的第一主动区上方的第一高k介电层，位于所述第一介电层上的第二高k介电层，其中，所述第一高k介电层具有金属物种加入其中以供调整所述第一高k介电层的功函数。 
在本发明的又一个态样中，提供的是半导体装置结构。在本文所述的一些描述性具体实施例中，半导体装置结构可包含形成于半导体衬底中的第一主动区与第二主动区，形成于第一主动区上方的第一栅极电极结构以及形成于第二主动区上方的第二栅极电极结构，其中，第一栅极电极结构包含第一高k介电层与第二高k介电层，第一介电材料具有第一金属物种加入于其中以供调整第一栅极电极结构用的第一功函数，其中，第二栅极电极包含第三高k介电层与第四高k介电层，第三介电材料具有第二金属物种加入于其中以供调整所述第二栅极电极结构用的第二功函数。 
附图说明
将引用图标说明的是本揭露的进一步细节，其中，相称的参考组件符号视为相称的组件，以及其中： 
图1a至图1e为根据本发明描述性具体实施例以剖面图概要描述用于形成半导体装置的栅极电极和半导体装置结构的程序； 
图2a至图2h为概要描述本发明进一步描述性具体实施例的剖面图；以及 
图3为对照根据本发明的半导体装置结构，概要描述根据习知半导体装置结构阈值电压与栅极氧化物厚度数值之间的关系。 
尽管本文所揭示的专利标的(subject matter)易受各种改进和替 代形式所影响，其特定具体实施例仍已藉由图式中的实施例予以表示并且在本文中予以详述。然而，应理解的是，本文对特定具体实施例的说明其用意不在于限制本发明于所揭露的特殊形式，相反地，用意在于含括落于如权利要求书所界定本发明精神与范畴内的所有改进、均等件、以及替代。 
主要组件符号说明 
100、200         半导体装置 
101、201         衬底 
102、202         半导体层 
107、207         含金属覆盖层 
108、208         热处理 
202A、202B       主动区 
150              栅极电极结构 
152、252         介电质基础层 
153、253         高k介电材料 
153S             接口 
154、254         含金属材料 
154A             固定电荷 
155、251、251B   介电层 
156              电极材料 
159              栅极介电结构 
160              侧壁间隔物结构 
161              漏极与源极区 
162              信道区 
200A、200B       装置区 
207A             剩余层件 
250A             第一栅极电极结构 
250B             第二栅极电极结构 
253S             接口 
254A             固定电荷 
255              覆盖材料 
256              电极材料 
257              侧壁间隔物结构 
259A、259B       栅极介电材料 
260A             第一晶体管 
260B             第二晶体管 
261              漏极与源极区 
262              信道区 
315、325         坐标轴 
335              图 
337、347         参考组件符号 
345              曲线。 
具体实施方式
本揭露涉及半导体装置结构，并且尤指如金属氧化物半导体装置或MOS装置的半导体装置。所属领域技术人员将了解的是，虽然使用措辞「MOS装置」，用意仍非局限于含金属栅极材料及/或含氧化物栅极介电材料。本揭露的半导体装置以及特别是如藉由如本文所述一些描述性具体实施例予以描述的MOS装置涉及使用先进技术予以制造的装置。半导体装置以及特别是本揭露的MOS装置藉由经用应用接近小于100纳米(nm)，例如小于50纳米或小于35纳米，的技术节点的技术予以制造。所属领域技术人员将了解本揭露建议包含如栅极堆栈之类栅极结构的半导体装置，尤其是MOS装置，栅极堆栈具有栅极电极材料层与栅极介电材料层，长度尺寸小于100纳米，例如小于50纳米或小于35纳米。长度尺寸可理解为沿着具有非零投影的方向，非零投影沿着MOS装置处于开通(ON)状态时流动于源极与漏极之间的电流的方向，长度尺寸例如平行于流动于源极与漏极之间的电流的方向。 
所揭露并且说明的多个具体实施例具有一些共通特征，为了澄清并且易于进行描述、说明及解读，类似及相称特征以类似的参考组件符号基于说明便利性予以普通说明。基于说明便利性引用一或多个共享图标说明各个不同的具体实施例。要理解的是，用意不在于具有任何其它意义或提供任何对本揭露的限制。具体实施例的任何编号为了 便于说明，其可清楚表示第1具体实施例、第2具体实施例等或予以隐喻，并且用意非对本揭露提供任何其它意义或限制。 
所属领域技术人员了解可将MOS晶体管制造成为P信道MOS晶体管或PMOS晶体管及成为N信道晶体管或NMOS晶体管，并且两者的制造可具有或不具有迁移率增强型应力源特征或应变诱发型特征。电路设计师可用受应力及未受应力的PMOS和NMOS晶体管混合并且匹配装置类型，以利用每一个装置类型的最佳特性，因为其最适合所设计的电路。所属领域技术人员了解应力和应变基本上可关于张力模数予以说明。 
下面说明的是本发明的各个描述性具体实施例。为了澄清，本说明书未说明实际实现的所有特征。当然，将领会的是，在开发任何此类实际具体实施例时，可施作许多特定实现的决策以达成开发者的目的，如符合系统相关和商务相关限制条件之类，此将随不同实现而变。再者，将领会的是，此类开发上的努力可能复杂且耗时，但对于具有本揭露利益的所属领域技术人员而言，将是例行工作。 
根据本揭露的第一态样，提出用于形成半导体装置的栅极电极的方法。在本文所述的一些描述性具体实施例中，本方法包含在半导体衬底的第一主动区上方形成第一高k介电层，在所述第一高k介电层上形成第一含金属材料，进行第一退火程序，移除所述第一含金属材料以曝露所述第一高k介电层，以及在进行所述第一退火程序后，于所述第一介电层上形成第二高k介电层。本文中，调整高k介电层功函数有效且可靠的方式藉由令功函数调整元素于接口饱和而予以提供，同时可藉由在具有功函数调整物种加入于其中的第一高k介电层上形成第二高k介电层而改良栅极漏电TDDB。所属领域技术人员将了解的是，仅重复一种程序类型，使得方法可在目前的制造程序中予以轻松地实现。 
根据本文的一些特殊描述性具体实施例，所形成第一高k介电层的厚度可在介于0.5纳米与2纳米的范围内，以及较佳是在介于0.7纳米（7埃）与1.4纳米（14埃）之间的范围内。按照这个方式，可令位于第一高k介电层接口的功函数调整元素达到可靠且精准的饱和。 
根据本文的一些特殊描述性具体实施例，所形成第二高k介电层 的厚度可在介于0.7纳米与2纳米的范围内，以及较佳是在介于1纳米（10埃）与1.6纳米（16埃）之间的范围内。所属领域技术人员将了解的是，可轻松改良栅极电极结构的栅极漏电行为。 
根据本文的一些特殊描述性具体实施例，可在所述半导体衬底的第二主动区上方进一步形成第三高k介电层。可在所述第三高k介电材料上形成第二含金属材料，并且可进行第二退火程序。可为了曝露所述第三高k介电层而移除所述第二含金属材料，并且于进行所述第二退火程序后，在所述第三高k介电层上形成第四高k介电层。 
根据本文的一些特殊描述性具体实施例，所述第四高k介电层的所述形成可包含在具有第一厚度大于所需所述第四高k介电层目标厚度的所述第三高k介电层上沉积所述第四高k介电层以及，随后，进行蚀刻程序以取得具有所述目标厚度的所述第四高k介电层。所属领域技术人员将了解的是，可轻松地调整第四高k介电层的厚度。 
本文的一些特殊描述性具体实施例，所述第一厚度可大于2纳米（20埃），以及所述目标厚度可在介于0.7纳米（7埃）与2纳米（20埃）之间的范围内。所属领域技术人员将了解的是，如在CMOS制造技术中，或在具有LVT（低阈值电压）装置及/或RVT（正常阈值电压）装置及/或HVT（高阈值电压）装置及/或SHVT（超高阈值电压）装置的电路结构中，可于制造各个半导体装置结构期间有利地提供这些具体实施例。 
根据本文的一些特殊描述性具体实施例，可连续形成所述第一高k介电层与所述第三高k介电层，及/或可连续进行所述第一与第二退火程序，及/或可连续进行第一与第二含金属材料的移除。所属领域技术人员将了解的是，可轻松地形成多个半导体装置结构。 
根据本文的一些特殊描述性具体实施例，可由相同材料形成所述第一高k介电层与所述第三高k介电层，及/或所述第一与第二含金属材料可相同，及/或可由相同的材料形成所述第二与第四高k介电层。所属领域技术人员将了解的是，可为了形成具有LVT（低阈值电压）装置及/或RVT（正常阈值电压）装置及/或HVT（高阈值电压）装置及/或SHVT（超高阈值电压）装置的CMOS结构或电路结构，在制造技术中有利地使用相符的具体实施例。 
根据本文的一些特殊描述性具体实施例，所述第一高k介电层与所述第二高k介电层可包含相同的介电材料。所属领域技术人员将了解的是，可提供有利特性及电气特性。 
根据本揭露的第二态样，提供的是半导体装置用的栅极电极结构。在本文的一些特殊描述性具体实施例中，栅极电极结构包含位于半导体衬底第一主动区上方的第一高k介电层，位于所述第一介电层上的第二高k介电层，其中，所述第一高k介电层具有金属物种加入其中以供调整所述第一高k介电层的功函数。 
在本文的特殊描述性具体实施例中，第一高k介电层的厚度可在介于0.5纳米与2纳米之间的范围内，较佳是在介于0.7纳米与1.4纳米之间的范围内。 
在本文的一些特殊描述性具体实施例中，第二高k介电层的厚度可在介于0.7纳米与2纳米之间的范围内，较佳是在介于1纳米与1.6纳米之间的范围内。 
在本文的一些特殊描述性具体实施例中，第一高k介电层与第二高k介电层可具有不同的介电材料。 
在本揭露的第三态样中，提供的是半导体装置结构。在特殊描述性具体实施例中，半导体装置结构可包含形成于半导体衬底中的第一主动区与第二主动区，形成于第一主动区上方的第一栅极电极结构以及形成于第二主动区上方的第二栅极电极结构，其中，第一栅极电极结构包含第一高k介电层与第二高k介电层，第一介电材料具有第一金属物种加入于其中以供调整第一栅极电极结构用的第一功函数，其中，第二栅极电极包含第三高k介电层与第四高k介电层，第三介电材料具有第二金属物种加入于其中以供调整所述第二栅极电极结构用的第二功函数。 
在本文的一些特殊描述性具体实施例中，可由相同材料形成所述第一高k介电层与所述第三高k介电层，及/或所述第一与第二含金属材料可相同，及/或可由相同的材料形成所述第二与第四高k介电层。 
在本文的一些特殊描述性具体实施例中，所述第一高k介电层与所述第二高k介电层可包含相同的介电材料。 
在本文的一些特殊描述性具体实施例中，所述第一高k介电层的 厚度可小于所述第二高k介电层的厚度及/或小于所述第三高k介电层的厚度。 
在本文的一些特殊描述性具体实施例中，所述第三高k介电层的厚度可小于所述第四高k介电层的厚度及/或小于所述第二高k介电层的厚度。 
现将引用附图说明本揭露。图式中所示意的各种结构、系统及装置其目的仅在于说明而非为了以所属领域技术人员所熟知的细节混淆本揭露。虽然如此，仍含括附图以说明并且解释本揭示的描述性实施例。所述部分半导体装置和半导体装置结构可仅包括单一MOS结构，但所属领域技术人员将了解的是，集成电路的实际实现可包括大量此类结构。制造半导体装置及半导体装置结构的各个步骤系广为人知的，所以，为了简洁起见，许多习知的步骤在本文中将仅予以简述，或将予以完全省略而不提供广为人知的程序细节。 
应该理解并且解读本文的用字及词组与所属相关领域的技术人员所理解的用字及词组具有兼容的意义。术语或词组的特殊定义，也就是，有别于所属领域技术人员所理解的普通或惯用意义的定义，用意是要藉由本文对于术语或词组的一致性用法予以隐喻。就术语或词组用意在于具有特殊意义，也就是，不同于所属领域技术人员所理解的术语或词组，的方面来说，此特殊定义应在说明书中以直接并且明确提供术语或词组特殊定义的明确方式予以清楚提出。 
关于图1a至图1e，将概要说明的是描述性具体实施例。图1a概要描述半导体装置100的剖面图，其包含衬底101和半导体层102，如硅基础层等等，其中，必要时，可在衬底101与半导体层102之间形成埋置型绝缘层（图未示）。也就是，装置100可包含具有主体配置或绝缘体上的硅(SOI)配置的装置区。半导体装置100可与对应的半导体区或主动区联结，并且可藉由适当的隔离结构予以侧向划定，如下文将更为详细的说明。再者，在所示制造阶段中，可在高k介电材料153之后形成介电质基础层152，如硅氧化物基础材料或任何其它适当的介电材料，如硅氮氧化物等等。取决于所需材料组成，可藉由氧化及/或沉积，可能还结合其它表面处理等等，以形成介电质基础层152。类似地，高k介电材料153在一个描述性具体实施例中，可呈铪氧化物的 形式予以提供，并且可基于任何适当沉积技术予以沉积。 
图1b概要描述具有含金属覆盖层107形成于高k介电材料153上的半导体装置100，接着是再一含金属材料154，其中，在其它描述性具体实施例中，若斟酌适当，可呈单一材料层的形式提供材料107、154。例如，取决于材料152与153所构成栅极介电材料内待形成功函数调整物种的所需浓度，可呈厚度为数埃至数纳米或甚至更厚的钛氮化物材料的形式提供层件107，同时材料层154的厚度可为数埃至数纳米。应领会的是，图1b描述如可需用于调整P信道晶体管或N信道晶体管之类特定晶体管类型的功函数的材料层堆栈，其中，在其它情况下，可提供另外的材料层，例如，再一钛氮化物材料结合另外的功函数调整物种可如图1b所示予以设于材料系统上面，为的是在其它装置区域中得到所需的功函数调整，其中，图1b的材料系统可已移除。在此情况下，图1b所示的材料系统可设于具有已适度调整材料层154的装置区域中。为了方便起见，任何此类用于形成材料系统以供调整不同导电性类型的晶体管的功函数的配置未示于图1b中。所以，层件107或层件154可包含适当物种，如N信道晶体管用的镧、铝等等，其待加入层件152与153构成的栅极介电材料中。 
图1c概要描述热处理108期间的半导体装置100，其中，层件154或任何内含于其中的物种可予以扩散至栅极介电材料内，也就是高k介电材料153内，并且实质至接口153S，这取决于介电质基础层152的扩散阻绝能力。所以，在可基于约700至1000℃温度范围进行的处理108期间，举例而言，可将固定电荷154A置于材料153、152内，以及较佳是置于接口153S。所以，可形成固定电荷154A的浓度及位置而在半导体装置100中及上面提供用于调整晶体管组件所需功函数，从而阈值电压，的非常均匀条件。 
图1d概要描述进一步先进制造阶段中的装置100，其中，一部分材料层107（图1c）可予以选择性地移除自高k介电材料153上面，其上面待形成具有栅极介电材料的栅极电极结构，尤其是高k介电层，高k介电层接口处具有经可靠调整的功函数。为此，可搭配适当的蚀刻屏蔽应用任何适当的蚀刻配方，其中，高k介电材料153可作用为蚀刻终止材料。所以，可保留一部分层件107，藉以进一步包覆高k 介电材料153。 
此外，如图1d所示，可在具有功函数调整物种154A加入于其中的高k材料153上面形成介电层155，用以形成半导体装置100用的栅极介电结构159。可呈高k材料的形式提供介电层155。根据一些描述性具体实施例，介电层155的高k材料可如同高k材料153，而在其它情况下，为了得到在高k材料153接口处需有功函数调整物种精准放置的栅极电极结构用的所需晶体管效能，可使用任何其它适当的高k介电材料。所属领域技术人员将了解的是，可应用建置良好的CVD技术以形成具有适当厚度的高k材料层。 
图1e概要描述进一步先进制造阶段中的装置100。如所示，晶体管形成于含半导体层102的主动区中，并且可包含可侧向包围信道区162的漏极与源极区161。此外，晶体管100可包含栅极电极结构150，其包括栅极介电结构159，也就是层件152与153，接着是含金属电极材料155，如钛氮化物材料等等，还结合再一电极材料156，如多晶硅材料、硅/锗混合物等等。此外，可在电极材料156、155与栅极介电结构159的侧壁上，根据程序及装置要求形成侧壁间隔物结构160。 
关于形成图1e所示晶体管100用的任何制造技术，可应用例如前述关于半导体装置100的任何适当程序策略，其中，在所示具体实施例中，可基于共通的处理程序形成信道区162及漏极与源极区161。也就是，由于栅极介电结构159内，尤其是高k介电材料152中，功函数调整物种空间分布的高度均匀性，如前所述，阈值电压特性可达成高度均匀性，而同时可提供栅极介电结构159厚度所需的差异。 
所属领域技术人员将了解的是，根据本发明的一些描述性实施例，如图1e所示的晶体管100可针对高效能应用予以设计。取决于晶体管100的特定应用，接着可形成栅极介电结构159，以便提供LVT装置或RVT装置。 
关于图2a至图2m，现在将更细述进一步描述性具体实施例，其中，必要时，也可参照图1a至图1g。 
图2a概要描述半导体装置200的剖面图，其包含衬底201和半导体层202，如硅基础层等等，其中，必要时，埋置型绝缘层（图未示）可形成于衬底201与半导体层202之间，至少在一些装置区中，如区 域200A、200B。也就是，装置200可包含具有主体配置、绝缘体上的硅(SOI)配置的装置区，或这两种配置可用在不同装置区中。对应的半导体区或主动区202A、202B可分别设于装置区200A、200B中，其可藉由适当的隔离结构予以侧向划定，下文有更详细的说明。再者，在所示制造阶段中，可在高k介电材料253之后，于主动区202A、202B上形成介电质基础层252，如硅氧化物基础材料或任何其它适当的介电材料，如硅氮氧化物等等。关于高k介电材料253的厚度及材料组成，可引用半导体装置100如前所述应用相同的准则。取决于所需材料组成，介电质基础层252可藉由氧化及/或沉积予以形成，可能还搭配其它表面处理等等。类似地，高k介电材料253在一个描述性具体实施例中，可呈铪氧化物的形式予以提供，可基于任何适当沉积技术予以沉积。 
图2b概要描述具有含金属覆盖层207形成于高k介电材料253上的半导体装置200，接着是再一含金属材料254，其中，在其它描述性具体实施例中，若斟酌适当，可呈单一材料层的形式提供材料207、254。例如，取决于材料252与253所构成栅极介电材料内待形成功函数调整物种的所需浓度，可呈厚度为数埃至数纳米或甚至更厚之钛氮化物材料的形式提供层件207，同时材料层254的厚度可为数埃至数纳米。应领会的是，图2b描述如可需用于调整P信道晶体管或N信道晶体管之类特定晶体管类型的功函数的材料层堆栈，其中，在其它情况下，可提供另外的材料层，例如，再一钛氮化物材料结合另外的功函数调整物种可如图2b所示予以设于材料系统上面，为的是在其它装置区域中得到所需的功函数调整，其中，图2b的材料系统可已移除。在此情况下，图2b所示的材料系统可设于具有已适度调整材料层254的装置区域中。为了方便起见，任何此类用于形成材料系统以供调整不同导电性类型的晶体管的功函数的配置未示于图2b中。所以，层件207或层件254可包含适当物种，如N信道晶体管用的镧、铝等等，其待加入层件252与253构成的栅极介电材料中。关于形成层件207与254用的沉积技术，可参考半导体装置100，如先前引用图1a至图1f所述。 
图2c概要描述热处理208期间的半导体装置200，其中，层件254或任何内含于其中的物种可予以扩散至栅极介电材料内，也就是高k 介电材料253内，并且实质至接口253S，这取决于介电质基础层252的扩散阻绝能力。所以，在可基于约700至1000℃温度范围进行的处理208期间，举例而言，可将固定电荷254A置于材料253、252内，以及较佳是置于接口253S，其中，实质相同的条件在第一与第二半导体区200A、200B中可占优势。所以，固定电荷254A在主动区202A、202B上面的浓度和位置可实质相同，藉以分别提供非常均匀的条件以供调整所需的功函数，从而还有主动区202A、202B中及上面待形成晶体管组件的阈值电压。 
图2d概要描述进一步先进制造阶段中的装置200，其中，一部分材料层207（图2c）可选择性地予以移离主动区202B上面，其上面待形成，对照主动区202A厚度增加，具有栅极介电材料的栅极电极结构。为此，可搭配适当的蚀刻屏蔽应用任何适当的蚀刻配方，其中，高k介电材料253可作用为主动区202B上面的蚀刻终止材料。所以，主动区202A上面可保留部位207A，藉以进一步包覆高k介电材料253。 
图2e概要描述具有再一介电层251形成于主动区202A、202B上面的装置200。介电层251较佳是以高k材料的形式予以提供。所属领域技术人员将了解的是，介电层的高k材料251在一些明确的实施例中可实质类似于高k材料253。或者，可在其它情况下使用任何其它适当的介电材料，以便针对栅极介电材料厚度需增加的栅极电极结构得到所需的晶体管效能。因此，可选择介电层251的厚度及材料组成，使得主动区202B上面可得到所需的栅极介电材料，还有层件252与253。为此，可应用建置良好的CVD技术以形成具有适当厚度如二氧化硅之类的材料。 
图2f概要描述进一步先进制造阶段中的装置200，其中，介电层251（图2e）予以选择性地移离主动区202A上面。为此，可提供如阻质屏蔽之类的蚀刻屏蔽（图未示），以及可令装置200曝露于适当的蚀刻环境，例如材料251由二氧化硅构成时基于氢氟酸(HF)的湿化学蚀刻环境。可利用其它材料应用任何其它适当的蚀刻化学作用。在蚀刻程序期间，剩余层件207A可当作有效蚀刻终止材料，例如呈钛氮化物的形式，其对HF表玩出高蚀刻选择性，藉以可靠地保护在下面的高k材料253。所以，第一栅极介电材料259A可形成于主动区202A上，并 且可由含功函数调整物种254A的层件252与253所构成，而第二较厚栅极介电材料259B则可形成于主动区202B上，并且可搭配介电层251B由材料252与253构成。另一方面，栅极介电材料259B亦可包含功函数调整物种254A，其具有如同栅极介电材料259A的浓度和空间分布，任何程序相关非均匀性除多，藉以例如依照仍待形成晶体管的阈值电压提供高度均匀性。 
图2g概要描述其中含金属电极材料或覆盖材料255可在栅极介电材料259A、259B上形成的制造阶段中的装置200。在一个描述性具体实施例中，可呈钛氮化物材料的形式提供材料255，而在其它情况下，取决于仍待形成栅极电极结构的总体所需配置，可提供任何其它适当的材料。为此，剩余层件207A（图2f）可藉由可对高k介电材料253具有明显蚀刻选择性的适当蚀刻配方予以移除。因此，可有利地应用任何此类蚀刻配方，以便有效移除钛氮化物材料，同时实质不过度影响高k介电材料253，并且还维持介电层251B的完整性。若需要，可提供用以包覆栅极介电材料259B的蚀刻屏蔽。 
图2h概要描述进一步先进制造阶段中的装置200。如所示，第一晶体管260A形成于主动区202A中及上面，并且可包含漏极与源极区261，其可侧向包围信道区262。类似地，第二晶体管260B可形成于主动区202B中及上面，并且可搭配信道区262包含漏极与源极区261，其中，在若干描述性具体实施例中，漏极与源极区261的及信道区262的掺杂轮廓(doping profile)对于晶体管260A、260B可实质相同。此外，晶体管260A可包含第一栅极电极结构250A，其包括栅极介电结构259A，也就是层件252与253，接着是含金属电极材料255，如钛氮化物材料等等，还结合再一电极材料256，如多晶硅材料、硅/锗混合物等等。类似地，第二晶体管260B可包含第二栅极电极结构250B，第二栅极电极结构250B包含栅极介电材料259B，栅极介电材料259B的厚度因介电层251B搭配材料层252与253的存在而增加。此外，可搭配电极材料256提供含金属材料255。此外，可在电极材料256、255与栅极介电结构259A、259B的侧壁上，根据程序及装置要求形成侧壁间隔物结构257。 
关于形成晶体管260A、260B用的任何制造技术，可应用例如前述 关于半导体装置100的任何适当程序策略，其中，在所示具体实施例中，可基于共通的处理程序形成信道区262及漏极与源极区261而无需对晶体管260A、260B调整最终所需阈值电压用的另外程序。也就是，由于材料252与253内功函数调整物种空间分布的高度均匀性，如前所述，阈值电压特性可达到高度均匀性，而同时可提供栅极介电材料259A、259B所需的厚度差异。 
所属领域技术人员将了解的是，如关于图2a至图2h所述的描述性具体实施例可予以有利地应用在CMOS技术中及/或有关于结合LVT、RVT、HVT与SHVT装置的实现。所属领域技术人员将了解的是，第一晶体管可呈LVT或RVT类型，而第二晶体管可呈HVT或SHVT类型。这未对本发明造成任何限制，以及所属领域技术人员将了解的是，可斟酌任何其它组合。所属领域技术人员将了解的是，在HVT与SHVT应用中，可在第一高k材料层及/或第二高k材料层上沉积再一介电材料。 
所属领域技术人员将了解的是，关于上面所提供各个描述性具体实施例虽未明确说明，一些描述性栅极电极的高k材料层与半导体衬底之间可存在基础氧化物层。 
图3以曲线图方式表示半导体装置结构中栅极氧化物的阈值电压值与厚度值之间的关系。本文中，坐标轴315指栅极氧化物等效厚度值（EOT为等效氧化物厚度；EOT藉由高k材料和基础氧化物厚度予以取得），而坐标轴325指阈值电压值。对于习知的半导体结构，阈值电压与栅极氧化物厚度之间的关系藉由图335予以表示，其中，参考组件符号337所指的正方形表示通常在目前半导体装置中得到的资料值。例如，由于描述性实施例，图标335表示的数据可意指的是，例如，大约2.9纳米的EOTs表示大约70mV/A的长信道阈值电压因抵达高k介电层与如基础氧化物层之类在下面的材料层的接口的功函数调整元素量不同所致的差异。相比之下，图标关系345根据本发明的描述性具体实施例可描述阈值电压对半导体装置结构中栅极氧化物等效厚度或EOT的依存性。在本文中，参考组件符号347所表示的圆圈表示在本揭露描述性具体实施例中得到的资料值。例如，本案发明人已表示出，在本发明的描述性实施例中，由于功函数调整元素在高k介电层接口处的饱和，阈值电压的变异于1.9纳米等级的EOTs几乎约为0 mV/A。根据一些描述性实施例，仅第一高k层厚度的厚度值可为大约2纳米（曲线335）及大约1纳米（曲线345）。 
注意到的是，根据本发明的一些描述性具体实施例，最终栅极氧化物等效厚度可瞄向1.2纳米与1.7纳米之间，使得不同高k层可在0.5纳米与2纳米之间变化，其亦取决于高k材料的k值。 
所属领域技术人员将了解的是，图3中的描述仅是概要表示，以及参考组件符号337与347所指的对象可实际代表至少一个测量资料点或多个资料点，或甚至可表示实验中所得到的中位数或平均资料值。 
以上所揭示的特殊具体实施例仅属描述性，正如本发明可以所属领域的技术人员所明显知道的不同但均等方式予以改进并且实践而具有本文的指导效益。例如，前述工艺步骤可用不同顺序实施。另外，除了作为权利要求书中所述，对于本文所示构造或设计的细节无限制用意。因此，得以证实以上所揭示特殊具体实施例可予以改变或改进并且所有此等变化皆视为落于本发明的范畴及精神内。因此，本文所谋求的保护如权利要求书中所提。 

Claims (18)

1.一种形成半导体装置的栅极电极用的方法，该方法包含：
在半导体衬底的第一主动区上方形成第一高k介电层；
在该第一高k介电层上形成第一含金属材料；
进行第一退火程序；
移除该第一含金属材料以供曝露该第一高k介电层；以及
于进行该第一退火程序后，在该第一介电层上形成第二高k介电层。
2.根据权利要求1所述的方法，其中，所述第一高k介电层经形成具有范围介于0.5纳米与2纳米之间的厚度。
3.根据权利要求2所述的方法，其中，所述第二高k介电层经形成具有范围介于0.7纳米与2纳米之间的厚度。
4.根据权利要求1所述的方法，进一步包含在该半导体衬底的第二主动区上方形成第三高k介电层、在该第三高k介电层上形成第二含金属材料、进行第二退火程序、移除该第二含金属材料以供曝露该第三高k介电层，以及于进行该第二退火程序后，在该第三高k介电层上形成第四高k介电层。
5.根据权利要求4所述的方法，其中，形成该第四高k介电层包含在具有第一厚度大于该第四高k介电层所需目标厚度的该第三高k介电层上沉积该第四高k介电层，以及后续进行蚀刻程序以得到具有该目标厚度的该第四高k介电层。
6.根据权利要求5所述的方法，其中，该第一厚度大于2纳米以及该目标厚度介于0.5纳米与2纳米的范围内。
7.根据权利要求6所述的方法，其中，该第一高k介电层和该第三高k介电层予以连续形成，及/或该第一与第二退火程序予以连续进行，及/或该第一与第二含金属材料的该移除予以连续进行。
8.根据权利要求6所述的方法，其中，该第一高k介电层与该第三高k介电层形成自相同材料，及/或该第一与第二含金属材料相同，及/或该第二与第四高k介电层形成自相同材料。
9.根据权利要求1所述的方法，其中，该第一高k介电层与该第二高k介电层包含相同的介电材料。
10.一种用于半导体装置的栅极电极结构，该栅极电极结构包含：
位于半导体衬底的第一主动区上方的第一高k介电层；
位于该第一介电层上的第二高k介电层；
其中，该第一高k介电层具有加入于其中的金属物种以供调整该第一高k介电层的功函数。
11.根据权利要求10所述的栅极电极结构，其中，该第一高k介电层具有范围介于0.5纳米与2纳米之间的厚度。
12.根据权利要求11所述的栅极电极结构，其中，该第二高k介电层具有范围介于0.7与2纳米之间的厚度。
13.根据权利要求10所述的栅极电极结构，其中，该第一高k介电层与该第二高k介电层具有不同的介电材料。
14.一种半导体装置结构，包含：
形成于半导体衬底中的第一主动区与第二主动区；
形成于该第一主动区上方的第一栅极电极结构以及形成于该第二主动区上方的第二栅极电极结构；
其中，该第一栅极电极结构包含第一高k介电层与第二高k介电层，该第一介电材料具有加入于其中的第一金属物种以供对该第一栅极电极结构调整第一功函数；
其中，该第二栅极电极包含第三高k介电层与第四高k介电层，该第三介电材料具有加入于其中的第二金属物种以供对第二栅极电极结构调整第二功函数。
15.根据权利要求14所述的半导体装置结构，其中，该第一高k介电层与该第三高k介电层形成自相同材料，及/或该第一与第二含金属材料相同，及/或该第二与第四高k介电层形成自相同材料。
16.根据权利要求14所述的半导体装置结构，其中，该第一高k介电层与该第二高k介电层包含相同的介电材料。
17.根据权利要求14所述的半导体装置结构，其中，该第一高k介电层的厚度小于该第二高k介电层的厚度及/或小于该第三高k介电层的厚度。
18.根据权利要求14所述的半导体装置结构，其中，该第三高k介电层的厚度小于该第四高k介电层的厚度及/或小于该第二高k介电层的厚度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293556B2 (en) * 2014-07-29 2016-03-22 Globalfoundries Inc. Semiconductor structure including a ferroelectric transistor and method for the formation thereof
CN109980014B (zh) * 2019-03-26 2023-04-18 湘潭大学 一种后栅极铁电栅场效应晶体管及其制备方法
US11610822B2 (en) 2020-01-31 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structures for tuning threshold voltage
CN113468845A (zh) * 2020-03-31 2021-10-01 中芯国际集成电路制造(上海)有限公司 工艺制造方法、阈值电压的调节方法、设备和存储介质
US11784052B2 (en) 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
DE102020130401A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008095A (en) * 1998-08-07 1999-12-28 Advanced Micro Devices, Inc. Process for formation of isolation trenches with high-K gate dielectrics
US7772073B2 (en) * 2007-09-28 2010-08-10 Tokyo Electron Limited Semiconductor device containing a buried threshold voltage adjustment layer and method of forming
JP5235784B2 (ja) * 2009-05-25 2013-07-10 パナソニック株式会社 半導体装置
DE102009039418B4 (de) * 2009-08-31 2013-08-22 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Einstellung der Austrittsarbeit in Gate-Stapeln mit großem ε, die Gatedielektrika mit unterschiedlicher Dicke enthalten
JP2011054872A (ja) * 2009-09-04 2011-03-17 Panasonic Corp 半導体装置及びその製造方法
DE102009047310B4 (de) * 2009-11-30 2013-06-06 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Austrittsarbeitseinstellung in Gate-Stapeln mit großem ε für Bauelemente mit unterschiedlichen Schwellwertspannungen
US20120313158A1 (en) * 2011-06-09 2012-12-13 Beijing Nmc Co., Ltd. Semiconductor structure and method for manufacturing the same

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