JP7013049B2 - トンネル電界効果トランジスタ及びその設計方法 - Google Patents
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Description
例えば、図1に示すトランジスタの伝達特性に示すように、前記MOSトランジスタの伝達特性においては、ON電流の立ち上がり、つまりs値(subthreshold値)を60mV/decade以下とする急峻な立ち上がりを実現することができない。なお、図1中、横軸は、ゲート電圧を示し、縦軸は、対数表示のドレイン電流を示す。
半導体のバンド間トンネル現象を利用したトンネル電界効果トランジスタは、その一つであり、前記MOSトランジスタとは異なるトンネル効果という原理を用いているため、図1に示すように、ON電流の立ち上がりを60mV/decade以下とする急峻な立ち上がりを得ることが可能であり、延いては、電源電圧の低減を効果的に実現することができる。
このような構成からなるトンネル電界効果トランジスタ100では、ゲート電極106a,bからゲート電圧が印加されると、ソース領域101中のキャリアがソース領域101とチャネル領域102との境界面であるトンネル接合面を通過するトンネル現象が生じ(図2中の矢印参照)、延いては、ドレイン電流を生じさせることができる(前記ダブルゲート構造を有するトンネル電界効果トランジスタについて、例えば、非特許文献1参照。また、前記ドレインオフセット構造を有するトンネル電界効果トランジスタについて、例えば、非特許文献2参照)。
したがって、トンネル電界効果トランジスタ100では、前記トンネル現象に基づき、前記ゲート電圧を制御することでトランジスタ動作が可能となる。また、低い前記ゲート電圧で急峻なスイッチングが可能であるため、LSIの低消費電力化を期待できる。
その結果、トンネル電界効果トランジスタ100では、前記ゲート電圧が0.1V以下程度の極低電圧領域でしか、前記MOSトランジスタが持つ前記ドレイン電流のON/OFF比に勝るON/OFF比が得られない。
極低電圧領域での動作では、閾値電圧のバラつきによる歩留まりの悪化が深刻となる問題があることから、トンネル電界効果トランジスタ100としては、低電圧動作のスコープとなっている0.3V~0.5V(絶対値)を含む低電圧領域での前記ゲート電圧で前記MOSトランジスタが持つ前記ドレイン電流のON/OFF比に勝るON/OFF比を実現することが求められる。
なお、ここでは、ダブルゲート型のトンネル電界効果トランジスタ100を例として説明をしたが、この他の形式の前記トンネル電界効果トランジスタにおいても、同様の問題を有している。
従来のトンネル電界効果トランジスタ100(図2参照)では、ドレイン領域103側に向けて延在するソース領域101の延在端が、ゲート電極106a,bのドレイン領域103側の側面(図中、右側の側面)に対する距離に比べて、ゲート電極106a,bのソース領域101側の側面(図中、左側の側面)に対する距離が短く設定される。即ち、前記ゲート部で制御されるチャネル領域102の部分が広く、前記キャリアをチャネル領域102にトンネルさせる長いトンネルパスが出現し得る。
こうした設定のトンネル電界効果トランジスタ100のドレイン電流-ゲート電圧特性と、バンド間トンネルによるキャリア生成量とについて説明すると、ドレイン電流-ゲート電圧特性は、図3に示すように、一次ゲート電圧(0.6V、図中(a)で示す)付近でドレイン電流の立ち上がりが確認され、一次ゲート電圧よりも高い二次ゲート電圧(1.4V、図中(b)で示す)付近で、ON状態となることが確認される。前記一次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布は、図4(a)に示す通りであり、トンネル率が低い、長いトンネルパスが発生していることが確認される。また、前記二次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布は、図4(b)に示す通りであり、トンネル率が高い、短いトンネルパスが発生していることが確認される。
つまり、トンネル電界効果トランジスタ100では、前記一次ゲート電圧付近において、トンネル率が低い、長いトンネルパスにより、緩やかなドレイン電流の立ち上がりを見せ、前記二次ゲート電圧付近において、トンネル率が高い、短いトンネルパスにより、ON状態となる。
なお、図3は、トンネル電界効果トランジスタ100のドレイン電流-ゲート電圧特性を示す図であり、図4(a)は、一次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図(1)であり、図4(b)は、二次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図(1)である。
すると、これまで前記一次ゲート電圧で発生していたトンネル率の低いトンネルパス(長いトンネルパス)が消失し、前記一次ゲート電圧より高い前記二次ゲート電圧に向けてゲート電圧を上げていくと、突如、トンネル率の高いトンネルパス(短いトンネルパス)が現れ、ドレイン電流が急峻な立ち上がりを見せることとなる。
この様子を図5、図6(a),(b)を参照しつつ説明する。なお、図5は、改変されたトンネル電界効果トランジスタのドレイン電流-ゲート電圧特性を示す図であり、図6(a)は、一次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図(2)であり、図6(b)は、二次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図(2)である。
図5に示すように、前記一次ゲート電圧(0.6V、図中(a)で示す)付近では、ドレイン電流の立ち上がりが確認されず、前記一次ゲート電圧より高い前記二次ゲート電圧に向けてゲート電圧を上げていくと、1V付近のゲート電圧で急峻な立ち上がりのドレイン電流-ゲート電圧特性が確認される。このドレイン電流の立ち上がりは、図5中に点線で示すトンネル電界効果トランジスタ100におけるドレイン電流の立ち上がりと比較して、極めて急峻であり、OFF電流の発生を大幅に省くことができている。
前記一次ゲート電圧では、図6(a)に示すように、トンネル電界効果トランジスタ100で発生していた長いトンネルパス(図4(a)参照)が消失し、前記二次ゲート電圧では、図6(b)に示すように、トンネル率が高い、短いトンネルパスが発生していることが確認される。
このことは、前記ゲート部で制御されるチャネル領域102の部分を狭くする、つまり、ソース領域101の延在端をゲート電極106a,bのドレイン領域103側の側面付近の位置にまで延在させると、トンネル率が低い、長いトンネルパスを発生させずに、トンネル率が高い、短いトンネルパスによるドレイン電流の急峻な立ち上がりが得られ、延いては、ドレイン電流の優れたON/OFF比特性が得られることを意味する。
<1> ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記ソース領域の一部が配され、前記底面と前記ソース領域の一部とが接する構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタであって、前記ソース領域-前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をLGとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をLOVとしたとき、下記式(1)で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるLTGが、下記式(2)及び式(3)の各条件を満たすことを特徴とするトンネル電界効果トランジスタ。
また、前記式(3)中、Ldirectは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域-前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域-前記ドレイン領域間の最短距離を示し、LOFFは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。
<2> LTGが、更に下記式(4)の条件を満たす前記<1>に記載のトンネル電界効果トランジスタ。
<3> ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記チャネル領域の一部と、前記底面と平行な面とされる前記チャネル領域の一部に対する支持面が形成される前記ソース領域の一部とがこの順で配され、前記底面と前記支持面とが前記チャネル領域の一部で離間された構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタであって、前記ソース領域-前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をLGとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をLOVとしたとき、下記式(1)で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるLTGが、下記式(3)及び式(5)の各条件を満たすことを特徴とするトンネル電界効果トランジスタ。
また、前記式(5)中、lt_OFFは、前記トンネル電界効果トランジスタのOFF状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示し、TEPIは、前記底面と前記支持面との間の最短距離を示す。
<4> 半導体層の形成材料が、Si及びGeのいずれかである前記<1>から<3>のいずれかに記載のトンネル電界効果トランジスタ。
<5> 半導体層の上面及び底面における対向する各面上の位置にゲート部がそれぞれ配されるダブルゲート構造、及び、シリコン酸化膜上に前記半導体層と前記ゲート部とがこの順で配されるSOI構造のいずれかの構造を有する前記<1>から<4>のいずれかに記載のトンネル電界効果トランジスタ。
<6> ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記ソース領域の一部が配され、前記底面と前記ソース領域の一部とが接する構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタに対し、前記ソース領域-前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をLGとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をLOVとしたとき、下記式(1)で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるLTGが、下記式(2)及び式(3)の各条件を満たすように設計することを特徴とするトンネル電界効果トランジスタの設計方法。
また、前記式(3)中、Ldirectは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域-前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域-前記ドレイン領域間の最短距離を示し、LOFFは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。
<7> LTGが、更に下記式(4)の条件を満たす前記<6>に記載のトンネル電界効果トランジスタの設計方法。
<8> ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記チャネル領域の一部と、前記底面と平行な面とされる前記チャネル領域の一部に対する支持面が形成される前記ソース領域の一部とがこの順で配され、前記底面と前記支持面とが前記チャネル領域の一部で離間された構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタに対し、前記ソース領域-前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をLGとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をLOVとしたとき、下記式(1)で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるLTGが、下記式(3)及び式(5)の各条件を満たすように設計することを特徴とするトンネル電界効果トランジスタの設計方法。
また、前記式(5)中、lt_OFFは、前記トンネル電界効果トランジスタのOFF状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示し、TEPIは、前記底面と前記支持面との間の最短距離を示す。
本発明のトンネル電界効果トランジスタ及びその設計方法について、図面を参照しつつ説明する。
第1実施形態について、図7を参照しつつ説明する。図7は、第1実施形態に係るトンネル電界効果トランジスタ10の構成を説明する説明図である。
トンネル電界効果トランジスタ10は、半導体層4、第1のゲート部、第2のゲート部、絶縁部7a,bを有する。
半導体層4は、ソース領域1、ソース領域1に隣接して配され、その境界面をソース領域1中のキャリアをトンネル通過させるトンネル接合面とするチャネル領域2、及び、チャネル領域2に隣接して配され、チャネル領域2からキャリアが輸送されるドレイン領域3で形成される。つまり、半導体層4は、その層内方向において、チャネル領域2を介してソース領域1とドレイン領域3とを対向配置させて形成される。
前記半導体材料としては、特に制限はなく、例えば、シリコン(Si)、ゲルマニウム(Ge)及びこれらの合金(SiGe)が挙げられ、こうした半導体材料で形成される公知の半導体基板を用いることができる。
また、前記イオン注入方法としては、特に制限はなく、公知のイオン注入方法により実施することができ、例えば、公知のイオン注入装置を用い、前記半導体材料の層に対して、二フッ化ホウ素(BF2)ガス、ホスフィン(PH3)ガス、アルシン(AsH3)ガス等の原料ガス、固体P、固体As等の原料固体をイオン源として、前記半導体材料の層に対して打ち込むことで実施することができる。
ソース領域1及びドレイン領域3の形成方法としては、前記イオン注入後、前記不純物物質を活性化アニールにより活性化させる方法が挙げられる。
前記活性化アニールの方法としては、特に制限はなく、公知の活性化アニールと同様に実施することができ、例えば、ハロゲンランプを用いて光を照射し、加熱する方法が挙げられる。
この場合、前記半導体材料の層中、ソース領域1及びドレイン領域3以外の部分がチャネル領域2とされる。
この場合、単一の化合物半導体で半導体層4を形成してもよく、複数の化合物半導体材料のヘテロ接合により、前記トンネル接合面を有する半導体層4を形成してもよい。
前者の場合、ソース領域1、チャネル領域2及びドレイン領域3を形成する方法としては、Si、Ge、SiGe合金の場合と同様に、前記不純物物質をイオン注入して、ソース領域1及びドレイン領域3を形成し、これ以外の領域をチャネル領域2とする方法が挙げられる。
また、後者の場合、ソース領域1、チャネル領域2及びドレイン領域3を形成する方法としては、例えば、ソース領域1をInAsで形成し、ドレイン領域3をInPで形成し、チャネル領域2をInGaAsで形成して、領域界面におけるエネルギーレベル差が大きいヘテロ接合とし、ソース領域1及びチャネル領域2のヘテロ接合面を前記トンネル接合面とする方法が挙げられる。
なお、前記ヘテロ接合としては、Si、Ge、SiGe合金と、GaAs、InGaAs、InAs、InP等との任意の組み合わせで形成してもよい。
前記第1のゲート部は、半導体層4上にゲート絶縁膜5aとゲート電極6aとをこの順で配して形成され、柱状の構造とされる。
また、前記第2のゲート部は、前記第1のゲート部が配される半導体層4の面を上面として、底面上の対向位置に配され、半導体層4の底面上にゲート絶縁膜5bとゲート電極6bとをこの順で配して形成され、柱状の構造とされる。
即ち、トンネル電界効果トランジスタ10は、半導体層4の上面及び底面における対向する各面上の位置にゲート部がそれぞれ配されるダブルゲート構造とされる。なお、トンネル電界効果トランジスタ10は、半導体層4の厚みの中心を通るチャネル方向の線を対象軸とした線対称の構造とされるが、前記第1のゲート部と前記第2のゲート部とで、対称性のない構造としてもよく、後述のLTGの条件についても、前記第1のゲート部と前記第2のゲート部との少なくともいずれかとの関係で、満足するものであればよい。
ゲート絶縁膜5a,bの形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、SiO2、HfO2、Al2O3、ZrO2等が挙げられる。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Al、TiN、TaN、NiSi等が挙げられる。
絶縁部7aは、ゲート電極6aの側面を覆うように配され、絶縁部7bは、ゲート電極6bの側面を覆うように配される。なお、本例では、絶縁部7a,bが、前記第1のゲート部又は前記第2のゲート部の側面を覆うように配される。
絶縁部7a,bの形成方法としては、特に制限はなく、ALD法、スパッタリング法、CVD法が挙げられる。
絶縁部7a,bの形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、SiO2等が挙げられる。
なお、絶縁部7a,bは、外部との絶縁性を確保するための絶縁性サイドウォール、層間絶縁膜に相当し、これら公知の部材と同様に形成することができる。
トンネル電界効果トランジスタ10としては、ゲート絶縁膜5a側の面である前記第1のゲート部の底面下にソース領域1の一部が配され、前記底面とこのソース領域1の一部とが接する構造とされる。即ち、前記第1のゲート部とソース領域1とが離間されず、接する構造とされる。
また、前記第2のゲート部とソース領域1との関係も、前記線対称の構造から前記第1のゲート部とソース領域1との関係と同様とされる。
トンネル電界効果トランジスタ10では、前記第1のゲート部(前記第2のゲート)で制御されるチャネル領域2の部分を狭くする、つまり、ソース領域1の延在端をゲート電極6a(ゲート電極6b)のドレイン領域3側の側面付近の位置にまで延在させると、トンネル率が低い、長いトンネルパスを発生させずに、トンネル率が高い、短いトンネルパスによるドレイン電流の急峻な立ち上がりが得られ、延いては、ドレイン電流の優れたON/OFF比特性が得られることを原理として設計される。
そのため、ソース領域1の前記延在端とゲート電極6a(ゲート電極6b)のドレイン領域3側の側面との位置関係が本発明における技術の核となる。
以下では、この位置関係について詳細に説明を加える。
先ず、ソース領域1の前記延在端がゲート電極6a(ゲート電極6b)のドレイン領域3側の側面付近にあれば、前記原理を適用できることが明白であることから、逆にソース領域1の前記延在端とゲート電極6a(ゲート電極6b)のドレイン領域3側の側面とがどの程度離れていても前記原理を適用できるかとの観点から説明を行う。
また、前記式(3)中、Ldirectは、ソース領域1とドレイン領域3とを結ぶトンネルパスの形成により、前記キャリアがソース領域1-ドレイン領域3間を移動する直接トンネルを規制するソース領域1-ドレイン領域3間の最短距離を示し、LOFFは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。
また、前記式(3)中のLdirectとしては、材料固有の値を持つことが知られており、公知の情報から設定される。例えば、ソース領域1及びチャネル領域2の形成材料がSiの場合は、30nm程度とされる。
また、以下では、前記ドレイン側基準位置(ゼロ)を基準としてドレイン領域3からソース領域1に向かう前記チャネル方向と平行な方向のLTGの値を正の値(上限側)とし、ソース領域1からドレイン領域3に向かう前記チャネル方向と平行な方向のLTGの値を負の値(下限側)として説明する。
LTGを正の値として大きな値を設定し、従来のトンネル電界効果トランジスタ100(図2参照)の構成に近づけていくと、トンネル率が低い、長いトンネルパスの発生を抑制することができなくなり、ドレイン電流のON/OFF比向上の効果が失われる。
先ず、ON/OFF比向上の効果を議論するため、トンネル電界効果トランジスタ10のON状態について説明する。
トンネル電界効果トランジスタ10では、図8中の矢印で示すように、高いゲート電圧が掛かり、ソース領域1の前記延在端近傍における空乏化が進むと、ゲート電圧によるトンネル距離の変化が緩やかになり、結果としてドレイン電流の増大が鈍ってくる。なお、図8は、ゲート電圧が高くなるにつれてドレイン電流の増大が鈍ることを示す説明図である。
トンネル電界効果トランジスタ10では、図9に示すように、十分高いゲート電圧が掛かると、ソース領域1の前記延在端近傍におけるキャリア濃度が真性キャリア濃度まで空乏化し、トンネル先となる蓄積層2’が前記延在端まで伸びる。この状態をON状態と定義する。なお、図9は、ON状態を説明するためのソース領域-チャネル領域の部分拡大図である。
ON状態では、最短のトンネル距離がチャネル領域2の厚み方向と略同一の方向で決まり、その距離は、ソース領域1の上端側の空乏層幅Wdep程度となる。
また、ON状態では、前記最短のトンネル距離が空乏層幅Wdepから大きく変化しなくなるため、図8に示すようにゲート電圧上昇に対するドレイン電流の増大が小さくなる。
なお、前記参考文献1は、下記参考文献2で提唱されるKaneの式及びKaneの物理パラメータを詳細に検討したうえで、これらが詳述された文献であり、前記式(C)では、前記参考文献1の記載に従って、A,B,P及びF0のそれぞれが設定される。
参考文献1:K. H. Kao et al., IEEE Trans. Electron Devices 59, 292 (2012)
参考文献2: Kane, J. Appl. Phys. 32, 83 (1961)
OFF電流のラインを決めるON/OFF電流比をRONOFFとすると、前記式(E)のexp項の大きさの比較と、前記式(A)で表されるON状態のトンネル距離lt_ONとから、トンネル電界効果トランジスタ10のOFF状態において、前記キャリアがソース領域1から前記トンネル接合面を介してチャネル領域2に移動する最短のトンネル距離を示すlt_OFFは、下記式(H)で表すことができる。
つまり、LTGをlt_OFF未満とする前記式(2)の条件を満足させると、トンネル率が低い、長いトンネルパスによるドレイン電流を発生させずに、トンネル率が高い、短いトンネルパスによるドレイン電流の急峻な立ち上がりの効果のみを享受することができる。
よって、この想定におけるLTGの条件は、前記式(2)に従って、LTG<11.3nmとして設定することができる。
なお、前記式(2)の条件が妥当であることは、後述のシミュレーション試験の検証結果からも裏付けられる。
LTG(=LG-LOV)の値が0又は負の値、つまり、ソース領域1の前記延在端が前記ドレイン側基準位置とゲート電極6a(ゲート電極6b)の高さ方向で対向する半導体層4中の位置にあるか又はこの位置を突き抜けてソース領域1の前記延在端をドレイン領域3に近づけると、ソース領域1-ドレイン領域3間で直接トンネルが生じ、その直接トンネル電流が無視しづらい大きさになり得る。そのため、LTGが下記式(3)を満たすことが求められる。
以上のように、前記式(3)が与えるLTGの下限は、ドレインオフセット長LOFF に依存して幅広く設定される。しかし、後述するソース領域1の空乏化の条件から、トンネル電界効果トランジスタ10では、前記式(3)の条件に加えて、下記式(4)で与えられるLTGの条件を満たすことが求められる。
LTG(=LG-LOV)の値が0又は負の値を持つ場合の構成について、特に、負の値を持つ場合を例に説明する。
この場合、ソース領域1の前記延在端が前記ドレイン側基準位置とゲート電極6a(ゲート電極6b)の高さ方向で対向する半導体層4中の位置を突き抜けた位置に存在する。このソース領域1の突き抜けた部分は、絶縁部7a(絶縁部7b)と接する。
そのため、LTG(=LG-LOV)の値が負の値を持つ場合、ON状態となるためには、ソース領域1において、前記第1のゲート部(前記第2のゲート部)に接する部分に加え、絶縁部7a(絶縁部7b)に接する部分についても空乏化され、ソース領域1中のキャリアのトンネル先がチャネル領域2中に形成される必要がある。
このことは、絶縁部7a(絶縁部b)を介したフリンジ電界がソース領域1の前記延在端を空乏化できるほど強いゲート電圧を加えないと、ON電流が得られないことを意味し、具体的には、図11に示すソース領域1の「-LTG」で示す部分全体が空乏化されるまで、空乏領域1’が広がらなければ、ON電流が得られない。なお、図11は、LTG(LG-LOV)の値が負の値を持つ場合の前記ゲート部、ソース領域1、チャネル領域2、ドレイン領域3及び絶縁部7aの関係を示す拡大図である。
加えて、ゲート電圧によるソース領域1の前記延在端側の空乏化に関する制御性が低くなることから、ドレイン電流-ゲート電圧特性を示す急峻なスロープ特性に悪影響を与える。
そのため、ソース領域1の前記延在端の電束密度εSWEfedgeの低減がゲート絶縁膜5aにおける電束密度εOXEOXの1/2までとする制限を与えると、LTGの条件として、前記式(4)で表される条件を満たす必要がある。
ただし、絶縁部7aの誘電率が小さい場合、前記式(4)のLTGの値が負の平方根となることがある。これは、LTGが負となるソース領域1の前記延在端の空乏化が困難であることを意味し、その場合、次式、LTG>0が下限を与える式となる。
なお、前記式(4)の条件が妥当であることは、後述のシミュレーション試験の検証結果からも裏付けられる。
以上では、図11に基づき、ゲート絶縁膜5a、ゲート電極6a、絶縁部7aを例とした説明を行ったが、ゲート絶縁膜5b、ゲート電極6b、絶縁部7bについても同様の事項を適用して、前記下限を設定することができる。
次に、第2実施形態について、図12を参照しつつ説明する。図12は、第2実施形態に係るトンネル電界効果トランジスタ20の構成を説明する説明図である。
トンネル電界効果トランジスタ20は、半導体層24、第1のゲート部、第2のゲート部、絶縁部27a,bを有する。
また、半導体層24は、ソース領域21、チャネル領域22及びドレイン領域23で形成される。
また、前記第1のゲート部は、半導体層24上にゲート絶縁膜25aとゲート電極26aとをこの順で配して形成され、柱状の構造とされる。
また、前記第2のゲート部は、前記第1のゲート部が配される半導体層24の面を上面として、底面上の対向位置に配され、半導体層24の底面上にゲート絶縁膜25bとゲート電極26bとをこの順で配して形成され、柱状の構造とされる。
トンネル電界効果トランジスタ20は、これらの構造を持つ点で、前記第1のゲート部及び前記第2のゲート部と、ソース領域1とが離間されず、接する構造とされるトンネル電界効果トランジスタ10と相違する。
また、前記式(5)中、lt_OFFは、トンネル電界効果トランジスタ20のOFF状態において、前記キャリアがソース領域21から前記トンネル接合面を介してチャネル領域22に移動する最短のトンネル距離を示し、TEPIは、前記底面と前記支持面との間の最短距離を示す。
即ち、前記第1のゲート部(第2のゲート部)とソース領域21とが、TEPIの距離を持って離間されるため、前記式(A)~式(H)を通じて検討を行った、トンネル率が高い、短いトンネルパスよりも短い長さのトンネルパスに由来するキャリアの移動のみを許容するLTGの条件が、トンネル電界効果トランジスタ10では、チャネル方向と平行な方向でソース領域1の前記延在端上部(下部)からゲート絶縁膜5a(ゲート絶縁膜5b)底面におけるドレイン領域3側のドレイン領域端に至るトンネルパスに基づき設定されるのに対し、トンネル電界効果トランジスタ20では、トンネルパスが図12中の丸印付きの矢印の方向に延びる、ソース領域21の延在端上部(下部)からゲート絶縁膜25a(ゲート絶縁膜25b)底面におけるドレイン領域23側のドレイン領域端に至るトンネルパスに基づき設定されるため、トンネル電界効果トランジスタ20では、前記式(1)で表されるLTGの上限(正の値)が、前記式(2)に代えて、前記式(5)を満たすことが求められる。
本発明のトンネル電界効果トランジスタの実施形態として、前記第1実施形態及び前記第2実施形態を例示して説明をしたが、前記第1実施形態及び前記第2実施形態以外の公知の構造を利用して構成することを制限するものではない。
図13(a)~(c)に前記TriGate構造を利用した構成例を示す。なお、図13(a)は、TriGate構造のトンネル電界効果トランジスタの実施形態を示す斜視図であり、図13(b)は、図13(a)のy-z面におけるトランジスタ構造の要部を示す説明図であり、図13(c)は、図13(a)のx-z面におけるトランジスタ構造の要部を示す説明図である。
このTriGate構造のトンネル電界効果トランジスタにおいても、これら図13(a)~(c)に示す通り、前記第1実施形態について説明した前記第1のゲート部、ソース領域1、チャネル領域2及びドレイン領域3と共通するゲート部、ソース領域、チャネル領域及びドレイン領域の位置関係を採用してLTGを設定することができ、ドレイン電流のON/OFF比向上の効果を得ることができる。
図14(a)~(c)に前記GAA構造を利用した構成例を示す。なお、図14(a)は、GAA構造のトンネル電界効果トランジスタの実施形態を示す斜視図であり、図14(b)は、図14(a)のy-z面におけるトランジスタ構造の要部を示す説明図であり、図14(c)は、図14(a)のx-z面におけるトランジスタ構造の要部を示す説明図である。
このGAA構造のトンネル電界効果トランジスタにおいても、これら図14(a)~(c)に示す通り、前記第1実施形態について説明した前記第1のゲート部、前記第2のゲート部、ソース領域1、チャネル領域2及びドレイン領域3と共通する第1のゲート部、第2のゲート部、ソース領域、チャネル領域及びドレイン領域の位置関係を採用してLTGを設定することができ、ドレイン電流のON/OFF比向上の効果を得ることができる。
縦型GAA構造は、x方向に沿ってソース領域-ドレイン領域が形成される図14(a)に示す前記GAA構造に対し、ソース領域-ドレイン領域の形成方向をz方向に変更したものである。図15(a)は、図14(a)のx-y面と共通する面におけるトランジスタ構造の要部を示す説明図であり、図15(b)は、図14(a)のy-z面と共通する面におけるトランジスタ構造の要部を示す説明図である。
縦型GAA構造においても、これら図15(a),(b)に示す通り、前記第1実施形態について説明した前記第1のゲート部、ソース領域1、チャネル領域2及びドレイン領域3と共通するゲート部、ソース領域、チャネル領域及びドレイン領域の位置関係を採用してLTGを設定することができ、ドレイン電流のON/OFF比向上の効果を得ることができる。
なお、TCADシステム(HyENEXSS)には、非局所電界を用いたバンド間トンネルモデルに関する物理モデルが組み込まれたものを使用した。
具体的には、下記参考文献3に従い、伝導帯及び価電子帯の各空間分布からトンネルパスを決定し、前記トンネルパス上における平均の電界(非局所電界)を計算し、次のKaneの式からトンネル率Gを計算する方式を採用した。なお、Kaneの式については、下記参考文献1,2が参考となる。
参考文献1:K. H. Kao et al., IEEE Trans. Electron Devices 59, 292 (2012)
参考文献2:Kane, J. Appl. Phys. 32, 83 (1961)
参考文献3:Fukuda et al., IWCE, pp. 1-4 (2014)
シミュレーション試験1として、図16に示す構成のダブルゲート型のトンネル電界効果トランジスタ30を対象にシミュレーション試験を行った。なお、図16は、シミュレーション試験1の対象としたダブルゲート型のトンネル電界効果トランジスタの構成を示す図である。
ソース領域31は、シリコンにP型不純物が2×1020cm-3の濃度でドープされたP型半導体領域とした。
チャネル領域32は、シリコンにP型不純物が2×1018cm-3の濃度でドープされたP型半導体領域とした。
ドレイン領域33は、シリコンにN型不純物が2×1020cm-3の濃度でドープされたN型半導体領域とした。
半導体層34の厚み(TSi)は、10nmとした。
ゲート絶縁膜35a,bは、それぞれSiO2で形成されることとし、幅をゲート長(LG)と同じとし、厚み(TOX)を0.8nmとした。
ゲート電極36a,bは、Alで形成されることとした。また、ゲート絶縁膜35a及びゲート電極36aで構成される第1のゲート部と、ゲート絶縁膜35b及びゲート電極36bで構成される第2のゲート部とを共通の構造とし、それぞれの高さ(TG)を50nmとした。
ここで、ゲート電極36a,bのゲート長(LG)は、7nm~22nmの範囲で変化させて設定し、各設定ごとにシミュレーション試験を行った。また、これと関連して、ソース領域31の延在距離LOVを10nmとし、前記式(1)で表されるLTG(=LG-LOV)を-3nm~12nmの範囲で変化させることとし、また、ドレインオフセット距離(LOFF)を73nm~58nmの範囲で変化させることとした。
ソース領域31側の絶縁部37a,37b(図中、左側)は、それぞれSiO2で形成されることとし、幅(LSW1)を60nmとし、高さを前記第1のゲート部及び前記第2のゲート部の高さ(TG)と同じとした。
ドレイン領域33側の絶縁部37a,37b(図中、右側)は、それぞれSiO2で形成されることとし、幅(LSW2)をゲート長(LG)の変化に合せて93nm~78nmの範囲で変化させることとし、高さを前記第1のゲート部及び前記第2のゲート部の高さ(TG)と同じとした。
なお、ゲート長(LG)の変化に関与しない各部の寸法及び各部の構成は、それぞれ、標準的なトンネル電界効果トランジスタに準じて設定するものである。
Siの基本物性として、次の設定を行った。
・ 比誘電率:11.7
・ 電子親和力:4.07eV
・ バンドギャップ:1.12eV
トンネル電界効果トランジスタ30の構成に応じて、前記Kaneの式におけるパラメータA,B,P,F0を次のように設定した。
・ A:4×1014cm-3
・ B:19MV/cm
・ P:2.5
・ F0:1MV/cm
キャリアの移動度に関連して、次の設定を行った。
・ 格子散乱移動度:電子1,417cm2V-1s-1,ホール470cm2V-1s-1
・ Masettiの不純物依存モデル、Scharfetterの水平電界モデル及びLombardiの垂直電界モデルを利用する。
SiO2の基本物性として、次の設定を行った。
・ 比誘電率:3.9
・ 電子親和力:0.97eV
・ バンドギャップ:9.0eV
Alの基本物性として、次の設定を行った。
・ 仕事関数:4.2eV
トンネル電界効果トランジスタ30の構成に基づく計算結果からドレイン電圧VDを0.3Vとした。
前記式(A)の定義に従って、キャリア分布の解析からON状態の電流を1×10-7A/μmと決定し、OFF電流をその10-7倍の1×10-14A/μmと設定した。
以上の条件により、前記式(1)で表されるLTG(=LG-LOV)の好適な範囲は、前記式(2)及び前記(3),(4)に基づき、-1.75nm<LTG<11.3nmと計算される。
LTGの好適な範囲から外れる場合について、図17に示すように、LTGが12nmのときは、標準的なトンネル電界効果トランジスタ(Standard TFET)と同様のドレイン電流Id-ゲート電圧VG特性であり、ON/OFF比の向上が確認されなかった。また、LTGが-3nmのときは、0V~3Vのゲート電圧VGの範囲でドレイン電流Idの増大が確認されず、ON状態にならなかった。
一方、LTGの好適な範囲に含まれる、LTGが-1.5nm,0nm,4nm,8nmである場合については、図17に示すように、標準的なトンネル電界効果トランジスタ(Standard TFET)と比較して、ドレイン電流Idの立ち上がりが急峻であり、ON/OFF比の向上が顕著に現れている。また、LTGの設定により、トンネル電界効果トランジスタ30を広範な駆動電圧の範囲で動作させることができることが確認される。
また、シミュレーション試験1では、任意のゲート電圧を基準ゲート電圧VOFFとし、前記ゲート電圧が前記基準ゲート電圧VOFFから0.1V変動する間で算出され、前記基準ゲート電圧VOFFの設定値に応じて0.1V刻みで複数得られるs値(subthreshold値)の平均値(save0.1V値)のうち、最小の値(save0.1V_min値)が、以下に示すように60mV/decadeを下回る結果となっている。なお、この最小の値(save0.1V_min値)は、0.1V刻みで前記ゲート電圧を変動させたときのトンネル電界効果トランジスタ30がON状態に切り替わる直前の最も急峻なドレイン電流-ゲート電圧特性の立ち上がりを指標するものである。
・ LTG:-1.5nm
save0.1V_min値:21.3mV/decade
・ LTG:0nm
save0.1V_min値:23.4mV/decade
・ LTG:4nm
save0.1V_min値:29.8mV/decade
・ LTG:8nm
save0.1V_min値:38.5mV/decade
また、シミュレーション試験1では、任意のゲート電圧を基準ゲート電圧VOFFとし、前記ゲート電圧が前記基準ゲート電圧VOFFから0.01V変動する間で算出され、前記基準ゲート電圧VOFFの設定値に応じて0.01V刻みで複数得られるs値(s0.01V値)のうち、最小の値(s0.01V_min値)が以下の値となっている。なお、この最小の値(s0.01V_min値)は、0.01V刻みで前記ゲート電圧を変動させたときのトンネル電界効果トランジスタ30がON状態に切り替わる直前の最も急峻なドレイン電流-ゲート電圧特性の立ち上がりを指標するものであり、先のsave0.1V_min値に比べ、ドレイン電流-ゲート電圧特性の立ち上がりをより微細な電圧間隔で表したものである。
・ LTG:-1.5nm
s0.01V_min値:2.59mV/decade
・ LTG:0nm
s0.01V_min値:2.82mV/decade
・ LTG:4nm
s0.01V_min値:6.81mV/decade
・ LTG:8nm
s0.01V_min値:21.3mV/decade
このように本発明のトンネルトランジスタでは、ゲート電圧がVOFFに達する際に極めて急峻な電流電圧特性を示し、電流値はゲート電圧に対して不連続に近い立ち上がりを見せる。
シミュレーション試験2として、図18に示す構成のSOI型のトンネル電界効果トランジスタ40を対象にシミュレーション試験を行った。なお、図18は、シミュレーション試験2の対象としたSOI型のトンネル電界効果トランジスタの構成を示す図である。
チャネル領域42は、シリコンにN型不純物が1×1015cm-3の濃度でドープされたN型半導体領域とした。
半導体層44の厚み(TSi)は、20nmとした。
半導体基板48は、Siで形成されることとし、厚み(TSUB)を200nmとした。
BOX層49は、SiO2で形成されることとし、厚み(TBOX)を145nmとした。
トンネル電界効果トランジスタ40のこれ以外の構成、即ち、ソース領域41、ドレイン領域43、ゲート絶縁膜45、ゲート電極46及び絶縁部47のそれぞれについては、トンネル電界効果トランジスタ30のソース領域31、ドレイン領域33、ゲート絶縁膜35a、ゲート電極36a及び絶縁部37aと同様とし、各種寸法(TOX,TG,LG,LOV,LOFF,LSW1,LSW2)もンネル電界効果トランジスタ30と同じ寸法とした。
また、トンネル電界効果トランジスタ40の構成材料に伴うパラメータについてもトンネル電界効果トランジスタ30の構成材料に伴うパラメータと同じ設定とした。
トンネル電界効果トランジスタ40の構成に基づく計算結果からドレイン電圧VDを0.3Vとした。
前記式(A)の定義に従って、キャリア分布の解析からON状態の電流を1×10-7A/μmと決定し、OFF電流をその10-7倍の1×10-14A/μmと設定した。
以上の条件により、前記式(1)で表されるLTG(=LG-LOV)の好適な範囲は、前記式(2)及び前記(3),(4)に基づき、-1.75nm<LTG<11.3nmと計算される。
なお、トンネル電界効果トランジスタ40の動作特性及びLTGの好適な範囲は、トンネル電界効果トランジスタ30と共通にさせている。
LTGの好適な範囲から外れる場合について、図19に示すように、LTGが12nmのときは、標準的なトンネル電界効果トランジスタ(Standard TFET)と同様のドレイン電流Id-ゲート電圧VG特性であり、ON/OFF比の向上が確認されなかった。また、LTGが-3nmのときは、0V~3Vのゲート電圧VGの範囲でドレイン電流Idの増大が確認されず、ON状態にならなかった。
一方、LTGの好適な範囲に含まれる、LTGが-1.5nm,0nm,4nm,8nmである場合については、図19に示すように、標準的なトンネル電界効果トランジスタ(Standard TFET)と比較して、ドレイン電流Idの立ち上がりが急峻であり、ON/OFF比の向上が顕著に現れている。また、LTGの設定により、トンネル電界効果トランジスタ40を広範なゲート電圧VGの範囲で動作させることができることが確認される。
また、シミュレーション試験2では、任意のゲート電圧を基準ゲート電圧VOFFとし、前記ゲート電圧が前記基準ゲート電圧VOFFから0.1V変動する間で算出され、前記基準ゲート電圧VOFFの設定値に応じて0.1V刻みで複数得られるs値の平均値(save0.1V値)のうち、最小の値(save0.1V_min値)が、以下に示すように60mV/decadeを下回る結果となっている。
・ LTG:-1.5nm
save0.1V_min値:29.4mV/decade
・ LTG:0nm
save0.1V_min値:19.3mV/decade
・ LTG:4nm
save0.1V_min値:25.5mV/decade
・ LTG:8nm
save0.1V_min値:46.5mV/decade
また、シミュレーション試験2では、任意のゲート電圧を基準ゲート電圧VOFFとし、前記ゲート電圧が前記基準ゲート電圧VOFFから0.01V変動する間で算出され、前記基準ゲート電圧VOFFの設定値に応じて0.01V刻みで複数得られるs値(s0.01V値)のうち、最小の値(s0.01V_min値)が以下の値となっている。
・ LTG:-1.5nm
s0.01V_min値:5.00mV/decade
・ LTG:0nm
s0.01V_min値:2.91mV/decade
・ LTG:4nm
s0.01V_min値:5.12mV/decade
・ LTG:8nm
s0.01V_min値:30.0mV/decade
また、これらの結果は、トンネル電界効果トランジスタ30と同様であり、LTGの設定によるON/OFF比の向上効果は、ダブルゲート構造及びSOI構造のいずれにおいても、共通して確認される。
半導体層44(ソース領域41,チャネル領域42,ドレイン領域43)及び半導体基板48の形成材料をSiからGeに材料変更したこと、ゲート絶縁膜の厚み(TOX)を0.8nmから1.2nmに変更したこと、LGを7nm~22nmの範囲で変化させることに代えて7nm~35nmの範囲で変化させたこと、及び、LGの変化範囲の変更に伴い、LSW2を93nm~78nmの範囲で変化させることに代えて93nm~65nmの範囲で変化させ、かつ、LOFFを73nm~58nmの範囲で変化させることに代えて73nm~45nmの範囲で変化させたこと以外は、トンネル電界効果トランジスタ40と同様に設定したトンネル電界効果トランジスタをシミュレーション試験3の対象とした。
Geの基本物性として、次の設定を行った。
・ 比誘電率:16.2
・ 電子親和力:4.0eV
・ バンドギャップ:0.66eV
前記Kaneの式におけるパラメータA,B,P,F0を次のように設定した。
・ A:4.55×1016cm-3
・ B:4.9MV/cm
・ P:2.5
・ F0:1MV/cm
なお、これら以外は、半導体層及び半導体基板の形成材料がSiである場合と変わりがないため、シミュレーション試験2と同様の設定とした。
本試験のトンネル電界効果トランジスタの構成に基づく計算結果からドレイン電圧VDを0.01Vとした。
前記式(A)の定義に従って、キャリア分布の解析からON状態の電流を1×10-6A/μmと決定し、OFF電流をその10-7倍の1×10-13A/μmと設定した。
以上の条件により、前記式(1)で表されるLTG(=LG-LOV)の好適な範囲は、前記式(2)及び前記(3),(4)に基づき、-2.62nm<LTG<23.4nmと計算される。
LTGの好適な範囲から外れる場合について、図20に示すように、LTGが25nmのときは、標準的なトンネル電界効果トランジスタ(Standard TFET)と同様のドレイン電流Id-ゲート電圧VG特性であり、ON/OFF比の向上が確認されなかった。また、LTGが-3nmのときは、0V~3Vのゲート電圧VGの範囲でドレイン電流Idの増大が確認されず、ON状態にならなかった。
一方、LTGの好適な範囲に含まれる、LTGが-1.5nm,0nm,5nm,10nm,15nmである場合については、図20に示すように、標準的なトンネル電界効果トランジスタ(Standard TFET)と比較して、ドレイン電流Idの立ち上がりが急峻であり、ON/OFF比の向上が顕著に現れている。また、LTGの設定により、本試験のトンネル電界効果トランジスタを広範なゲート電圧VGの範囲で動作させることができることが確認される。
また、シミュレーション試験3では、任意のゲート電圧を基準ゲート電圧VOFFとし、前記ゲート電圧が前記基準ゲート電圧VOFFから0.1V変動する間で算出され、前記基準ゲート電圧VOFFの設定値に応じて0.1V刻みで複数得られるs値の平均値(save0.1V値)のうち、最小の値(save0.1V_min値)が、以下に示すように60mV/decadeを下回る結果となっている。
・ LTG:-1.5nm
save0.1V_min値:14.6mV/decade
・ LTG:0nm
save0.1V_min値:14.9mV/decade
・ LTG:5nm
save0.1V_min値:16.9mV/decade
・ LTG:10nm
save0.1V_min値:19.8mV/decade
・ LTG:15nm
save0.1V_min値:20.0mV/decade
また、シミュレーション試験3では、任意のゲート電圧を基準ゲート電圧VOFFとし、前記ゲート電圧が前記基準ゲート電圧VOFFから0.01V変動する間で算出され、前記基準ゲート電圧VOFFの設定値に応じて0.01V刻みで複数得られるs値(s0.01V値)のうち、最小の値(s0.01V_min値)が以下の値となっている。
・ LTG:-1.5nm
s0.01V_min値:1.76mV/decade
・ LTG:0nm
s0.01V_min値:1.76mV/decade
・ LTG:5nm
s0.01V_min値:2.32mV/decade
・ LTG:10nm
s0.01V_min値:2.95mV/decade
・ LTG:15nm
s0.01V_min値:6.41mV/decade
以上から、半導体層及び半導体基板の形成材料をSiから他の形成材料(Ge)に変更してもLTGの設定によるON/OFF比の向上効果が得られることが確認される。
前記SOI構造の前記トンネル電界効果トランジスタとして、実施例1に係るトンネル電界効果トランジスタを次のように製造した。
先ず、ハンドル用Si層上に、厚み400nmのSiO2絶縁層と、厚み50nmのP型不純物としてのホウ素(B)が1×1015cm-3程度ドープされたP型シリコン層とが、この順で積層されたSOIウエハ(仏Soitec社製ウエハを2インチにダウンサイズしたもの)を用意した。
次に、熱酸化膜形成装置(光洋サーモシステム社製、VL-3000LP)を用い、前記SOIウエハの前記P型シリコン層を酸化させて厚み4nmの保護酸化膜を形成した。
次に、イオン注入装置(住友重機械工業社製、SHX)を用い、前記レジストパターンをマスクとして、5keVの加速エネルギー及び2×1015cm-2のドーズ量で、固体Asをイオン源とするAsイオンを前記P型シリコン層にイオン注入し、前記P型シリコン層の一領域中にN+型のソース領域を形成した。
次に、酸素アッシング装置(プラズマシステム社製、PACK-I)を用いて、酸素アッシング処理により前記レジストパターンを除去し、発煙硫酸洗浄処理により前記レジストパターン除去後の表面(前記保護酸化膜の表面)を洗浄し、また、洗浄液(デュポン社製、EKC683)による薬液洗浄を行った。
次に、前記P型シリコン層における前記ソース領域と対向する位置にP+型のドレイン領域を形成した。前記ドレイン領域の形成は、前記イオン注入から前記薬液洗浄まで、固体Asをイオン源とするAsイオンをBF2ガスをイオン源とするBイオンに変更したこと以外は、前記ソース領域の形成方法と同様にして行った。
なお、前記活性化アニール処理の際、前記各不純物物質が熱拡散し、前記ソース領域では、前記イオン注入時より前記ドレイン領域に向けて5nm延伸する。同様に、前記ドレイン領域では、前記イオン注入時より前記ソース領域に向けて5nm延伸する。以下では、前記活性化アニール処理後、前記ドレイン領域に最接近する前記ソース領域の位置をソース端とし、前記ソース領域に最接近する前記ドレイン領域の位置をドレイン端とする。
また、前記P型シリコン層のうち、前記活性化アニール処理後の前記ソース領域及び前記ドレイン領域を除いた残領域がチャネル領域を構成する。
次に、ALD装置(東京エレクトロン社製、Triase)を用いて、250℃の温度条件下でHfO2を前記SiO2膜上に堆積させ、厚み4nmのHfO2膜を形成した。前記SiO2膜と前記HfO2膜とで、ゲート絶縁膜が構成される。
次に、スパッタリング装置(アルバック社製、i-sputter)を用いたヘリコンスパッタにより前記ゲート絶縁膜上に厚み10nmのTaN層を形成した。前記TaN層は、ゲート電極を構成する。
先ず、CVD装置(サムコ社製、i-220-ME)を用いて、層状の前記ゲート電極上にSiO2を堆積させて厚み40nmのハードマスク層を形成した。
次に、前記電子線リソグラフィー装置を用い、前記ハードマスク層上に前記ネガ型レジストを塗工して厚み200nm程度のゲート用レジストパターンを形成した。
ここで、前記ゲート用レジストパターンは、前記ゲート加工後の前記ゲート電極のゲート長(LG)及び形成位置を律するものであり、幅が前記ゲート加工後の前記ゲート電極のゲート長(LG=60nm)と同じ長さとされ、また、前記ゲート加工後の前記ゲート電極の形成位置により設定される、前記式(1)中のLOVが55nmとなるように形成位置が位置決めされ、かつ、前記式(1)で表されるLTGが5nmとなるように形成位置が位置決めされており(LTG=LG-LOV)、同時に前記式(3)中のLOFFが45nmとなるように形成位置が位置決めされている。
次に、第1洗浄液(ロームアンドハース社製、EBR10A)による洗浄後、第2洗浄液(デュポン社製、EKC683)による洗浄を行い、前記ゲート用レジストパターンを除去した。
次に、前記反応性イオンエッチング装置を用いて、前記ハードマスク層をマスクとし、Cl2ガスをエッチングガスとする反応性イオンエッチング処理により、前記ゲート電極及び前記ゲート絶縁膜に対する前記ゲート加工を行った。
次に、前記1%濃度の希フッ酸を用いて、前記ゲート電極上に残る前記ハードマスク層を除去した。
実施例1に係るトンネル電界効果トランジスタでは、前記式(1)におけるLG、LOV及びLTGが、次のように設定される。
LG:60nm
LOV:55nm
LTG:5nm
また、実施例1に係るトンネル電界効果トランジスタでは、要求するRONOFFを107とし、前記式(H)に基づき、lt_OFFが11.3nmと見積もられる。
したがって、実施例1に係るトンネル電界効果トランジスタでは、LTG<lt_OFF(5nm<11.3nm)であり、前記式(2)の条件を満たすように設定される。
また、実施例1に係るトンネル電界効果トランジスタでは、前記P型シリコン層に対する前記ソース領域、前記ドレイン領域及び前記チャネル領域の形成位置に基づき、前記式(3)におけるLdirect及びLOFFが、次のように設定される。
Ldirect:30nm
LOFF:45nm
したがって、実施例1に係るトンネル電界効果トランジスタでは、LTG>Ldirect-LOFF(5nm>30nm-45nm)であり、前記式(3)の条件を満たすように設定される。
実施例1に係るトンネル電界効果トランジスタの作製において、前記ゲート用レジストパターンの形成位置を変更して、前記式(1)におけるLG、LOV及びLTGを、次のように設定したこと以外は、実施例1に係るトンネル電界効果トランジスタと同様に作製し、比較例1に係るトンネル電界効果トランジスタを得た。
LG:80nm
LOV:55nm
LTG:25nm
比較例1に係るトンネル電界効果トランジスタでは、LTG>lt_OFF(25nm > 11.3nm)であり、前記式(2)の条件を満たさない点で、実施例1に係るトンネル電界効果トランジスタと異なる。
実施例1及び比較例1に係る各トンネル電界効果トランジスタは、いずれもP型動作のトンネル電界効果トランジスタに係る。
実施例1及び比較例1に係る各トンネル電界効果トランジスタに対し、室温下で半導体パラメータアナライザ(ケースレー社製、S4200)を用いたドレイン電流-ゲート電圧特性の測定を行った。
具体的には、前記ゲート電極、前記ドレイン領域、前記ソース領域及び前記ハンドル用Si層に端子を接続した4端子測定法による測定とし、前記ソース領域及び前記ハンドル用Si層を接地し、前記ドレイン領域に-0.2Vのドレイン電圧を印加しつつ、前記ゲート電極にゲート電圧を-2.0Vから0.5Vまで0.05V間隔で掃引し、ドレイン電流の計測を行った。
図21に、実施例1及び比較例1に係る各トンネル電界効果トランジスタに対するドレイン電流-ゲート電圧特性の測定結果をまとめて示す。なお、P型動作のトンネル電界効果トランジスタでは、ドレイン電流が負の値の領域で動作するが、図21では、ドレイン電流を絶対値で示している。
該図21に示すように、実施例1に係るトンネル電界効果トランジスタでは、比較例1に係るトンネル電界効果トランジスタと比べて、-2.0Vから-0.25Vまでのゲート電圧の変化に対するドレイン電流の変化が大きく、ドレイン電流の急峻なON/OFF比特性が得られている。
1’ 空乏層
2,22,32,42,102 チャネル領域
2’ 蓄積層
3,23,33,43,103 ドレイン領域
4,24,34,44,104 半導体層
5a,5b,25a,25b,35a,35b,45,105a,105b ゲート絶縁膜
6a,6b,26a,26b,36a,36b,46,106a,106b ゲート電極
7a,7b,27a,27b,37a,37b,47,107a,107b 絶縁部
10,20,30,40,100 トンネル電界効果トランジスタ
48 半導体基板
49 BOX層
Claims (8)
- ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記ソース領域の一部が配され、前記底面と前記ソース領域の一部とが接する構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタであって、
前記ソース領域-前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をLGとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をLOVとしたとき、
下記式(1)で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるLTGが、下記式(2)及び式(3)の各条件を満たすことを特徴とするトンネル電界効果トランジスタ。
また、前記式(3)中、Ldirectは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域-前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域-前記ドレイン領域間の最短距離を示し、LOFFは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。 - ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記チャネル領域の一部と、前記底面と平行な面とされる前記チャネル領域の一部に対する支持面が形成される前記ソース領域の一部とがこの順で配され、前記底面と前記支持面とが前記チャネル領域の一部で離間された構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタであって、
前記ソース領域-前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をLGとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をLOVとしたとき、
下記式(1)で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるLTGが、下記式(3)及び式(5)の各条件を満たすことを特徴とするトンネル電界効果トランジスタ。
また、前記式(5)中、lt_OFFは、前記トンネル電界効果トランジスタのOFF状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示し、TEPIは、前記底面と前記支持面との間の最短距離を示す。 - 半導体層の形成材料が、Si及びGeのいずれかである請求項1から3のいずれかに記載のトンネル電界効果トランジスタ。
- 半導体層の上面及び底面における対向する各面上の位置にゲート部がそれぞれ配されるダブルゲート構造、及び、シリコン酸化膜上に前記半導体層と前記ゲート部とがこの順で配されるSOI構造のいずれかの構造を有する請求項1から4のいずれかに記載のトンネル電界効果トランジスタ。
- ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記ソース領域の一部が配され、前記底面と前記ソース領域の一部とが接する構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタに対し、
前記ソース領域-前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をLGとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をLOVとしたとき、
下記式(1)で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるLTGが、下記式(2)及び式(3)の各条件を満たすように設計することを特徴とするトンネル電界効果トランジスタの設計方法。
また、前記式(3)中、Ldirectは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域-前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域-前記ドレイン領域間の最短距離を示し、LOFFは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。 - ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記チャネル領域の一部と、前記底面と平行な面とされる前記チャネル領域の一部に対する支持面が形成される前記ソース領域の一部とがこの順で配され、前記底面と前記支持面とが前記チャネル領域の一部で離間された構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタに対し、
前記ソース領域-前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をLGとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をLOVとしたとき、
下記式(1)で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるLTGが、下記式(3)及び式(5)の各条件を満たすように設計することを特徴とするトンネル電界効果トランジスタの設計方法。
また、前記式(5)中、lt_OFFは、前記トンネル電界効果トランジスタのOFF状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示し、TEPIは、前記底面と前記支持面との間の最短距離を示す。
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