JP2020145470A - 半導体装置 - Google Patents

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Abstract

【課題】微細化に適した半導体装置、信頼性の高い半導体装置及び回路面積を縮小した半導体装置を提供する。【解決手段】半導体装置において、第一のトランジスタ１００と、容量素子１５０と、を有する。トランジスタは、半導体層１０１を有する。半導体層は、容量素子の上方に位置し、容量素子は、トランジスタと電気的に接続する第１の電極１２１を有する。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特
に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それら
の駆動方法、または、それらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタ、半導体回路は、半導体装置の一態様である。また、演算
装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池
等を含む）、及び電子機器は半導体装置を有している場合がある。
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは
集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに
広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料
が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用い
てトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、微細化に適した半導体装置を提供することを課題の一とする。また
は、回路面積を縮小した半導体装置を提供することを課題の一とする。
または、信頼性の高い半導体装置を提供することを課題の一とする。または、半導体装
置に良好な電気特性を付与することを課題の一とする。または、保持特性の良好な記憶素
子を有する半導体装置を提供することを課題の一とする。または、新規な構成の半導体装
置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、容量素子と、第１のトランジスタと、を有し、第１のトランジスタ
は第１の半導体層を有し、第１の半導体層は容量素子の上方に位置し、容量素子は第１の
トランジスタと電気的に接続する第１の電極を有する、半導体装置である。また上記構成
において、容量素子は、ｍ層（ｍは３以上の自然数）の導電層およびｎ層（ｎは自然数）
の絶縁膜を有し、第１の絶縁膜は第１の導電層と第２の導電層に挟まれ、第２の絶縁膜は
第２の導電層と第３の導電層に挟まれ、第１の導電層と第３の導電層は電気的に接続する
ことが好ましい。
または、本発明の一態様は、容量素子と、第１のトランジスタと、第２のトランジスタ
と、を有し、第１のトランジスタは第１の半導体層を有し、容量素子はｎ層（ｎは自然数
）の絶縁膜と、ｋ層（ｋは２以上の自然数）の導電層と、を有し、ｎ層の絶縁膜のそれぞ
れは、少なくとも２層の導電層により挟まれ、第１のトランジスタは、第２のトランジス
タの上方に位置し、第１の半導体層は容量素子の上方に位置し、容量素子が有するｎ層（
ｎは自然数）の絶縁膜は、第１のトランジスタと、第２のトランジスタとの間に位置し、
容量素子は第１のトランジスタのソースまたはドレインのいずれかと接続する第１の電極
を有する半導体装置である。
また上記構成において、ｎ層の絶縁膜は、水素、水、および酸素の少なくともいずれか
をブロックする機能を有することが好ましい。また上記構成において、ｎ層の絶縁膜は、
窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリ
ウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、
酸化窒化ハフニウムのうち、少なくとも一を含むことが好ましい。
また上記構成において、容量素子と、第１のトランジスタが重なることが好ましい。
また上記構成において、第１のトランジスタは、第１の半導体層に第１の開口部が設け
られ、第１の電極は、第１の開口部に接することが好ましい。
また上記構成において、第１のトランジスタは第１の導電層および第２の導電層を有し
、第１の導電層および第２の導電層は、第１の半導体層に接し、第１のトランジスタが有
する第１の半導体層および第１の導電層には開口部が設けられ、第１の電極は、第１の半
導体層および第１の導電層に設けられた開口部と接することが好ましい。
本発明の一態様により、微細化に適した半導体装置を提供することができる。また、回
路面積を縮小した半導体装置を提供することができる。
また、信頼性の高い半導体装置を提供することができる。また、半導体装置に良好な電
気特性を付与することができる。また、保持特性の良好な記憶素子を有する半導体装置を
提供することができる。また、新規な構成の半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る回路図およびトランジスタの上面図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係るトランジスタの一部のバンド構造を示す図および導通時の電流の経路を説明する図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 実施の形態に係る、回路図。 実施の形態に係る、ＲＦタグの構成例。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、表示装置の上面図及び回路図。 実施の形態に係る、電子機器。 実施の形態に係る、ＲＦタグの使用例。 本発明の一態様に係る半導体装置の一例を示す回路図。 本発明の一態様に係る半導体装置の一例を示す図。 半導体装置を示す図。 本発明の一態様に係る半導体装置の一例を示す上面図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではない。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」と
しての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」
と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導
体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」と
しての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」
と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導
体」と言い換えることができる場合がある。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
）を含む。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「概
略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう
。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状
態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「概略垂直」と
は、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
（実施の形態１）
［積層構造の構成例］
以下では、本発明の一態様の半導体装置に適用することのできる積層構造の一例を図１
を用いて説明する。
図１（Ａ）に示す積層構造は、トランジスタ１００および容量素子１５０を有する。ト
ランジスタ１００は容量素子１５０の上方に位置する。また、容量素子１５０は、トラン
ジスタ１００と電気的に接続している。
また、トランジスタ１００の半導体層１０１は、低抵抗領域１７１ａおよび低抵抗領域
１７１ｂを有してもよい。低抵抗領域１７１ａおよび低抵抗領域１７１ｂはソース領域ま
たはドレイン領域として機能することが好ましい。また、低抵抗領域１７１ａおよび低抵
抗領域１７１ｂは不純物が添加されていてもよい。不純物を添加することにより半導体層
１０１の抵抗を下げることができる。添加する不純物としては、例えばアルゴン、ホウ素
、炭素、マグネシウム、アルミニウム、シリコン、リン、カルシウム、スカンジウム、チ
タン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウ
ム、ヒ素、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ラン
タン、セリウム、ネオジム、ハフニウム、タンタル、タングステンから選択された一種以
上を添加することが好ましい。低抵抗領域１７１ａおよび低抵抗領域１７１ｂは例えば、
半導体層１０１中に、上述の不純物元素を５×１０１９ａｔｏｍｓ／ｃｍ３以上、好まし
くは１×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２×１０２０ａｔｏｍｓ／
ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上含む領域である。
また、図１（Ａ）に示す積層構造は、トランジスタ１３０を有してもよい。また、トラ
ンジスタ１００とトランジスタ１３０の間に、バリア膜１１１を有することが好ましい。
容量素子１５０は導電層１５１と導電層１５２を有し、バリア膜１１１が導電層１５１と
導電層１５２に挟まれた構造を有する。
ここで、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ−Ｂにおける断面を示す。ここで
一点鎖線Ａ−Ｂにおける断面とは例えば、一点鎖線Ａ−Ｂを通り、図１（Ａ）に示す断面
におおよそ垂直な断面である。なお、図１（Ｂ）において符号が省略されている箇所があ
るが、図１（Ａ）と同じハッチ等を用いて示す箇所は、例えば図１（Ａ）を参照すればよ
い。
トランジスタ１３０は、第１の半導体材料を含んで構成される。また、トランジスタ１
００は第２の半導体材料を含んで構成される。第１の半導体材料と第２の半導体材料は、
同一の材料であってもよいが、異なる半導体材料とすることが好ましい。
第１の半導体材料、または第２の半導体材料として用いることのできる半導体としては
、例えばシリコンやゲルマニウムやガリウムやヒ素などの半導体材料、シリコンやゲルマ
ニウムやガリウムやヒ素やアルミニウムなどを有する化合物半導体材料、有機半導体材料
、または酸化物半導体材料などが挙げられる。
ここでは、第１の半導体材料として単結晶シリコンを、第２の半導体材料として酸化物
半導体を用いた場合について説明する。
トランジスタ１００は第２の半導体材料で形成された半導体層１０１、ゲート絶縁膜１
０２、ゲート電極１０３、プラグ１２１およびプラグ１２２を有する。また、絶縁膜１１
２および絶縁膜１１３は、トランジスタ１００を覆うように形成されている。プラグ１２
１は、絶縁膜１１３、絶縁膜１１２および半導体層１０１に設けられた開口部に接し、容
量素子１５０と接続している。すなわち、プラグ１２１は、絶縁膜１１３、絶縁膜１１２
および半導体層１０１を貫通するように形成される。
バリア膜１１１は、これよりも下層から水及び水素が上層に拡散することを抑制する機
能を有する層である。また、バリア膜１１１は酸素透過性が低いことが好ましい。また、
バリア膜１１１はこの上方に設けられる電極または配線と、下方に設けられる電極または
配線とを電気的に接続するための開口やプラグを有していてもよい。例えば、図１に示す
ようにプラグ１２１と、導電層１５１とを電気的に接続するプラグを有する。ここで、水
および水素の拡散を抑制する、とは、例えば一般的に絶縁膜として用いられる酸化シリコ
ン等と比較して、水および水素を拡散しにくい又は透過性が低いことを示す。また、酸素
透過性が低いとは、一般的に絶縁膜として用いられる酸化シリコン等と比較して、酸素の
透過性が低いことを示す。
絶縁膜１１２はバリア膜１１１と同様、水や水素が拡散しにくい材料を用いることが好
ましい。また、特に、絶縁膜１１２として酸素を透過しにくい材料を用いることが好まし
い。なお、絶縁膜１１２を２層以上の積層構造としてもよい。その場合には、例えば絶縁
膜１１２を２層の積層構造とし、下層に例えば酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミ
ニウム、窒化アルミニウムなどを用いればよい。また上層にはバリア膜１１１と同様に水
や水素が拡散しにくい材料を用いることが好ましい。また下層に設ける絶縁膜は、絶縁膜
１１４と同様の、加熱により酸素が脱離する絶縁膜としてゲート絶縁膜１０２を介して半
導体層１０１の上側からも酸素を供給する構成としてもよい。
酸素を透過しにくい材料を含む絶縁膜１１２で半導体層１０１を覆うことで、半導体層
１０１から絶縁膜１１２よりも上方に酸素が放出されることを抑制することができる。さ
らに、絶縁膜１１４から脱離した酸素を絶縁膜１１２よりも下側に閉じ込めることができ
るため、半導体層１０１に供給しうる酸素の量を増大させることができる。
また、水や水素を透過しにくい絶縁膜１１２により、外部から酸化物半導体にとっての
不純物である水や水素が混入することを抑制でき、トランジスタ１００の電気特性の変動
が抑制され、信頼性の高いトランジスタを実現できる。
なお、絶縁膜１１２よりも下側に、絶縁膜１１４と同様の、加熱により酸素が脱離する
絶縁膜を設け、ゲート絶縁膜１０２を介して半導体層１０１の上側からも酸素を供給する
構成としてもよい。
また、容量素子１５０は、トランジスタ１００と重なるように形成されることが好まし
い。容量素子１５０とトランジスタ１００の重なる領域を大きくすることにより、半導体
装置の面積を縮小することができる。
図１に示す半導体装置は、トランジスタ１００と容量素子１５０の間に絶縁膜１１４を
有する。絶縁膜１１４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱
離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも
多くの酸素を含む酸化物を用いることが好ましい。第２の半導体材料として酸化物半導体
を用いた場合、絶縁膜１１４から脱離した酸素が酸化物半導体に供給され、酸化物半導体
中の酸素欠損を低減することが可能となる。その結果、第２のトランジスタの電気特性の
変動を抑制し、信頼性を高めることができる。
ここで、バリア膜１１１よりも下層では、水素や水などを出来る限り低減させておくこ
とが好ましい。あるいは、脱離ガスを抑制することが好ましい。水素や水は酸化物半導体
にとって電気特性の変動を引き起こす要因となりうる。またバリア膜１１１を介して下層
から上層へ拡散する水素や水は、バリア膜１１１により抑制することができるが、バリア
膜１１１に設けられる開口やプラグ等を介して水素や水が上層に拡散してしまう場合があ
る。
バリア膜１１１よりも下層に位置する各層に含まれる水素や水を低減させるため、ある
いは脱離ガスを抑制するため、バリア膜１１１を形成する前、またはバリア膜１１１に導
電層等を形成するための開口を形成した直後に、バリア膜１１１よりも下層に含まれる水
素や水を除去するため、あるいは脱離ガスを抑制するための加熱処理を施すことが好まし
い。半導体装置を構成する導電膜などの耐熱性や、トランジスタの電気特性が劣化しない
程度であれば、加熱処理の温度は高いほど好ましい。具体的には、例えば４５０℃以上、
好ましくは４９０℃以上、より好ましくは５３０℃以上の温度とすればよいが、６５０℃
以上で行ってもよい。不活性ガス雰囲気下または減圧雰囲気下で１時間以上、好ましくは
５時間以上、より好ましくは１０時間以上の加熱処理を行うことが好ましい。バリア膜１
１１よりも下層に位置する配線または電極の材料の耐熱性を考慮して決定すればよいが、
例えば当該材料の耐熱性が低い場合には、５５０℃以下、または６００℃以下、または６
５０℃以下、または８００℃以下の温度で行えばよい。またこのような加熱処理は、少な
くとも１回以上行えばよいが、複数回行うとより好ましい。
バリア膜１１１より下層に設けられる絶縁膜は、昇温脱離ガス分光法分析（ＴＤＳ分析
ともよぶ）によって測定される、基板表面温度が４００℃での水素分子の脱離量が、３０
０℃で水素分子の脱離量の１３０％以下、好ましくは１１０％以下であることが好ましい
。または、ＴＤＳ分析によって基板表面温度が４５０℃での水素分子の脱離量が、３５０
℃での脱離量の１３０％以下、好ましくは１１０％以下であることが好ましい。
また、バリア膜１１１自体に含まれる水や水素も低減されていることが好ましい。ある
いは脱離ガスを抑制されていることが好ましい。例えばバリア膜１１１として、ＴＤＳ分
析によって基板表面温度が２０℃から６００℃の範囲における水素分子（Ｍ／ｚ＝２）の
脱離量が、２×１０１５個／ｃｍ２未満、好ましくは１×１０１５個／ｃｍ２未満、より
好ましくは５×１０１４個／ｃｍ２未満である材料をバリア膜１１１に用いることが好ま
しい。または、ＴＤＳ分析によって基板表面温度が２０℃から６００℃の範囲における水
分子（Ｍ／ｚ＝１８）の脱離量が、１×１０１６個／ｃｍ２未満、好ましくは５×１０１
５個／ｃｍ２未満、より好ましくは２×１０１２個／ｃｍ２未満である材料をバリア膜１
１１に用いることが好ましい。
また、トランジスタ１３０の半導体層に単結晶シリコンを用いた場合では、当該加熱処
理は、シリコンの不対結合手（ダングリングボンドともいう）を水素によって終端化する
処理（水素化処理とも呼ぶ）を兼ねることができる。水素化処理によりトランジスタ１３
０のゲート絶縁膜や、バリア膜１１１より下層に形成されるその他の絶縁膜に含まれる水
素の一部が脱離して第１のトランジスタの半導体層に拡散し、シリコン中のダングリング
ボンドを終端させることで、第１のトランジスタの信頼性を向上させることができる。
バリア膜１１１に用いることのできる材料としては、酸化アルミニウム、酸化ハフニウ
ム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸スト
ロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈ
ｉｇｈ−ｋ材料を含む絶縁膜を単層または積層で用いることができる。またはこれらの絶
縁膜に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シ
リコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウム、酸化ガ
リウウムを添加してもよい。またはこれらの絶縁膜を窒化処理して酸化窒化膜としてもよ
い。上記の絶縁膜に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用い
てもよい。特に、酸化アルミニウムは水や水素に対するバリア性に優れているため好まし
い。
バリア膜１１１は水や水素を透過しにくい材料の層のほかに、他の絶縁材料を含む層を
積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属
酸化物を含む層などを積層させて用いてもよい。
また、バリア膜１１１は、酸素を透過しにくい材料を用いることが好ましい。上述した
材料は、水素、水に加え酸素に対してもバリア性に優れた材料である。このような材料を
用いることで、絶縁膜１１４を加熱した時に放出される酸素がバリア膜１１１よりも下層
に拡散することを抑制することができる。その結果、絶縁膜１１４から放出され、トラン
ジスタ１００の半導体層に供給されうる酸素の量を増大させることができる。
このように、バリア膜１１１よりも下層に位置する各層に含まれる水素や水の濃度を減
少する、または水素や水を除去し、または脱離ガスを抑制し、さらにバリア膜１１１によ
り水素や水がトランジスタ１００へ拡散することを抑制する。そのため、絶縁膜１１４や
、トランジスタ１００を構成する各層における水素及び水の含有量を、極めて低いものと
することができる。例えば、絶縁膜１１４、トランジスタ１００の半導体層１０１、また
はゲート絶縁膜１０２に含まれる水素濃度を５×１０１８ｃｍ−３未満、好ましくは１×
１０１８ｃｍ−３未満、さらに好ましくは３×１０１７ｃｍ−３未満にまで低減すること
ができる。
以上の構成により、第１のトランジスタと第２のトランジスタのいずれにおいても高い
信頼性を両立することが可能となり、極めて信頼性の高い半導体装置を実現できる。
なお、導電層１５２は、トランジスタ１００のチャネル領域と重なるように配置しても
よい。その場合の例を、図３４（Ａ）および図３４（Ｂ）に示す。図３４（Ｂ）は、図３
４（Ａ）に示す一点鎖線Ａ−Ｂにおける断面である。なお、導電層１５２は、トランジス
タ１００のゲート電極としての機能を有することもできる。例えば、このゲート電極に、
一定の電位を供給することにより、トランジスタ１００のしきい値電圧を制御することが
出来る。
また、本発明の一態様の半導体装置に適用することのできる積層構造の一例を図２、図
３、図４（Ａ）及び（Ｂ）に示す。図２に示すように、容量素子１５０は３以上の導電層
を積層して形成してもよい。導電層１５１、導電層１５３ａおよび導電層１５３ｂはプラ
グ１２１、プラグ１２６およびプラグ１２７を介して電気的に接続し、容量素子１５０の
一方の電極を形成している。また、図示しないが導電層１５２、導電層１５４ａおよび導
電層１５４ｃは電気的に接続し、容量素子１５０の他方の電極を形成している。
また、図３に示すように、プラグ１２６やプラグ１２７の両側に導電層を形成してもよ
い。導電層１５１、導電層１５３ａおよび導電層１５３ｂはプラグ１２１、プラグ１２６
およびプラグ１２７を介して電気的に接続し、容量素子１５０の一方の電極を形成してい
る。また、図示しないが導電層１５２、導電層１５２ｂ、導電層１５４ａ、導電層１５４
ｂ、導電層１５４ｃおよび導電層１５４ｄは電気的に接続し、容量素子１５０の他方の電
極を形成している。
また、図４（Ａ）に示すように、トランジスタ１００は半導体層１０１に接する導電層
１０４ａおよび導電層１０４ｂを有してもよい。なお図４（Ｂ）は、図４（Ａ）に示す一
点鎖線Ａ−Ｂにおける断面である。導電層１０４ａおよび導電層１０４ｂはソース電極ま
たはドレイン電極としての機能を有する。また、トランジスタ１００は導電層１０５を有
してもよい。導電層１０５は、トランジスタ１００の第２のゲートとして機能してもよい
。導電層１０５に、ソース電極よりも低い電圧または高い電圧を印加し、トランジスタの
しきい値電圧をプラス方向またはマイナス方向へ変動させてもよい。例えば、トランジス
タのしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであってもトラン
ジスタが非導通状態（オフ状態）となる、ノーマリーオフが実現できる場合がある。なお
、導電層１０５に印加する電圧は、可変であってもよいし、固定であってもよい。導電層
１０５に印加する電圧を可変にする場合、電圧を制御する回路を導電層１０５に接続して
もよい。
また、導電層１０５は、ゲート電極１０３と接続してもよい。
［構成例］
図５（Ａ）は、本発明の一態様の半導体装置の回路図の一例である。図５（Ａ）に示す
半導体装置は、トランジスタ１００と、トランジスタ１３０と、容量素子１５０と、配線
ＢＬと、配線ＷＬと、配線ＣＬとを有する。
トランジスタ１３０は、ソースまたはドレインの一方が配線ＢＬと電気的に接続し、他
方が配線ＳＬと電気的に接続し、ゲートがトランジスタ１００のソースまたはドレインの
一方及び容量素子１５０の一方の電極と電気的に接続する。トランジスタ１００は、ソー
スまたはドレインの他方が配線ＢＬと電気的に接続し、ゲートが配線ＷＬと電気的に接続
する。容量素子１５０は、他方の電極が配線ＣＬと電気的に接続する。また配線ＢＧはト
ランジスタ１００の第２のゲートと電気的に接続する。なお、トランジスタ１３０のゲー
トと、トランジスタ１００のソースまたはドレインの一方と、容量素子１５０の一方の電
極の間のノードをノードＦＮと呼ぶ。
図５（Ａ）に示す半導体装置は、トランジスタ１００が導通状態（オン状態）の時に配
線ＢＬの電位に応じた電位を、ノードＦＮに与える。また、トランジスタ１００が非導通
状態（オフ状態）のときに、ノードＦＮの電位を保持する機能を有する。すなわち、図５
（Ａ）に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。なお、ノード
ＦＮと電気的に接続する液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ
）素子などの表示素子を有する場合、図５（Ａ）の半導体装置は表示装置の画素として機
能させることもできる。
トランジスタ１００の導通状態、非導通状態の選択は、配線ＷＬまたは配線ＢＧに与え
る電位によって制御することができる。また配線ＷＬまたは配線ＢＧに与える電位によっ
てトランジスタ１００のしきい値電圧を制御することができる。トランジスタ１００とし
て、オフ電流の小さいトランジスタを用いることによって、非導通状態におけるノードＦ
Ｎの電位を長期間に渡って保持することができる。したがって、半導体装置のリフレッシ
ュ頻度を低減することができるため、消費電力の小さい半導体装置を実現することができ
る。なお、オフ電流の小さいトランジスタの一例として、酸化物半導体を用いたトランジ
スタが挙げられる。
なお、配線ＣＬには基準電位や接地電位、または任意の固定電位などの定電位が与えら
れる。このとき、ノードＦＮの電位によって、トランジスタ１００の見かけ上のしきい値
電圧が変動する。見かけ上のしきい値電圧の変動により、トランジスタ１３０の導通状態
、非導通状態が変化することを利用し、ノードＦＮに保持された電位の情報をデータとし
て読み出すことができる。
なお、ノードＦＮに保持された電位を８５℃において１０年間（３．１５×１０８秒）
保持するためには、容量１ｆＦあたり、トランジスタのチャネル幅１μｍあたりのオフ電
流の値が４．３ｙＡ（ヨクトアンペア：１ｙＡは１０−２４Ａ）未満であることが好まし
い。このとき、許容されるノードＦＮの電位の変動が０．５Ｖ以内であることが好ましい
。または、９５℃において、上記オフ電流が１．５ｙＡ未満であることが好ましい。本発
明の一態様の半導体装置は、バリア膜よりも下層の水素濃度が十分に低減されているため
、その結果、その上層の酸化物半導体を用いたトランジスタは、このように極めて低いオ
フ電流を実現することができる。
また、容量を多くすることにより、より長く、ノードＦＮに電位を保持することができ
る。つまり、保持時間を長くすることができる。
図５（Ａ）に示す半導体装置をマトリクス状に配置することで、記憶装置（メモリセル
アレイ）を構成することができる。
図６（Ａ）及び（Ｂ）に、図５（Ａ）で示した回路を実現可能な半導体装置の断面構成
の一例を示す。図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ａ−Ｂにおける断面である。
図６（Ａ）及び（Ｂ）に示す半導体装置は、トランジスタ１３０、トランジスタ１００
、及び容量素子１５０を有する。トランジスタ１００はトランジスタ１３０の上方に設け
られ、トランジスタ１３０とトランジスタ１００の間には少なくとも１層以上のバリア膜
が設けられている。また、半導体装置は、複数のバリア膜を形成してもよい。図６（Ａ）
及び（Ｂ）では、半導体装置がバリア膜１１１ａ乃至１１１ｅを有する例を示す。また、
トランジスタ１００の上面図を図５（Ｂ）に示す。図５（Ｂ）に示す破線Ｘ−Ｘ’の断面
を、図６（Ａ）のトランジスタ１００として示す。また、図５（Ｂ）に示す破線Ｙ−Ｙ’
の断面を、図６（Ｂ）のトランジスタ１００として示す。
〔第１のトランジスタ〕
トランジスタ１３０は、半導体基板１３１に設けられ、半導体基板１３１の一部からな
る半導体層１３２、ゲート絶縁膜１３４、ゲート電極１３５、及びソース領域またはドレ
イン領域として機能する低抵抗層１３３ａ及び低抵抗層１３３ｂを有する。また、図６に
示す半導体装置はトランジスタ１６０を有してもよい。トランジスタ１６０はトランジス
タ１３０とともに半導体基板１３１に設けられている。
トランジスタ１３０は、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成や
駆動方法に応じて適切なトランジスタを用いればよい。
半導体層１３２のチャネルが形成される領域やその近傍の領域や、ソース領域またはド
レイン領域となる低抵抗層１３３ａ及び低抵抗層１３３ｂ等において、シリコン系半導体
などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇ
ｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、
ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格
子に歪みを有するシリコンを用いた構成としてもよい。またはＧａＡｓとＡｌＧａＡｓ等
を用いることで、トランジスタ１３０をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂ
ｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
また、トランジスタ１３０は、ＬＤＤ（ライトドープドレイン）領域である領域１７６
ａと領域１７６ｂを有してもよい。
低抵抗層１３３ａ及び低抵抗層１３３ｂは、半導体層１３２に適用される半導体材料に
加え、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与
する元素を含む。
ゲート電極１３５は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ
型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、また
は金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立
するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングス
テンを用いることが好ましい。
ここで、トランジスタ１３０およびトランジスタ１６０に換えて図１６に示すようなト
ランジスタ１９０およびトランジスタ１９１を用いてもよい。図１６（Ａ）の一点鎖線Ａ
−Ｂに示す断面を図１６（Ｂ）に示す。トランジスタ１９０およびトランジスタ１９１は
チャネルが形成される半導体層１３２（半導体基板の一部）が凸形状を有し、その側面及
び上面に沿ってゲート絶縁膜１３４及びゲート電極１３５が設けられている。このような
トランジスタ１９０およびトランジスタ１９１は半導体基板の凸部を利用していることか
らＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するため
のマスクとして機能する絶縁膜を有していてもよい。また、ここでは半導体基板の一部を
加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層
を形成してもよい。
トランジスタ１３０を覆って、絶縁膜１３６、絶縁膜１３７、及び絶縁膜１３８が順に
積層して設けられている。
絶縁膜１３６は半導体装置の作製工程において、低抵抗層１３３ａ及び低抵抗層１３３
ｂに添加された導電性を付与する元素の活性化の際の保護膜として機能する。絶縁膜１３
６は不要であれば設けなくてもよい。
半導体層１３２にシリコン系半導体材料を用いた場合、絶縁膜１３７は水素を含む絶縁
材料を含むことが好ましい。水素を含む絶縁膜１３７をトランジスタ１３０上に設け、加
熱処理を行うことで絶縁膜１３７中の水素により半導体層１３２中のダングリングボンド
が終端され、トランジスタ１３０の信頼性を向上させることができる。
絶縁膜１３８はその下層に設けられるトランジスタ１３０などによって生じる段差を平
坦化する平坦化層として機能する。絶縁膜１３８の上面は、その上面の平坦性を高めるた
めにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用
いた平坦化処理により平坦化されていてもよい。
また、絶縁膜１３６、絶縁膜１３７、絶縁膜１３８には低抵抗層１３３ａや低抵抗層１
３３ｂ等と電気的に接続するプラグ１４０、トランジスタ１３０のゲート電極１３５と電
気的に接続するプラグ１３９等が埋め込まれていてもよい。
〔容量素子〕
トランジスタ１３０と、トランジスタ１００の間には、バリア膜１１１が設けられてい
る。バリア膜は単層でもよく、図６に示すように複数層でもよい。ここで、図６（Ａ）に
示す半導体装置の例では、バリア膜１１１ａ乃至バリア膜１１１ｅの５層のバリア膜を有
する。バリア膜を容量素子の絶縁膜に用いる場合には、膜厚を薄くすることにより容量を
高めることができる。一方、薄くすることによりバリア性が低下してしまう恐れがある。
よって、薄いバリア膜を複数積層することにより、容量をより高め、かつバリア性を向上
させることができ、トランジスタ１００およびトランジスタ１３０の特性を高めることが
できる。
バリア膜を挟むように、導電層１５１、導電層１５２、導電層１５３ａ、導電層１５３
ｂおよび導電層１５４ａ乃至導電層１５４ｅが設けられ、容量素子１５０を形成している
。プラグ１２１、プラグ１２６およびプラグ１２７は電気的に接続されている。プラグ１
２６はバリア膜１１１ｂ、絶縁膜１１５ｂおよびバリア膜１１１ｃに設けられた開口部に
形成される。導電層１５１、導電層１５３ａおよび導電層１５３ｂはプラグ１２７とプラ
グ１２６、プラグ１２１を介してトランジスタ１００の導電層１０４ａと電気的に接続す
る。導電層１５１は絶縁膜１１５ａに設けられた開口部に埋め込まれるように形成される
。同様に、導電層１５４ａおよび導電層１５４ｂは絶縁膜１１５ｂに、導電層１５３ａは
絶縁膜１１５ｃに、導電層１５４ｃおよび導電層１５４ｄは絶縁膜１１５ｄに、導電層１
５３ｂは絶縁膜１１５ｅに、それぞれ設けられた開口部に埋め込まれるように形成される
。
また、図７は、図６（Ａ）の一点鎖線Ｃ−Ｄにおける断面を示す。導電層１５４ｅはプ
ラグ１２８と電気的に接続している。また、導電層１５４ｂおよび導電層１５４ｄはプラ
グ１２９ａ乃至プラグ１２９ｄを介してプラグ１２８と電気的に接続している。プラグ１
２８は、プラグ１４１を介して配線１４２に接続している。
バリア膜１１１、導電層１５２、導電層１５４ｅ等を覆って、絶縁膜１１４が設けられ
ている。
絶縁膜１１４の上面は上述した平坦化処理によって平坦化されていることが好ましい。
絶縁膜１１４は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい
。
加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多く
の酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの
酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素
よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄ
ｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素
の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔ
ｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温
度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好まし
い。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用い
ることが好ましい。または、金属酸化物を用いることもできる。金属酸化物として、酸化
アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリ
ウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いる事ができ
る。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素
の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の
含有量が多い材料を示す。
〔第２のトランジスタ〕
絶縁膜１１４の上部には、トランジスタ１００の半導体層１０１が設けられている。
トランジスタ１００は、絶縁膜１１４の上面に接する半導体層１０１と、導電層１０４
ａ及び導電層１０４ｂと、半導体層１０１上にゲート絶縁膜１０２と、ゲート絶縁膜１０
２を介して半導体層１０１と重なるゲート電極１０３と、を有する。またトランジスタ１
００を覆って、絶縁膜１１２、絶縁膜１１３、及び絶縁膜１１６が設けられている。また
、トランジスタ１００は、第２のゲート電極として機能する導電層１０５を有してもよい
。
なお、半導体層１０１は、単層で形成してもよく、また図６に例示するトランジスタ１
００のように、半導体層１０１ａ、半導体層１０１ｂおよび半導体層１０１ｃの積層構造
で形成されることがより好ましい。図６に示すトランジスタ１００は、半導体層１０１ａ
と、半導体層１０１ａの上面に接する半導体層１０１ｂと、半導体層１０１ｂの上面と接
し、半導体層１０１ｂと重なる領域で離間する導電層１０４ａ及び導電層１０４ｂと、半
導体層１０１ｂの上面に接する半導体層１０１ｃと、半導体層１０１ｃ上にゲート絶縁膜
１０２と、ゲート絶縁膜１０２及び半導体層１０１ｃを介して半導体層１０１ｂと重なる
ゲート電極１０３と、を有する。また、図６に示すトランジスタ１００は、第２のゲート
電極として機能する導電層１０５を有する。導電層１０５は、容量素子１５０の一部を形
成する導電層１５２と同時に形成してもよい。半導体層１０１ａは、絶縁膜１１４と半導
体層１０１ｂの間に設けられている。また、半導体層１０１ｃは、半導体層１０１ｂとゲ
ート絶縁膜１０２の間に設けられている。また、導電層１０４ａおよび導電層１０４ｂは
、半導体層１０１ｂの上面に接し、半導体層１０１ｃの下面と接する。
またトランジスタ１００を覆って、絶縁膜１１２、絶縁膜１１３、及び絶縁膜１１６が
設けられている。
図６（Ａ）に示すように、半導体層１０１ｂの側面は、導電層１０４ａおよび導電層１
０４ｂと接する。また、ゲート電極１０３の電界によって、半導体層１０１ｂを電気的に
取り囲むことができる（導電体の電界によって、半導体を電気的に取り囲むトランジスタ
の構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
）。そのため、半導体層１０１ｂの全体（バルク）にチャネルが形成される場合がある。
ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことが
でき、導通時の電流（オン電流）を高くすることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタ
に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導
体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、
トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下
、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ま
しくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領
域を有する。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領
域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）
とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラ
ンジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域に
おける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトラン
ジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面
に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅
よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重な
る領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチ
ャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ
Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合
には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明
細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。
なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込み
チャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって
、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全部
）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、側
面、上面、及び／又は、下面の少なくとも一部（又は全部）に設けられている。
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）と、接触している。または
、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全部）は、
半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の少なくとも一部（
又は全部）と、接触している。
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）と、電気的に接続されてい
る。または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は
全部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の少なく
とも一部（又は全部）と、電気的に接続されている。
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）に、近接して配置されてい
る。または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は
全部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の少なく
とも一部（又は全部）に、近接して配置されている。
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）の横側に配置されている。
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全部
）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の少なくとも
一部（又は全部）の横側に配置されている。
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）の斜め上側に配置されてい
る。または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は
全部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の少なく
とも一部（又は全部）の斜め上側に配置されている。
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全
部）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の、表面、
側面、上面、及び／又は、下面の少なくとも一部（又は全部）の上側に配置されている。
または、導電層１０４ａ（及び／又は、導電層１０４ｂ）の、少なくとも一部（又は全部
）は、半導体層１０１ｂ（及び／又は、半導体層１０１ａ）などの半導体層の少なくとも
一部（又は全部）の上側に配置されている。
半導体層１０１は、チャネルが形成される領域において、シリコン系半導体などの半導
体を含んでいてもよい。特に、半導体層１０１は、シリコンよりもバンドギャップの大き
な半導体を含むことが好ましい。好適には、半導体層１０１は酸化物半導体を含んで構成
される。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を
用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
半導体層としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の
高いトランジスタを実現できる。
なお、半導体層に適用可能な酸化物半導体の好ましい形態とその形成方法については、
後の実施の形態で詳細に説明する。
なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は
、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３
未満、特に好ましくは８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ
３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上
であることを指す。酸化物半導体層を高純度真性化することで、トランジスタに安定した
電気特性を付与することができる。
半導体層１０１ｂとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原
子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、半導体層１０１ａまたは半導体層１０
１ｃとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：
４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系
酸化物を用いることができる。なお、半導体層１０１ｂ、半導体層１０１ａおよび半導体
層１０１ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の
変動を含む。また、半導体層１０１ａと半導体層１０１ｃは、組成の同じ材料を用いても
よいし、異なる組成の材料を用いてもよい。
また、半導体層１０１ｂとしてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０１
ｂとなる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元
素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／
３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好まし
くは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以
下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元
素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。
また、半導体層１０１ａ、半導体層１０１ｃとしてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場
合、半導体層１０１ａ、半導体層１０１ｃとなる半導体膜を成膜するために用いるターゲ
ットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ
２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、
好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２
を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの
金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：
３：８などがある。
酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原
子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原
子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４
０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
導電層１０４ａ及び導電層１０４ｂは、一方がソース電極として機能し、他方がドレイ
ン電極として機能する。
プラグ１２１は、導電層１０４ａ、半導体層１０１ａ、半導体層１０１ｂ、半導体層１
０１ｃ、絶縁膜１１４およびバリア膜１１１に設けられた開口を介して導電層１５１と電
気的に接続する。また、導電層１０４ａは、プラグ１２１を介して導電層１５１と電気的
に接続する。
導電層１０４ａ及び導電層１０４ｂは、アルミニウム、チタン、クロム、ニッケル、銅
、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの
金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、
シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層
構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アル
ミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タ
ングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン
膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチ
タン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と
、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層
し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。
なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
ゲート絶縁膜１０２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化
シリコンなどを用いればよく、積層または単層で設ける。
また、ゲート絶縁膜１０２として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添
加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムア
ルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いて
もよい。
また、ゲート絶縁膜１０２として、酸化アルミニウム、酸化マグネシウム、酸化シリコ
ン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジル
コニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化
物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム
などの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。
また、ゲート絶縁膜１０２として、絶縁膜１１４と同様に、化学量論的組成を満たす酸
素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
なお、特定の材料をゲート絶縁膜に用いると、特定の条件でゲート絶縁膜に電子を捕獲
せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニ
ウムの積層膜のように、ゲート絶縁膜の一部に酸化ハフニウム、酸化アルミニウム、酸化
タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度
あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１
５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位
より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電
極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧
がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御する
ことができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せし
める処理は、トランジスタの作製過程におこなえばよい。
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成
後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後
、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その
後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
ゲート電極１０３は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した
金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウ
ムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元
素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサ
イドを用いてもよい。また、ゲート電極１０３は、単層構造でも、二層以上の積層構造と
してもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチ
タン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン
膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上
にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を
積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、
チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選
ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１０３は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添
加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
また、ゲート電極１０３とゲート絶縁膜１０２の間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半
導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系
酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（Ｉ
ｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以
上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導
体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリ
ーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導
体膜を用いる場合、少なくとも半導体層１０１より高い窒素濃度、具体的には７原子％以
上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
絶縁膜１１２は、バリア膜１１１と同様、水や水素が拡散しにくい材料を用いることが
好ましい。また、特に、絶縁膜１１２として酸素を透過しにくい材料を用いることが好ま
しい。
酸素を透過しにくい材料を含む絶縁膜１１２で半導体層１０１を覆うことで、半導体層
１０１から絶縁膜１１２よりも上方に酸素が放出されることを抑制することができる。さ
らに、絶縁膜１１４から脱離した酸素を絶縁膜１１２よりも下側に閉じ込めることができ
るため、半導体層１０１に供給しうる酸素の量を増大させることができる。
また、水や水素を透過しにくい絶縁膜１１２により、外部から酸化物半導体にとっての
不純物である水や水素が混入することを抑制でき、トランジスタ１００の電気特性の変動
が抑制され、信頼性の高いトランジスタを実現できる。
なお、絶縁膜１１２よりも下側に、絶縁膜１１４と同様の、加熱により酸素が脱離する
絶縁膜を設け、ゲート絶縁膜１０２を介して半導体層１０１の上側からも酸素を供給する
構成としてもよい。
また、図６（Ｂ）に示すように、トランジスタのチャネル幅方向の断面において、ゲー
ト電極１０３が半導体層１０１ｂの上面及び側面に面して設けられることで、半導体層１
０１ｂの上面近傍だけでなく側面近傍にまでチャネルが形成され、実効的なチャネル幅が
増大し、オン状態における電流（オン電流）を高めることができる。特に、半導体層１０
１ｂの幅が極めて小さい（例えば５０ｎｍ以下、好ましくは３０ｎｍ以下、より好ましく
は２０ｎｍ以下）場合には、半導体層１０１ｂの内部にまでチャネルが形成される領域が
広がるため、微細化するほどオン電流に対する寄与が高まる。
図１７（Ａ）、（Ｂ）には、半導体装置が有するトランジスタ１００の一例を示す。図
１７（Ａ）、（Ｂ）に示すトランジスタ１００は、図６で例示したトランジスタ１００と
比較して、半導体層１０１ｃが導電層１０４ａ及び導電層１０４ｂの下面に接して設けら
れている点で主に相違している。ここで図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ａ
−Ｂにおける断面である。
このような構成とすることで、半導体層１０１ａ、半導体層１０１ｂ及び半導体層１０
１ｃを構成するそれぞれの膜の成膜時において、大気に触れさせることなく連続的に成膜
することができるため、各々の界面欠陥を低減することができる。
また、トランジスタ１００は図３５（Ａ）に示す構成としてもよい。図３５（Ａ）では
、半導体層１０１ａおよび半導体層１０１ｂを形成した後、半導体層１０１ｃを形成し、
半導体層１０１ａおよび半導体層１０１ｂの側面を半導体層１０１ｃが覆っている。また
、トランジスタ１００は図３５（Ｂ）に示す構成としてもよい。図３５（Ｂ）が図３５（
Ａ）と異なる点は、図３５（Ａ）ではゲート電極１０３と導電層１０４ａ、およびゲート
電極１０３と導電層１０４ｂが、重なる構造なのに対し、図３５（Ｂ）ではゲート電極１
０３と導電層１０４ａ、および導電層１０４ｂは図３５（Ｂ）に示す断面においては重な
らない。
また、図６（Ａ）、（Ｂ）や図１７（Ａ）、（Ｂ）では、半導体層１０１ｂに接して半
導体層１０１ａ及び半導体層１０１ｃを設ける構成を説明したが、半導体層１０１ａまた
は半導体層１０１ｃの一方、またはその両方を設けない構成としてもよい。
なお、図６（Ｂ）に示す構成は、ゲート絶縁膜１０２と半導体層１０１ｃの端部が概略
一致するように加工され、ゲート電極１０３はゲート絶縁膜よりも内側に位置するように
加工される例を示すが、図１７（Ｃ）に示すトランジスタ１００の例のように、ゲート絶
縁膜１０２、半導体層１０１ｃおよびゲート電極１０３の端部が概略一致するように加工
されてもよい。あるいは、図１７（Ｄ）に示すトランジスタ１００の例のように、ゲート
絶縁膜１０２、半導体層１０１ｃおよびゲート電極の端部がそれぞれ一致しないように加
工されてもよい。
以上がトランジスタ１００についての説明である。
トランジスタ１００を覆う絶縁膜１１６は、その下層の凹凸形状を被覆する平坦化層と
して機能する。また絶縁膜１１３は、絶縁膜１１６を成膜する際の保護膜としての機能を
有していてもよい。絶縁膜１１３は不要であれば設けなくてもよい。
絶縁膜１１２、絶縁膜１１３及び絶縁膜１１６には、導電層１０４ｂと電気的に接続す
るプラグ１２３、プラグ１２２等が埋め込まれている。
絶縁膜１１６の上部には、プラグ１２３と電気的に接続する配線１２４等が設けられて
いる。
ここで、図６（Ａ）に示す配線１２４が図５に示す配線ＢＬに相当する。同様に、図６
（Ｂ）に示す配線１６６が配線ＢＧに相当し、図７に示す配線１４２が配線ＣＬに相当す
る。また図示しないが、図６のゲート電極１０３に接続する配線が配線ＷＬに相当する。
また、トランジスタ１３０の低抵抗層１３３ｂが、配線ＳＬに相当する。またトランジス
タ１３０のゲート電極１３５、容量素子１５０の第１の電極として機能するプラグ１２１
、及びトランジスタ１００の導電層１０４ａを含むノードが、図５（Ａ）に示すノードＦ
Ｎに相当する。
また図６において、水素を含む絶縁膜１３６上に設けられる絶縁膜１３７として、バリ
ア膜１１１と同様の材料を含む絶縁膜１３７を設ける構成とすることが好ましい。このよ
うな構成とすることで、水素を含む絶縁膜１３６中に残存した水や水素が上方に拡散する
ことを効果的に抑制することができる。この場合、絶縁膜１３７を形成する前と、絶縁膜
１３７を形成した後であってバリア膜１１１を形成するよりも前に、水や水素を除去する
ための加熱処理を合計２回以上行ってもよい。
配線１２４、配線１４２、配線１６６等の配線は、材料として金属材料、合金材料、ま
たは金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両
立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタング
ステンを用いることが好ましい。
また、導電層１２５、導電層１５１、導電層１５２、導電層１５３ａ、導電層１５３ｂ
、導電層１５４ａ乃至導電層１５４ｅ等の導電層や、プラグ１２１乃至プラグ１２３、プ
ラグ１２６乃至プラグ１２８、プラグ１２９ａ乃至プラグ１２９ｄ、プラグ１３９乃至プ
ラグ１４１、プラグ１６４、プラグ１６５等のプラグには、材料として金属材料、合金材
料、または金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電
性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特に
タングステンを用いることが好ましい。また、窒化チタンやチタンなどの材料を、他の材
料と積層して用いてもよい。例えば、窒化チタンやチタンを用いることにより、開口部へ
の密着性を向上させることができる。また導電層１２５、導電層１５１、導電層１５２、
導電層１５３ａ、導電層１５３ｂ、導電層１５４ａ乃至導電層１５４ｅ等の導電層や、プ
ラグ１２１乃至１２３、プラグ１２６乃至プラグ１２８、プラグ１２９ａ乃至プラグ１２
９ｄ、プラグ１３９乃至プラグ１４１、プラグ１６４、プラグ１６５等のプラグ等は、絶
縁膜に埋め込まれるように設けられ、各々の上面は平坦化されていることが好ましい。
ここで、プラグ１２１は、トランジスタ１００の半導体層１０１、導電層１０４ａおよ
び導電層１５１に接する。まず、トランジスタ１００の半導体層１０１および導電層１０
４ａと接することにより、トランジスタ１００のソース領域またはドレイン領域に繋がる
配線として機能する。また、導電層１５１と接することにより、容量素子１５０の一方の
電極と繋がる配線として機能する。プラグ１２１が、トランジスタ１００を貫通し、容量
素子１５０の一方の電極である導電層１５１まで到達することにより、一つのプラグで、
容量素子１５０の電極と、トランジスタ１００のソース領域またはドレイン領域と繋がる
配線を兼ねることができる。
同様に、プラグ１２２は、トランジスタ１００の半導体層１０１、導電層１０４ｂおよ
び導電層１２５に接する。まず、トランジスタ１００の半導体層１０１および導電層１０
４ｂと接することにより、トランジスタ１００のソース領域またはドレイン領域に繋がる
配線として機能する。また、導電層１２５と接することにより、トランジスタ１３０のソ
ース領域またはドレイン領域と接続する配線として機能する。プラグ１２２が、トランジ
スタ１００を貫通し、導電層１２５まで到達することにより、一つのプラグで、トランジ
スタ１３０のソース領域またはドレイン領域と繋がる配線と、トランジスタ１００のソー
ス電極またはドレイン電極と繋がる配線を兼ねることができる。
次に、プラグ１２１およびプラグ１２２を用いて回路面積を縮小できる例を、図３０を
用いて説明する。また、図３１に示す構成は、プラグ１２１およびプラグ１２２を用いな
い例を示す。バリア膜２１１ａについては、バリア膜１１１の記載を参照する。また絶縁
膜２１５ａについては、絶縁膜１１５ａの記載を参照する。導電層１０４ａと容量素子１
５０とのコンタクト２２１は、半導体層１０１ｂよりも外側に形成されており、素子面積
の増大の要因となる。また、同様に導電層１０４ｂと、トランジスタ１３０のソース領域
またはドレイン領域に接続する導電層とのコンタクト２２２は、半導体層１０１ｂよりも
外側に形成されており、素子面積の増大の要因となる。
図３０（Ａ）に示す構成例では、トランジスタ１００を貫通して容量素子１５０の一方
の電極に接続するプラグ１２１と、トランジスタ１００を貫通してトランジスタ１３０の
ソース電極またはドレイン領域に電気的に接続する導電層２５１ａと接続するプラグ１２
２を用いる例を示す。バリア膜２１１ａ乃至バリア膜２１１ｆは、バリア膜１１１の記載
を参照する。また、絶縁膜２１５ａ乃至絶縁膜２１５ｆは、絶縁膜１１５ａの記載を参照
する。導電層２５１は、導電層１５１の記載を参照する。導電層２５１ａは、導電層１２
５の記載を参照する。なお、図３０（Ｂ）は、図３０（Ａ）に示す構成を２つ並べた図で
ある。なお、図３０においては導電層１０４ａおよび導電層１０４ｂを設けない例を示す
が、設けてもよい。
図３１においては、導電層１０４ａと容量素子１５０とのコンタクト２２１と、プラグ
３２１と導電層１０４ａのコンタクト２２３との、２つのコンタクトが設けられているの
に対し、図３０では、その２つのコンタクトの役割をプラグ１２１で担うことができる。
同様に、図３１においては、導電層１０４ｂと導電層２５１ａとのコンタクト２２２と、
プラグ３２２と導電層１０４ｂとのコンタクト２２４との、２つのコンタクトが設けられ
ているのに対し、図３０では、その２つのコンタクトの役割をプラグ１２２で担うことが
できる。このように、プラグ１２１とプラグ１２２を用いることにより、図３０に示す構
成において容量素子１５０をトランジスタ１００と同程度の幅で作製することができ、素
子の占有面積を縮小することができる。
次に、図３０に示す断面図において、層２８１乃至層２８７の上面図を図３２（Ａ）に
示す。また、図３１に示す断面図において、層２９１乃至層２９５の上面図を図３２（Ｂ
）に示す。各上面図は、メモリセルの最小構成単位を示すものである。図３０の構造を用
いることにより、図３１と比較して、約半分の面積まで縮小できることがわかる。
また、図３３に示す半導体装置の断面のように、平坦化のための絶縁膜２６１を設けて
からプラグ１２１およびプラグ１２２を形成してもよい。
本発明の一態様の半導体装置は、トランジスタ１３０と、第１のトランジスタ１３０の
上方に位置するトランジスタ１００とを有するため、これらを積層して設けることにより
素子の占有面積を縮小することができる。また、プラグ１２１や、プラグ１２２を設ける
ことにより素子の占有面積を縮小することができる。よって、回路面積が小さく、かつ、
良好な特性を有する半導体装置を提供することができる。また、本発明の一態様を例えば
メモリ等を有する半導体装置に用いた場合、小さな回路面積でもメモリ容量を高め、かつ
保持特性の良好なメモリを有する半導体装置を提供することができる。さらに、トランジ
スタ１３０とトランジスタ１００との間に設けられたバリア膜１１１により、これよりも
下層に存在する水や水素等の不純物がトランジスタ１００側に拡散することを抑制できる
。さらに、当該バリア膜１１１を挟んで、一部が第１の電極として機能する配線と、一部
が第２の電極として機能する配線が設けられ、容量素子１５０を形成するため、容量素子
１５０を作製するための工程を別途追加することなく容量素子１５０を容易に作製するこ
とができる。
以上が構成例についての説明である。
［作製方法例］
以下では、上記構成例で示した半導体装置の作製方法の一例について、図８乃至図１２
の断面図を用いて説明する。
まず、半導体基板１３１を準備する。半導体基板１３１としては、例えば単結晶シリコ
ン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリ
ウムからなる化合物半導体基板などを用いることができる。また、半導体基板１３１とし
て、ＳＯＩ基板を用いてもよい。以下では、半導体基板１３１として単結晶シリコンを用
いた場合について説明する。
続いて、半導体基板１３１に素子分離層（図示せず）を形成する。素子分離層はＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、メサ分離法等を用いて形成すれば
よい。
同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、半導体基板１
３１の一部にｎウェルまたはｐウェルを形成してもよい。例えば、ｎ型の半導体基板１３
１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェルを形成し、同一
基板上にｎ型のトランジスタとｐ型のトランジスタを形成してもよい。
続いて、半導体基板１３１上にゲート絶縁膜１３４となる絶縁膜を形成する。例えば、
半導体基板１３１の表面を酸化し酸化シリコン膜を形成する。または、熱酸化法により酸
化シリコンを形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化す
ることにより、酸化シリコン膜と、酸化窒化シリコン膜の積層構造を形成してもよい。ま
たは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）で
あるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、
酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化
物等を用いてもよい。
当該絶縁膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法
、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏ
ｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法等で成膜することにより形成してもよい。
続いて、ゲート電極１３５となる導電膜を成膜する。導電膜としては、タンタル、タン
グステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの
金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等
の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の
金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブ
デン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密
着性を向上させることができ、剥離を防止することができる。
導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣ
ＶＤ法等を含む）などにより成膜することができる。またプラズマによるダメージを減ら
すには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて、当該導電膜上にリソグラフィ法等を用いてレジストマスクを形成し、当該導電
膜の不要な部分を除去する。その後、レジストマスクを除去することにより、ゲート電極
１３５を形成することができる。
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、
様々な微細加工技術を用いることができる。例えば、フォトリソグラフィ法等で形成した
レジストマスクに対してスリミング処理を施す方法を用いてもよい。また、フォトリソグ
ラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した
後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、
被加工膜をエッチングしてもよい。また被加工膜のエッチングとして、高いアスペクト比
を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜ま
たは金属膜からなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３
６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる
。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。
また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外
光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また
、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または
電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム
などのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密
着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばス
ピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成するこ
とができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減で
きる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対
する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有
機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ
Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去
するか、レジストマスクを除去した後に除去すればよい。
ゲート電極１３５の形成後、ゲート電極１３５の側面を覆うサイドウォールを形成して
もよい。サイドウォールは、ゲート電極１３５の厚さよりも厚い絶縁膜を成膜した後に、
異方性エッチングを施し、ゲート電極１３５の側面部分のみ当該絶縁膜を残存させること
により形成できる。
図８（Ａ）では、サイドウォールの形成時にゲート絶縁膜のエッチングを行わない例を
示すが、サイドウォールの形成時にゲート絶縁膜１３４となる絶縁膜も同時にエッチング
してもよい。この場合はゲート電極１３５及びサイドウォールの下部にゲート絶縁膜１３
４が形成される。
続いて、半導体基板１３１のゲート電極１３５（及びサイドウォール）が設けられてい
ない領域にリンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を
付与する元素を添加する。この段階における断面概略図が図８（Ａ）に相当する。
続いて、絶縁膜１３６を形成した後、上述した導電性を付与する元素の活性化のための
第１の加熱処理を行う。
絶縁膜１３６は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミ
ニウムなどを用いればよく、積層または単層で設ける。絶縁膜１３６はスパッタリング法
、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法
またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ま
しくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ま
しい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡ
ＬＤ法が好ましい。
第１の加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下
にて、例えば４００℃以上基板の歪み点未満で行うことができる。
この段階でトランジスタ１３０が形成される。また、トランジスタ１３０を形成するの
と同様の方法で、トランジスタ１６０を形成してもよい。
続いて、絶縁膜１３７及び絶縁膜１３８を形成する。
絶縁膜１３７は、絶縁膜１３６に用いることのできる材料のほか、酸素と水素を含む窒
化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を大きくすること
ができるため好ましい。また、絶縁膜１３８は、絶縁膜１３６に用いることのできる材料
のほか、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくは
シラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化珪
素を用いることが好ましい。
絶縁膜１３７及び絶縁膜１３８は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、
ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用い
て形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法に
よって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによる
ダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて絶縁膜１３８の上面をＣＭＰ法等を用いて平坦化する。また、絶縁膜１３８とし
て平坦化膜を用いてもよい。その場合は、必ずしもＣＭＰ法等で平坦化しなくともよい。
平坦化膜の形成には、例えば常圧ＣＶＤ法や、塗布法などを用いることができる。常圧Ｃ
ＶＤ法を用いて形成できる膜としては例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒ
ｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等が挙げられる。また、塗布法を用いて形成でき
る膜としては例えば、ＨＳＱ（水素シルセスキオキサン）等が挙げられる。
その後、半導体層１３２中のダングリングボンドを絶縁膜１３７から脱離する水素によ
って終端するための第２の加熱処理を行う。また、第２の加熱処理によって各々の層に含
まれる水や水素を脱離させることにより、水や水素の含有量を低減することができる。
第２の加熱処理は、上記積層構造の説明で例示した条件で行うことができる。例えば第
１の加熱処理で説明した条件などを用いることができる。
続いて、絶縁膜１３６、絶縁膜１３７、及び絶縁膜１３８に低抵抗層１３３ａ、低抵抗
層１３３ｂ及びゲート電極１３５等に達する開口を形成する（図８（Ｂ）参照。）。その
後、開口を埋めるようにプラグ１３９等となる導電膜１８１を形成する（図８（Ｃ）参照
。）。その後、絶縁膜１３８の上面が露出するように、導電膜１８１に平坦化処理を施す
ことにより、プラグ１３９やプラグ１４０等を形成する（図８（Ｄ）参照。）。導電膜１
８１の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣ
ＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができ
る。
続いて、絶縁膜１３８上に絶縁膜１１５ｅを成膜し、開口部を形成する。その後、開口
を埋めるように導電膜を形成し、絶縁膜１１５ｅの上面が露出するように、該導電膜に平
坦化処理を施すことにより、導電層１４４および導電層１５３ｂ等を形成する（図８（Ｅ
）参照。）。図６に示す例では、導電層１５３ｂは、容量素子の電極として機能する。
続いて、バリア膜１１１ｅを形成し、次いで絶縁膜１１５ｄを形成する（図９（Ａ）参
照。）。次いで、絶縁膜１１５ｄに開口部を形成する。その後、開口を埋めるように導電
膜を形成し、絶縁膜１１５ｅの上面が露出するように、該導電膜に平坦化処理を施すこと
により、導電層１５４ｄおよび導電層１５４ｅ等を形成する（図９（Ｂ）参照。）。図６
に示す例では、導電層１５４ｄおよび導電層１５４ｅは、容量素子の電極として機能する
。その後、バリア膜１１１ｄを成膜する（図９（Ｃ）参照。）。
続いて、バリア膜１１１ｄ、絶縁膜１１５ｄおよびバリア膜１１１ｅに開口部を形成す
る。その後、開口を埋めるようにプラグ１２７等となる導電膜を形成し、バリア膜１１１
ｄの上面が露出するように、該導電膜に平坦化処理を施すことにより、プラグ１２７およ
びプラグ１４５等を形成する（図９（Ｄ）参照。）。
続いて、絶縁膜１１５ｃを形成する（図１０（Ａ）参照。）。次いで、絶縁膜１１５ｃ
に開口部を形成する。その後、開口を埋めるように導電膜を形成し、絶縁膜１１５ｃの上
面が露出するように、該導電膜に平坦化処理を施すことにより、導電層１４６および導電
層１５３ａ等を形成する（図１０（Ｂ）参照。）。導電層１５３ａは、容量素子の電極と
して機能する。
次に、導電層１５４ａ、導電層１５４ｂ、プラグ１２６およびプラグ１４７を、図９に
示したのと同様な方法を用いて作製した後、バリア膜１１１ａを成膜し、バリア膜１１１
ａの導電層１４３と接する領域に開口部を設けた後、導電膜を成膜する。その後、レジス
トマスクを形成し、該導電膜の不要な部分をエッチングにより除去する。その後レジスト
マスクを除去することにより、導電層１５２、導電層１５４ｅおよび第２のゲート電極と
して機能する導電層１０５を形成することができる（図１０（Ｃ）参照。）。
ここで、図９（Ｄ）において、バリア膜１１１ｄには平坦化処理が施されている。図９
乃至図１０に示すように、バリア膜１１１ｄをそのまま容量素子の絶縁膜として用いても
よい。あるいは図９（Ｄ）乃至図１０（Ｃ）の工程は、例えば以下に示す図１３（Ａ）乃
至図１４（Ｂ）の工程に置き換えてもよい。バリア膜１１１ｄを一度除去してから再度、
成膜を行ってもよい。その例を図１３乃至図１４に示す。例えばＣＭＰ法などにより平坦
化処理を行った場合に、膜の表面等に、時としてダメージなどが生じる場合がある。その
場合は、以下に説明するように、ダメージが生じた膜、あるいは膜の表面領域を除去して
から再度、容量素子に用いる絶縁膜を成膜することにより、容量特性をより向上させるこ
とができる。
図１３（Ａ）は、図９（Ｄ）において説明した通り、バリア膜１１１ｄ及びプラグ１２
７等となる導電膜に平坦化処理を施した状態を示す。その後、図１３（Ｂ）に示すように
、バリア膜１１１ｄをエッチングなどにより除去する。その後、バリア膜１１１ｆを形成
する。次に、レジストマスクを形成し、エッチングを行うことによりバリア膜１１１ｆの
うち、プラグ１２７やプラグ１４５などのプラグ上のバリア膜１１１ｆに開口部を設ける
。その後、レジストマスクを除去する（図１３（Ｃ）参照。）。
次に、絶縁膜１１５ｃを形成する。その後、レジストマスクを形成し、エッチングを行
うことにより絶縁膜１１５ｃに開口部を設ける。次いで、該開口部を埋め込むように導電
層１４６、導電層１５３ａ等を形成する（図１４（Ａ）参照。）。
次に、バリア膜１１１ｃを成膜し、次いで、絶縁膜１１５ｂを成膜する。その後、導電
層１５４ｃ、導電層１５４ｄ、バリア膜１１１ｆ、プラグ１２７およびプラグ１４５を形
成したのと同様の方法を用いて、導電層１５４ａ、導電層１５４ｂ、バリア膜１１１ｇ、
プラグ１２６およびプラグ１４７を形成する。
次に、絶縁膜１１５ａを成膜する。その後、導電層１４６および導電層１５３ａを形成
したのと同様の方法を用いて、導電層１２５および導電層１５１を形成する。その後、バ
リア膜１１１ａを成膜する。その後、バリア膜１１１ａに開口部を設けた後、導電膜を形
成し、レジストマスク等を用いて導電層１０５、導電層１５２および導電層１５４ｅを形
成する（図１４（Ｂ）参照。）。以上が、図９（Ｄ）乃至図１０（Ｃ）の工程を図１３（
Ａ）乃至図１４（Ｂ）の工程に置き換えた場合の説明である。
絶縁膜１１５ａ乃至絶縁膜１１５ｅは、絶縁膜１３６等と同様の材料および方法により
形成することができる。
バリア膜１１１ａ乃至バリア膜１１１ｇは、例えばスパッタリング法、ＣＶＤ法（熱Ｃ
ＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法な
どを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣ
ＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズ
マによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい
。バリア膜１１１ａ乃至バリア膜１１１ｇに用いることができる材料は、バリア膜１１１
の記載を参照すればよい。
絶縁膜１１５ｅを形成した後、第３の加熱処理を行うことが好ましい。第３の加熱処理
により、各層に含まれる水や水素を脱離させることにより、水や水素の含有量を低減する
ことができる。バリア膜１１１ｅを形成する直前に第３の加熱処理を施し、バリア膜１１
１ｅよりも下層に含まれる水素や水を徹底的に除去した後に、バリア膜１１１ｅを形成す
ることで、後の工程でバリア膜１１１ｅよりも下層側に水や水素が再度拡散してしまうこ
とを抑制することができる。
第３の加熱処理は、上記積層構造の説明で例示した条件で行うことができる。例えば第
１の加熱処理で説明した条件などを用いることができる。なお、絶縁膜１１５ａ乃至絶縁
膜１１５ｄを成膜した後にも、それぞれの絶縁膜の成膜後に同様の熱処理を行ってもよい
。
この段階で、容量素子１５０が形成される。容量素子１５０は、一部が第１の電極とし
て機能する導電層１５２および導電層１５４ａ乃至導電層１５４ｅと、一部が第２の電極
として機能する導電層１５１、導電層１５３ａおよび導電層１５３ｂと、これらに挟持さ
れたバリア膜１１１ａ乃至バリア膜１１１ｅによって構成されている。
次に、絶縁膜１１４を成膜する。絶縁膜１１４は、例えばスパッタリング法、ＣＶＤ法
（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬ
Ｄ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラ
ズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また
プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好
ましい。
絶縁膜１１４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１１
４の成膜を行えばよい。または、成膜後の絶縁膜１１４に酸素を導入して酸素を過剰に含
有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜１１４に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオ
ンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プ
ラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。
また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素
等を含ませてもよい。例えば、二酸化炭素、水素およびアルゴンの混合ガスを用いるとよ
い。
また、絶縁膜１１４を成型した後、その上面の平坦性を高めるためにＣＭＰ法等を用い
た平坦化処理を行ってもよい。
次に、半導体層１０１ａとなる半導体膜と、半導体層１０１ｂとなる半導体膜を順に成
膜する。当該半導体膜は、大気に触れさせることなく連続して成膜することが好ましい。
半導体層１０１ａとなる半導体、および半導体層１０１ｂとなる半導体は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
なお、半導体層１０１ａとなる半導体、および半導体層１０１ｂとなる半導体として、
Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメ
チルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上
記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジ
ウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを
用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
半導体膜を成膜後、第４の加熱処理を行うことが好ましい。加熱処理は、２５０℃以上
６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化
性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰
囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを
１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行っ
てもよいし、半導体膜を加工して島状の半導体層１０１ａおよび１０１ｂを形成した後に
行ってもよい。加熱処理により、絶縁膜１１４や酸化物膜から半導体膜に酸素が供給され
、半導体膜中の酸素欠損を低減することができる。
その後、レジストマスクを形成し、不要な部分をエッチングにより除去する。その後レ
ジストマスクを除去することにより、島状の半導体層１０１ａと島状の半導体層１０１ｂ
の積層構造を形成することができる（図１１（Ａ）参照。）。なお、半導体膜のエッチン
グの際に、絶縁膜１１４の一部がエッチングされ、半導体層１０１ａ及び半導体層１０１
ｂに覆われていない領域における絶縁膜１１４が薄膜化することがある。したがって、当
該エッチングにより絶縁膜１１４が消失しないよう、予め厚く形成しておくことが好まし
い。
その後、導電膜１０４を成膜する（図１１（Ｂ）参照。）。導電膜１０４の形成は、例
えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）
、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶
縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させる
ことができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、Ｍ
ＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、レジストマスクを形成し、導電膜１０４の不要な部分をエッチングにより除去す
る。その後レジストマスクを除去し、導電層１０４ａおよび導電層１０４ｂを形成する。
ここで、導電膜のエッチングの際に、半導体層１０１ｂや絶縁膜１１４の上部の一部がエ
ッチングされ、導電層１０４ａ及び導電層１０４ｂと重ならない部分が薄膜化することが
ある。したがって、半導体層１０１ｂとなる半導体膜等の厚さを、エッチングされる深さ
を考慮して予め厚く形成しておくことが好ましい。
次に、ゲート絶縁膜１０２、半導体層１０１ｃを成膜し、レジストマスクを形成し、エ
ッチングにより加工し、その後レジストマスクを除去する。次にゲート電極１０３となる
導電膜を成膜する（図１２（Ａ）参照。）。その後、レジストマスクを形成し、エッチン
グにより該導電膜を加工し、その後レジストマスクを除去してゲート電極１０３を形成す
る。半導体層１０１ｃとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰ
ＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
なお、半導体層１０１ｃとなる半導体として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ
法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムお
よびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、
トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメ
チルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代
えてジエチル亜鉛などを用いてもよい。
この段階でトランジスタ１００が形成される。
次に、絶縁膜１１２を形成する。絶縁膜１１２は、例えばスパッタリング法、ＣＶＤ法
（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬ
Ｄ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラ
ズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また
プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好
ましい。
絶縁膜１１２の成膜後、第５の加熱処理を行うことが好ましい。加熱処理により、絶縁
膜１１４等から半導体層１０１に対して酸素を供給し、半導体層１０１中の酸素欠損を低
減することができる。またこのとき、絶縁膜１１４から脱離した酸素は、バリア膜１１１
及び絶縁膜１１２によってブロックされ、バリア膜１１１よりも下層及び絶縁膜１１４よ
りも上層には拡散しないため、当該酸素を効果的に閉じ込めることができる。そのため半
導体層１０１に供給しうる酸素の量を増大させることができ、半導体層１０１中の酸素欠
損を効果的に低減することができる。
また、絶縁膜１１２を２層以上の積層構造としてもよい。その場合には、例えば絶縁膜
１１２を２層の積層構造とし、下層に例えば酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニ
ウム、窒化アルミニウムなどを用いればよい。また上層にはバリア膜１１１と同様に水や
水素が拡散しにくい材料を用いることが好ましい。また下層に設ける絶縁膜は、絶縁膜１
１４と同様の、加熱により酸素が脱離する絶縁膜としてゲート絶縁膜１０２を介して半導
体層１０１の上側からも酸素を供給する構成としてもよい。
続いて、絶縁膜１１３を形成する。絶縁膜１１３は、例えば酸化シリコン、酸化窒化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、
窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける
。絶縁膜１１３は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、Ｐ
ＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することが
できる。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良
好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、
熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて、図１２（Ｂ）に示すように、絶縁膜１１３、絶縁膜１１２、ゲート絶縁膜１０
２、導電層１０４ａ、導電層１０４ｂ、半導体層１０１ｂ、半導体層１０１ａおよび絶縁
膜１１４に開口部を設ける。次いで、開口部を埋め込むように導電膜を形成した後、レジ
ストマスクを用いて不要部分を除去し、レジストマスクを除去してプラグ１２１およびプ
ラグ１２２を形成する。ここで、プラグ１２１は絶縁膜１１３、絶縁膜１１２、ゲート絶
縁膜１０２、半導体層１０１ｃ、導電層１０４ａ、半導体層１０１ｂ、半導体層１０１ａ
、絶縁膜１１４およびバリア膜１１１ａを貫くように形成され、導電層１５１と接続する
。ここで、プラグ１２１と導電層１０４ａは、プラグ１２１の側面で接することにより接
続する。同様に、プラグ１２２は絶縁膜１１３、絶縁膜１１２、ゲート絶縁膜１０２、半
導体層１０１ｃ、導電層１０４ｂ、半導体層１０１ｂ、半導体層１０１ａ、絶縁膜１１４
およびバリア膜１１１ａを貫くように形成され、導電層１２５と接続し、導電層１０４ｂ
はプラグ１２２の側面と接することにより接続する。
続いて、絶縁膜１１６を形成する。絶縁膜１１６は、例えば酸化シリコン、酸化窒化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、
窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける
。絶縁膜１１６は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、Ｐ
ＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することが
できる。また絶縁膜１１６として有機樹脂などの有機絶縁材料を用いる場合には、スピン
コート法などの塗布法を用いて形成してもよい。また、絶縁膜１１６を形成した後にその
上面に対して平坦化処理を行うことが好ましい。また、絶縁膜１１６として、絶縁膜１３
８に示す材料や、形成方法を用いてもよい。
続いて、上記と同様の方法により、絶縁膜１１６に、プラグ１２２に達するプラグ１２
３等を形成する。
続いて、絶縁膜１１６上に導電膜を成膜する。その後上記と同様の方法によりレジスト
マスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマス
クを除去することにより、配線１２４等を形成することができる（図１２（Ｂ）参照。）
。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
なお、半導体層１０１ａおよび半導体層１０１ｂを形成する際に、導電膜１０４を形成
してからレジストマスクを形成し、導電膜１０４をエッチングした後、半導体層１０１ａ
となる半導体層および半導体層１０１ｂとなる半導体層をエッチングにより形成し、図１
５（Ａ）に示す構造としてもよい。その後、導電膜１０４を再び加工し導電層１０４ａお
よび導電層１０４ｂを形成し、図１２乃至図１３で示す工程を経て、トランジスタ１００
は図１５（Ｂ）に示すような構造とすることができる。
また、図１５（Ｂ）に示すトランジスタ１００と異なる構造のトランジスタ１００の作
製方法の例として、図１に記載のトランジスタ１００について、その作製方法の例を簡単
に説明する。
まず絶縁膜１１４上に半導体層１０１となる半導体膜を形成した後、レジストマスク等
を形成し、エッチングを行い、半導体層１０１を形成する。次に、ゲート絶縁膜１０２と
なる絶縁膜およびゲート電極１０３となる導電膜を形成し、レジストマスク等を形成し、
エッチングを行い、ゲート電極１０３およびゲート絶縁膜１０２を形成する。
次に、低抵抗領域１７１ａおよび低抵抗領域１７１ｂを形成する。キャリア密度の高い
半導体層は、抵抗が低くなる。キャリア密度を高める方法として、たとえば不純物の添加
や、酸素欠損の形成等が挙げられる。例えばキャリア密度を高める方法として、イオン注
入を用いて元素を添加すればよい。用いることのできる元素としては、例えばアルゴン、
ホウ素、炭素、マグネシウム、アルミニウム、シリコン、リン、カルシウム、スカンジウ
ム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲル
マニウム、ヒ素、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ
、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンから選択された
一種以上を添加することが好ましい。
このような抵抗の低い領域では、例えば不要な水素をトラップすることができる可能性
がある。不要な水素を低抵抗層にトラップすることによりチャネル領域の水素濃度を低く
し、良好なトランジスタ特性を得ることができる。
次に、絶縁膜１１２および絶縁膜１１３を形成する。その後、上記に示した方法でプラ
グ１２１およびプラグ１２２を形成する。以上の工程により、図１に示すトランジスタ１
００を作製することができる。
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタ１００に好適に用いることのでき
る酸化物半導体について説明する。
ここでは、図６に例として示すように、酸化物半導体として半導体層１０１ａ、半導体
層１０１ｂおよび半導体層１０１ｃの３層を積層して用いる例を示すが、トランジスタ１
００に用いることのできる酸化物半導体は、単層でもよい。また、半導体層１０１ａ、半
導体層１０１ｂおよび半導体層１０１ｃのうち、いずれか、または両方を有さない構造と
してもよい。
半導体層１０１ｂは、例えば、インジウムを含む酸化物半導体である。半導体層１０１
ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、
半導体層１０１ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、
ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素とし
ては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコ
ニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングス
テンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合
がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素と
の結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化
物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層１
０１ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場
合がある。
ただし、半導体層１０１ｂは、インジウムを含む酸化物半導体に限定されない。半導体
層１０１ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含ま
ず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体な
どであっても構わない。
半導体層１０１ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層
１０１ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは
２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体層１０１ａおよび半導体層１０１ｃは、半導体層１０１ｂを構成する酸
素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層１
０１ｂを構成する酸素以外の元素一種以上、または二種以上から半導体層１０１ａおよび
半導体層１０１ｃが構成されるため、半導体層１０１ａと半導体層１０１ｂとの界面、お
よび半導体層１０１ｂと半導体層１０１ｃとの界面において、界面準位が形成されにくい
。
半導体層１０１ａ、半導体層１０１ｂおよび半導体層１０１ｃは、少なくともインジウ
ムを含むと好ましい。なお、半導体層１０１ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎおよ
びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満
、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが
７５ａｔｏｍｉｃ％以上とする。また、半導体層１０１ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき
、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍ
ｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％
以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層１０１ｃがＩｎ−Ｍ−Ｚｎ酸
化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５
０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔ
ｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体層１０１ｃは、半導
体層１０１ａと同種の酸化物を用いても構わない。
半導体層１０１ｂは、半導体層１０１ａおよび半導体層１０１ｃよりも電子親和力の大
きい酸化物を用いる。例えば、半導体層１０１ｂとして、半導体層１０１ａおよび半導体
層１０１ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ
以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を
用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有す
る。そのため、半導体層１０１ｃがインジウムガリウム酸化物を含むと好ましい。ガリウ
ム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、
さらに好ましくは９０％以上とする。
このとき、ゲート電極に電界を印加すると、半導体層１０１ａ、半導体層１０１ｂ、半
導体層１０１ｃのうち、電子親和力の大きい半導体層１０１ｂにチャネルが形成される。
ここでバンド構造について図１８（Ａ）に示す。図１８（Ａ）には、真空準位（ｖａｃ
ｕｕｍ ｌｅｖｅｌと表記。）、各層の伝導帯下端のエネルギー（Ｅｃと表記。）および
価電子帯上端のエネルギー（Ｅｖと表記。）を示す。
ここで、半導体層１０１ａと半導体層１０１ｂとの間には、半導体層１０１ａと半導体
層１０１ｂとの混合領域を有する場合がある。また、半導体層１０１ｂと半導体層１０１
ｃとの間には、半導体層１０１ｂと半導体層１０１ｃとの混合領域を有する場合がある。
混合領域は、界面準位密度が低くなる。そのため、半導体層１０１ａ、半導体層１０１ｂ
および半導体層１０１ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的
に変化する（連続接合ともいう。）バンド構造となる。
なお、図１８（Ａ）では、半導体層１０１ａと第２の半導体層１０１ｃのＥｃが同様で
ある場合について示したが、それぞれが異なっていてもよい。例えば、半導体層１０１ａ
よりも半導体層１０１ｃのＥｃが高いエネルギーを有してもよい。
このとき、電子は、半導体層１０１ａ中および半導体層１０１ｃ中ではなく、半導体層
１０１ｂ中を主として移動する（図１８（Ｂ）参照。）。上述したように、半導体層１０
１ａおよび半導体層１０１ｂの界面における界面準位密度、半導体層１０１ｂと半導体層
１０１ｃとの界面における界面準位密度が低くすることによって、半導体層１０１ｂ中で
電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる
。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体層１０１ｂの全体
にチャネルが形成される。したがって、半導体層１０１ｂが厚いほどチャネル領域は大き
くなる。即ち、半導体層１０１ｂが厚いほど、トランジスタのオン電流を高くすることが
できる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以
上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体層１０１ｂとすればよい
。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好
ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体
層１０１ｂとすればよい。
また、トランジスタのオン電流を高くするためには、半導体層１０１ｃの厚さは小さい
ほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ
以下の領域を有する半導体層１０１ｃとすればよい。一方、半導体層１０１ｃは、チャネ
ルの形成される半導体層１０１ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、
シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層１０
１ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは
１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体層１０１ｃとすれ
ばよい。また、半導体層１０１ｃは、絶縁膜１０２などから放出される酸素の外方拡散を
抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体層１０１ａは厚く、半導体層１０１ｃは薄い
ことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４
０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体層１０１ａとすれ
ばよい。半導体層１０１ａの厚さを、厚くすることで、隣接する絶縁体と半導体層１０１
ａとの界面からチャネルの形成される半導体層１０１ｂまでの距離を離すことができる。
ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ま
しくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体層１
０１ａとすればよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水
素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジス
タのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成
後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を
除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水
素化処理）によって増加してしまった酸素欠損を補填するために酸素を酸化物に加える処
理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を
、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論比的
組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分
が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化また
はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく
（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下
、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下で
、特に好ましくは８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未
満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であ
ることをいう。
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは
、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジス
タがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、
好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５
℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×
１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル
型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体
的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ
、トランジスタはオフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。
または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けら
れる。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物
半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などがある。また、結晶性酸化
物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶
酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ
−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶ
こともできる。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化
物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によってＣＡＡＣ−ＯＳの明視野像と回折パターンと
の複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認する
ことができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレイ
ンバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−Ｏ
Ｓ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
図１９（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１９（ｂ）は、図
１９（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強
調表示している。
図１９（ｃ）は、図１９（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４
ｎｍ）の局所的なフーリエ変換像である。図１９（ｃ）より、各領域においてｃ軸配向性
が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグ
レインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．
６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ
’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に
変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が
観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の
電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測さ
れる（図２０（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方
体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０
ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。た
だし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領
域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ
２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい
。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長に
よって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶
部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物
が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成され
ることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノ
ーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
図３６（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能Ｔ
ＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂ
ｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分
解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取
得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆな
どによって行うことができる。
図３６（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３６（Ｂ）に示す。
図３６（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる
。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）ま
たは上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図３６（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図３６（Ｃ）
は、特徴的な原子配列を、補助線で示したものである。図３６（Ｂ）および図３６（Ｃ）
より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットと
の傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペ
レットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレッ
ト５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる（図３６（Ｄ）参照。）。図３６（Ｃ）で観察されたペレットとペレットとの間で傾
きが生じている箇所は、図３６（Ｄ）に示す領域５１６１に相当する。
また、図３７（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ
補正高分解能ＴＥＭ像を示す。図３７（Ａ）の領域（１）、領域（２）および領域（３）
を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図３７（Ｂ）、図３７（Ｃ）および図
３７（Ｄ）に示す。図３７（Ｂ）、図３７（Ｃ）および図３７（Ｄ）より、ペレットは、
金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかし
ながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３８（Ａ）に示すよう
に回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺ
ｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性
を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、図３８（Ｂ）に示すように明瞭なピークは現れない。これに対
し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφス
キャンした場合、図３８（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピ
ークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、
ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、図３９（Ａ）に示すような回折パターン（制限視野透過電子回折
パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の
結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、
ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ
径が３００ｎｍの電子線を入射させたときの回折パターンを図３９（Ｂ）に示す。図３９
（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、
ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
なお、図３９（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面およ
び（１００）面などに起因すると考えられる。また、図３９（Ｂ）における第２リングは
（１１０）面などに起因すると考えられる。
次に、多結晶酸化物半導体膜について説明する。
多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒を確認することができる。多
結晶酸化物半導体膜に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３
００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であるこ
とが多い。また、多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒界を確認でき
る場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方
位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて
構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕ
ｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍
のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合があ
る。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有す
る。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、
多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界
がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用
いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動
が大きく、信頼性の低いトランジスタとなる場合がある。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、
ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下では
ｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部（ペレット）よりも大きい径のＸ線を
用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析で
は、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ペレットよりも大
きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折と
もいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−
ＯＳ膜に対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用い
るナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノ
ビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場
合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある（図２０
（Ｂ）参照。）。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合が
ある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って
、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また
、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラ
ップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−
ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジ
スタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成すること
ができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いる
ことができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体
装置は、生産性高く作製することができる場合がある。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸
化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、ＴＥＭによる観察像で、結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−
ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物
半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターン
が観測される。
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。
また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリ
ア発生源が多い酸化物半導体膜である。
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高く
なる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリー
オンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジ
スタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が
高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用
いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、
電気特性の変動が大きく、信頼性の低いトランジスタとなる。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構
造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸
化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察さ
れる場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのでき
る領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は
、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見
られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な
電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能
ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し
、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格
子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に
層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面
の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎ
ｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間
隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎ
ＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（
試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれ
の試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を
６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度で
あり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の
間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見
なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４０は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である
。ただし、上述した格子縞の長さを結晶部の大きさとしている。図４０より、ａ−ｌｉｋ
ｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的
には、図４０中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度
の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ
２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ
およびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／
ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図
４０中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよ
びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度で
あることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−Ｏ
Ｓと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ
−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半
導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより
、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ
−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結
晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１
００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は
、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ
４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０
ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ
−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出すること
ができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対し
て、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶
を組み合わせて算出することが好ましい。
次に、単結晶酸化物半導体膜について説明する。
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない
）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単
結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少
ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キ
ャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトラン
ジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、
結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低い
と密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また
、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半
導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非
晶質酸化物半導体膜よりも密度が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルの一例について説明する。
図４１（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜
室内の模式図である。
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを介
してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複数
のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高める
スパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（タ
ーゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好まし
くは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸
素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１
Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで
、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確
認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が形
成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１が
生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａ
ｒ＋）などである。
ここで、ターゲット５１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結
晶粒には劈開面が含まれる。図４２（Ａ）に、一例として、ターゲット５１３０に含まれ
るＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図４２（Ａ）は、ｂ軸に平行な方向から
ＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図４２（Ａ）より、近接する二つ
のＧａ−Ｚｎ−Ｏ層において、それぞれの層における酸素原子同士が近距離に配置されて
いることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのＧ
ａ−Ｚｎ−Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接する
二つのＧａ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５１０１は、電界によってターゲット５１３０側に加
速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペレ
ット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、叩
き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１の
衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状
のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面を
有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよび
ペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット５
１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例え
ば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角
形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、
ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのな
いペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレッ
ト５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ
以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好ましく
は１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図４０中の（１）
で説明した初期核に相当する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５１
３０にイオン５１０１を衝突させると、図４２（Ｂ）に示すように、Ｇａ−Ｚｎ−Ｏ層、
Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層を有するペレット５１００が剥離する。図４２
（Ｃ）に、剥離したペレット５１００をｃ軸に平行な方向から観察した構造を示す。ペレ
ット５１００は、二つのＧａ−Ｚｎ−Ｏ層（パン）と、Ｉｎ−Ｏ層（具）と、を有するナ
ノサイズのサンドイッチ構造と呼ぶこともできる。
ペレット５１００は、プラズマを通過する際に、側面が負または正に帯電する場合がある
。ペレット５１００は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。
側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレ
ット状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ
酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。ま
たは、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する
可能性がある。また、ペレット５１００は、プラズマを通過する際に、プラズマ中のイン
ジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合
がある。上述の図４０中の（２）と（１）の大きさの違いが、プラズマ中での成長分に相
当する。ここで、基板５１２０が室温程度である場合、基板５１２０上におけるペレット
５１００の成長が起こりにくいためｎｃ−ＯＳとなる（図４１（Ｂ）参照。）。室温程度
で成膜できることから、基板５１２０が大面積である場合でもｎｃ−ＯＳの成膜が可能で
ある。なお、ペレット５１００をプラズマ中で成長させるためには、スパッタリング法に
おける成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット５１
００の構造を安定にすることができる。
図４１（Ａ）および図４１（Ｂ）に示すように、例えば、ペレット５１００は、プラズマ
中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５１
００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づく
と、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向き
の磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５１
３０間には、電位差が与えられるため、基板５１２０からターゲット５１３０に向かう方
向に電流が流れる。したがって、ペレット５１００は、基板５１２０の上面において、磁
場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミングの
左手の法則によって理解できる。
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上面
を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁
場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に、基板５
１２０の上面を移動するために十分な力を与えるには、基板５１２０の上面において、基
板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ま
しくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板
５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の上
面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上
、より好ましくは５倍以上となる領域を設けるとよい。
このとき、マグネットと基板５１２０とが相対的に移動すること、または回転することに
よって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基板
５１２０の上面において、ペレット５１００は、様々な方向から力を受け、様々な方向へ
移動することができる。
また、図４１（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１００
と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレ
ット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の移
動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかのペ
レット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１０
０の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸
素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳとなる。なお、基板
５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃未
満、または１７０℃以上４００℃未満とすればよい。したがって、基板５１２０が大面積
である場合でもＣＡＡＣ−ＯＳの成膜は可能である。
また、ペレット５１００は、基板５１２０上で加熱されることにより、原子が再配列し、
イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１
００は、ほとんど単結晶となる。ペレット５１００がほとんど単結晶となることにより、
ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮
はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒
界などの欠陥を形成し、クレバス化することがない。
また、ＣＡＡＣ−ＯＳは、単結晶酸化物半導体が一枚板のようになっているのではなく、
ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような配
列をしている。また、ペレット５１００同士の間には結晶粒界を有さない。そのため、成
膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ−ＯＳに縮みなどの変形が生じた
場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可
とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ−ＯＳは、ペレ
ット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
ターゲット５１３０をイオン５１０１でスパッタした際に、ペレット５１００だけでなく
、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット５１００よりも軽量であるた
め、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２
ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成する
。図４３に断面模式図を示す。
図４３（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレット
５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、互
いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０５
ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０
５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子５１０３
が、基板５１２０からの加熱により結晶化し、領域５１０５ａ１を形成する。なお、複数
の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図４３（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと一体化
し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット５
１０５ｂの別の側面と接するように配置する。
次に、図４３（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２上
およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５１
０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さらに
ペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
そして、図４３（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１０
５ａ２の側面と接するように配置する。また、ペレット５１０５ｅは、その側面がペレッ
ト５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側面
において、酸化亜鉛とともにターゲット５１３０から剥離した複数の粒子５１０３が基板
５１２０からの加熱により結晶化し、領域５１０５ｄ１を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成
長が起こることで、基板５１２０上にＣＡＡＣ−ＯＳが形成される。したがって、ＣＡＡ
Ｃ−ＯＳは、ｎｃ−ＯＳよりも一つ一つのペレットが大きくなる。上述の図４０中の（３
）と（２）の大きさの違いが、堆積後の成長分に相当する。
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成され
る場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大き
さが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または
２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる酸
化物半導体において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即
ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレ
ットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、
ソース領域およびドレイン領域として用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成さ
れることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考えら
れる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であ
ることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡ
Ｃ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜
が可能である。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例えば非
晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
また、ＣＡＡＣ−ＯＳは、被形成面である基板５１２０の上面に凹凸がある場合でも、そ
の形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上面
が原子レベルで平坦な場合、ペレット５１００はａ−ｂ面と平行な平面である平板面を下
に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、かつ
高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なる
ことで、ＣＡＡＣ−ＯＳを得ることができる。
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット５１０
０が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５１
２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット５１００間に隙間が生じやすい場
合がある。ただし、この場合でも、ペレット５１００間で分子間力が働き、凹凸があって
もペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても
高い結晶性を有するＣＡＡＣ−ＯＳとすることができる。
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのない
ペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合
、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合が
ある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性
を有するＣＡＡＣ−ＯＳを得ることができる。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解
析が可能となる場合がある。
図２０（Ｃ）に、電子銃室６１０と、電子銃室６１０の下の光学系６１２と、光学系６
１２の下の試料室６１４と、試料室６１４の下の光学系６１６と、光学系６１６の下の観
察室６２０と、観察室６２０に設置されたカメラ６１８と、観察室６２０の下のフィルム
室６２２と、を有する透過電子回折測定装置を示す。カメラ６１８は、観察室６２０内部
に向けて設置される。なお、フィルム室６２２を有さなくても構わない。
また、図２０（Ｄ）に、図２０（Ｃ）で示した透過電子回折測定装置内部の構造を示す
。透過電子回折測定装置内部では、電子銃室６１０に設置された電子銃から放出された電
子が、光学系６１２を介して試料室６１４に配置された物質６２８に照射される。物質６
２８を通過した電子は、光学系６１６を介して観察室６２０内部に設置された蛍光板６３
２に入射する。蛍光板６３２では、入射した電子の強度に応じたパターンが現れることで
透過電子回折パターンを測定することができる。
カメラ６１８は、蛍光板６３２を向いて設置されており、蛍光板６３２に現れたパター
ンを撮影することが可能である。カメラ６１８のレンズの中央、および蛍光板６３２の中
央を通る直線と、蛍光板６３２の上面と、の為す角度は、例えば、１５°以上８０°以下
、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カ
メラ６１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ
該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能で
ある。なお、カメラ６１８をフィルム室６２２に設置しても構わない場合がある。例えば
、カメラ６１８をフィルム室６２２に、電子６２４の入射方向と対向するように設置して
もよい。この場合、蛍光板６３２の裏面から歪みの少ない透過電子回折パターンを撮影す
ることができる。
試料室６１４には、試料である物質６２８を固定するためのホルダが設置されている。
ホルダは、物質６２８を通過する電子を透過するような構造をしている。ホルダは、例え
ば、物質６２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの
移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上
１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で
移動させる精度を有すればよい。これらの範囲は、物質６２８の構造によって最適な範囲
を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定す
る方法について説明する。
例えば、図２０（Ｄ）に示すように物質におけるナノビームである電子６２４の照射位
置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認すること
ができる。このとき、物質６２８がＣＡＡＣ−ＯＳ膜であれば、図２０（Ａ）に示したよ
うな回折パターンが観測される。または、物質６２８がｎｃ−ＯＳ膜であれば、図２０（
Ｂ）に示したような回折パターンが観測される。
ところで、物質６２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜な
どと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否
は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡ
ＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜
であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０
％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パター
ンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲
気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャ
ンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間ス
キャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画
に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎ
ｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡ
ＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図２１（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣ
ＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱
処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）
であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。
即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低
くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理におい
ても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回
折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することが
できなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域
が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される
。
図２１（Ｂ）および図２１（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−
ＯＳ膜の平面ＴＥＭ像である。図２１（Ｂ）と図２１（Ｃ）とを比較することにより、４
５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高
い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能
となる場合がある。
ＣＡＡＣ−ＯＳ膜は、例えば以下の方法により形成することができる。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲット
を用い、スパッタリング法によって成膜する。スパッタ法としては、ＲＦスパッタ法、Ｄ
Ｃスパッタ法、ＡＣスパッタ法等を用いることができる。また、酸化物半導体膜の膜厚の
分布、膜組成の分布、又は結晶性の分布の均一性を向上させるには、ＲＦスパッタ法より
もＤＣスパッタ法またはＡＣスパッタ法を用いた方が好ましい。
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーショ
ンが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以
上５００℃以下として成膜する。成膜時の基板温度を高めることで、スパッタリング粒子
が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平ら
な面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、スパッタ
リング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って不均一
に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化
物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上
５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０
体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜
とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０
℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時
間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ま
しくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰
囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することが
できる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成
されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減する
ことができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下また
は１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度
をさらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１
０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５
０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜す
る。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０
℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成
膜する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長
させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０
℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時
間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、
不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を
行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸
化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加
熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化
性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１
０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよ
い。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することがで
きる。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成すること
ができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面
を参照して説明する。
［回路構成例］
実施の形態１に示した構成において、トランジスタや配線、電極の接続構成を異ならせ
ることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体
装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図２２（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型の
トランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭ
ＯＳ回路の構成を示している。なお図中、第２の半導体材料が適用されたトランジスタに
は「ＯＳ」の記号を付して示している。
〔アナログスイッチ〕
また図２２（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の
保持が可能で、且つ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２
２に示す。
図２２（Ｃ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と
第２の半導体材料を用いたトランジスタ３３００、及び容量素子３４００を有している。
なお、トランジスタ３３００としては、上記実施の形態で例示したトランジスタを用いる
ことができる。
本実施の形態では、トランジスタ３３００として、酸化物半導体を有する半導体層にチ
ャネルが形成されるトランジスタを用いる例を示す。トランジスタ３３００は、オフ電流
が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能であ
る。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極め
て少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することが
できる。
図２２（Ｃ）において、第１の配線３００１はトランジスタ３２００のソース電極と電
気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に
接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極または
ドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００の
ゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、お
よびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００
の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方
と電気的に接続されている。
図２２（Ｃ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持
可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、ト
ランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とす
る。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、お
よび容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には
、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電
荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものと
する。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電
位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００の
ゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート
電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジ
スタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電
位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２０
０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿
Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見
かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは
、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位を
いうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間
の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、
第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「
オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の
電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままで
ある。このため、第２の配線３００２の電位を判別することで、保持されている情報を読
み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿
Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌよ
り大きい電位を第５の配線３００５に与えればよい。
図２２（Ｄ）に示す半導体装置は、トランジスタ３２００を設けていない点で主に図２
２（Ｃ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動
作が可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、
浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３
と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が
変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位
（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第
３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３
の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ
×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量
素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、
電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（
ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこ
とができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用され
たトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトラ
ンジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様であるトランジスタを使用した半導体装置の一例に
ついて、図面を用いて説明する。図２９は、本発明の一態様に係る半導体装置の回路図の
一例である。
図２９に示す半導体装置は、容量素子６６０ａと、容量素子６６０ｂと、トランジスタ
６６１ａと、トランジスタ６６１ｂと、トランジスタ６６２ａと、トランジスタ６６２ｂ
と、インバータ６６３ａと、インバータ６６３ｂと、配線ＢＬと、配線ＢＬＢと、配線Ｗ
Ｌと、配線ＣＬと、配線ＧＬと、を有する。
図２９に示す半導体装置は、インバータ６６３ａおよびインバータ６６３ｂがリング接
続することでフリップフロップが構成されるメモリセルである。インバータ６６３ｂの出
力信号が出力されるノードをノードＶＮ１とし、インバータ６６３ａの出力信号が出力さ
れるノードをノードＶＮ２とする。なお、該メモリセルをマトリクス状に配置することで
、記憶装置（メモリセルアレイ）を構成することができる。
トランジスタ６６２ａのソース、ドレインの一方は配線ＢＬと電気的に接続し、ソース
、ドレインの他方はノードＶＮ１と電気的に接続し、ゲートは配線ＷＬと電気的に接続す
る。トランジスタ６６２ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、
ソース、ドレインの他方は配線ＢＬＢと電気的に接続し、ゲートは配線ＷＬと電気的に接
続する。
トランジスタ６６１ａのソース、ドレインの一方はノードＶＮ１と電気的に接続し、ソ
ース、ドレインの他方は容量素子６６０ａの一方の電極と電気的に接続し、ゲートは配線
ＧＬと電気的に接続する。ここで、トランジスタ６６１ａのソース、ドレインの他方と、
容量素子６６０ａの一方の電極と、の間のノードをノードＮＶＮ１とする。トランジスタ
６６１ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、ソース、ドレイン
の他方は容量素子６６０ｂの一方の電極と電気的に接続し、ゲートは配線ＧＬと電気的に
接続する。ここで、トランジスタ６６１ｂのソース、ドレインの他方と、容量素子６６０
ｂの一方の電極と、の間のノードをノードＮＶＮ２とする。
容量素子６６０ａの他方の電極は配線ＣＬと電気的に接続する。容量素子６６０ｂの他
方の電極は配線ＣＬと電気的に接続する。
トランジスタ６６２ａおよびトランジスタ６６２ｂの導通状態、非導通状態の選択は、
配線ＷＬに与える電位によって制御することができる。トランジスタ６６１ａおよびトラ
ンジスタ６６１ｂの導通状態、非導通状態の選択は、配線ＧＬに与える電位によって制御
することができる。
図２９に示したメモリセルの書き込み、保持および読み出しについて以下に説明する。
書き込み時は、まず配線ＢＬおよび配線ＢＬＢにデータ０またはデータ１に対応する電
位を印加する。
例えば、データ１を書き込みたい場合、配線ＢＬをハイレベルの電源電位（ＶＤＤ）、
配線ＢＬＢを接地電位とする。次に、配線ＷＬにトランジスタ６６２ａ、トランジスタ６
６２ｂのしきい値電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
次に、配線ＷＬの電位をトランジスタ６６２ａ、トランジスタ６６２ｂのしきい値電圧
未満とすることで、フリップフロップに書き込んだデータ１が保持される。
読み出し時は、あらかじめ配線ＢＬおよび配線ＢＬＢをＶＤＤとする。次に、配線ＷＬ
にＶＨを印加することで、配線ＢＬはＶＤＤのまま変化しないが、配線ＢＬＢはトランジ
スタ６６２ａおよびインバータ６６３ａを介して放電し、接地電位となる。この配線ＢＬ
と配線ＢＬＢとの電位差をセンスアンプ（図示せず）にて増幅することにより保持された
データ１を読み出すことができる。
なお、データ０を書き込みたい場合は、配線ＢＬを接地電位、配線ＢＬＢをＶＤＤとし
、その後配線ＷＬにＶＨを印加すればよい。次に、配線ＷＬの電位をトランジスタ６６２
ａ、トランジスタ６６２ｂのしきい値電圧未満とすることで、フリップフロップに書き込
んだデータ０が保持される。読み出し時は、あらかじめ配線ＢＬおよび配線ＢＬＢをＶＤ
Ｄとし、配線ＷＬにＶＨを印加することで、配線ＢＬＢはＶＤＤのまま変化しないが、配
線ＢＬはトランジスタ６６２ｂおよびインバータ６６３ｂを介して放電し、接地電位とな
る。この配線ＢＬと配線ＢＬＢとの電位差をセンスアンプにて増幅することにより保持さ
れたデータ０を読み出すことができる。
したがって、図２９に示す半導体装置はいわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として機能する。ＳＲＡＭはフリップフロップを用い
てデータを保持するため、リフレッシュ動作が不要である。そのため、データの保持時の
消費電力を抑えることができる。また、フリップフロップにおいて容量素子を用いないた
め、高速動作の求められる用途に好適である。
また、図２９に示す半導体装置は、トランジスタ６６１ａを介して、ノードＶＮ１から
ノードＮＶＮ１にデータを書き込むことが可能である。同様に、トランジスタ６６１ｂを
介して、ノードＶＮ２からノードＮＶＮ２にデータを書き込むことが可能である。書き込
まれたデータは、トランジスタ６６１ａまたはトランジスタ６６１ｂを非導通状態とする
ことによって保持される。例えば、電源電位の供給を止めた場合でも、ノードＶＮ１およ
びノードＶＮ２のデータを保持できる場合がある。
電源電位の供給を止めると、直ちにデータが消失する従来のＳＲＡＭと異なり、図２９
に示す半導体装置は、電源電位の供給を止めた後でもデータを保持できる。そのため、適
宜電源電位をオンまたはオフすることによって、消費電力の小さい半導体装置を実現する
ことができる。例えば、ＣＰＵの記憶領域に図２９に示す半導体装置を用いることで、Ｃ
ＰＵの消費電力を小さくすることもできる。
なお、ノードＮＶＮ１およびノードＮＶＮ２にデータを保持する期間は、トランジスタ
６６１ａおよびトランジスタ６６１ｂのオフ電流によって変化することがわかる。したが
って、データの保持期間を長くするためには、トランジスタ６６１ａおよびトランジスタ
６６１ｂには、オフ電流の低いトランジスタを用いればよいことになる。または、容量素
子６６０ａおよび容量素子６６０ｂの容量を大きくすればよいことになる。
例えば、実施の形態１に示したトランジスタ１００および容量素子１５０を、トランジ
スタ６６１ａおよび容量素子６６０ａとして用いれば、ノードＮＶＮ１に長期間に渡って
データを保持することが可能となる。同様に、トランジスタ１００および容量素子１５０
を、トランジスタ６６１ｂおよび容量素子６６０ｂとして用いれば、ノードＮＶＮ２に長
期間に渡ってデータを保持することが可能となる。したがって、トランジスタ６６１ａお
よびトランジスタ６６１ｂについては、トランジスタ１００についての記載を参照すれば
よい。また、容量素子６６０ａおよび容量素子６６０ｂについては、容量素子１５０につ
いての記載を参照すればよい。
また、上記実施の形態で説明したように、トランジスタ１００にプラグ１２１およびプ
ラグ１２２を用いることで、トランジスタ１００や容量素子１５０を含めた素子の、占有
面積を縮小することができる。図２９に示すトランジスタ６６１ａ、トランジスタ６６１
ｂ、容量素子６６０ａおよび容量素子６６０ｂに、上記実施の形態で説明したトランジス
タ１００や容量素子１５０を用いることができる。したがって、図２９に示す半導体装置
は、従来のＳＲＡＭと比べて占有面積を大きく増大させることなく、作製することができ
る場合がある。トランジスタ６６２ａ、トランジスタ６６２ｂ、インバータ６６３ａに含
まれるトランジスタおよびインバータ６６３ｂに含まれるトランジスタについては、トラ
ンジスタ１３０についての記載を参照すればよい。
以上に示したように、本発明の一態様に係る半導体装置は、占有面積に対して高い性能
を有することがわかる。また、生産性の高い半導体装置であることがわかる。
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むＲ
Ｆタグについて、図２３を用いて説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記
憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このよ
うな特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う
個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには
極めて高い信頼性が要求される。ここでＲＦタグは、例えば、物品に付与されたＩＤと呼
ばれる識別情報を認識するＲＦＩＤタグであってもよい。
ＲＦタグの構成について図２３を用いて説明する。図２３は、ＲＦタグの構成例を示す
ブロック図である。
図２３に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどと
もいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ
８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路
８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している
。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑
制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これ
により、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和すること
を防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることが
できる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信
を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信す
る電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方
式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたア
ンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路
８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整
流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平
滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側ま
たは出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅
が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しない
ように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するため
の回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していても
よい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８
０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成
するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに
応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は
、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域など
を有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を
行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる
。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため
、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの
書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、デー
タの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに
、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制するこ
とができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にの
み固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になること
がなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態６）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ
、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図２４は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの
一例の構成を示すブロック図である。
図２４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフ
ェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ
基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９
は、別チップに設けてもよい。もちろん、図２４に示すＣＰＵは、その構成を簡略化して
示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例
えば、図２４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数
含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演
算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６
４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上
記各種回路に供給する。
図２４に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。
図２４に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。
図２５は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である
。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記
憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理
素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回
路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と
、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダ
クタなどのその他の素子をさらに有していても良い。トランジスタ１２０９は酸化物半導
体層ににチャネルが形成されるトランジスタであることが好ましい。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる
。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２
０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力
され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して
接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用
いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）
のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の
端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第
２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３
はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２
の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極の
うちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続
部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電
位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッ
チ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に
接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレイン
の他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの
一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４の
ソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と
、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一
対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低
電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができ
る。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる
配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの
他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ
等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２
０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮ
Ｄ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等
を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力さ
れる。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号Ｒ
Ｄによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方の
スイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と
第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデー
タに対応する信号が入力される。図２５では、回路１２０１から出力された信号が、トラ
ンジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３
の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は
、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介
して回路１２０１に入力される。
なお、図２５では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースと
ドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して
回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端
子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を
反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）から出力される信号を当該ノードに入力することができる。
また、図２５において、記憶素子１２００に用いられるトランジスタのうち、トランジ
スタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１
９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるト
ランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以
外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残り
のトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形
成されるトランジスタとすることもできる。
図２５における回路１２０１には、例えばフリップフロップ回路を用いることができる
。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用い
ることができる。
本発明の一態様のける半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい
。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子
１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわ
たり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（
データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ
動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１
が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジス
タ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再
開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態
（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなど
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、ま
たは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力
を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子
１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタム
ＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、
ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグにも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
［構成例］
図２６（Ａ）は、本発明の一態様の表示パネルの上面図であり、図２６（Ｂ）は、本発
明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路
を説明するための回路図である。また、図２６（Ｃ）は、本発明の一態様の表示パネルの
画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路
図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。ま
た、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図２６（Ａ）に示す。表示装置
の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回
路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆
動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び
第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差
領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装
置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接
続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されてい
る。
図２６（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号
線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に
設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板
７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、又は歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図２６（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネル
の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれ
の画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆
動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画
素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３に
は、異なるゲート信号を与えることができるように分離されている。一方、データ線とし
て機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジス
タ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施
の形態で説明するトランジスタ１００を適宜用いることができる。これにより、信頼性の
高い液晶表示パネルを提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電
気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画
素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広が
る形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７
のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１
３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミン
グを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層ま
たは第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備え
る。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成さ
れ、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成さ
れる。
なお、図２６（Ｂ）に示す画素回路は、これに限定されない。例えば、図２６（Ｂ）に
示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路
などを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図２６（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表
示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
図２６（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型の
トランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜
は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該
画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光
素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲ
ート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一
方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が
駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２
は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線
７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている
。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板
上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態
で説明するトランジスタ１００を適宜用いることができる。これにより、信頼性の高い有
機ＥＬ表示パネルを提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、
低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮ
Ｄ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしき
い値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２
４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７
２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより
省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲ
ート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態と
なるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジ
スタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用
トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆
動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７
２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧を
かける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力
し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作さ
せるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くす
る。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流
し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図２６（Ｃ）に示す画素構成に限定されない。例えば、図２
６（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論
理回路などを追加してもよい。
図２６で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電
位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御
し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位
など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメ
ラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディス
プレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディ
オプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２７に
示す。
図２７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０
８等を有する。なお、図２７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表
示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
図２７（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部
９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３お
よび第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示
装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチ
パネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フ
ォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加するこ
とができる。
図２７（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、
キーボード９２３、ポインティングデバイス９２４等を有する。
図２７（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９
３３等を有する。
図２７（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３
、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレン
ズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられ
ている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されて
おり、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能で
ある。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９
４２との間の角度に従って切り替える構成としても良い。
図２７（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、
ライト９５４等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態９）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図２８を用いなが
ら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記
名債券類、証書類（運転免許証や住民票等、図２８（Ａ）参照）、包装用容器類（包装紙
やボトル等、図２８（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２８（Ｂ）参
照）、乗り物類（自転車等、図２８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、
植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（
液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは
各物品に取り付ける荷札（図２８（Ｅ）、図２８（Ｆ）参照）等に設けて使用することが
できる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、
物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであ
れば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタ
グ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデ
ザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証
書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設ける
ことができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容
器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の
一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図
ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付け
ることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用い
ることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離
を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い
期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることが
できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
６２４ 電子
６２８ 物質
１００ トランジスタ
１０１ 半導体層
１０１ａ 半導体層
１０１ｂ 半導体層
１０１ｃ 半導体層
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ａ 導電層
１０４ｂ 導電層
１０５ 導電層
１１１ バリア膜
１１１ａ バリア膜
１１１ｂ バリア膜
１１１ｃ バリア膜
１１１ｄ バリア膜
１１１ｅ バリア膜
１１１ｆ バリア膜
１１１ｇ バリア膜
１１２ 絶縁膜
１１３ 絶縁膜
１１４ 絶縁膜
１１５ａ 絶縁膜
１１５ｂ 絶縁膜
１１５ｃ 絶縁膜
１１５ｄ 絶縁膜
１１５ｅ 絶縁膜
１１６ 絶縁膜
１２１ プラグ
１２２ プラグ
１２３ プラグ
１２４ 配線
１２５ 導電層
１２６ プラグ
１２７ プラグ
１２８ プラグ
１２９ａ プラグ
１２９ｂ プラグ
１２９ｃ プラグ
１２９ｄ プラグ
１３０ トランジスタ
１３１ 半導体基板
１３２ 半導体層
１３３ａ 低抵抗層
１３３ｂ 低抵抗層
１３４ ゲート絶縁膜
１３５ ゲート電極
１３６ 絶縁膜
１３７ 絶縁膜
１３８ 絶縁膜
１３９ プラグ
１４０ プラグ
１４１ プラグ
１４２ 配線
１４３ 導電層
１４４ 導電層
１４５ プラグ
１４６ 導電層
１４７ プラグ
１５０ 容量素子
１５１ 導電層
１５２ 導電層
１５２ｂ 導電層
１５３ａ 導電層
１５３ｂ 導電層
１５４ａ 導電層
１５４ｂ 導電層
１５４ｃ 導電層
１５４ｄ 導電層
１５４ｅ 導電層
１６０ トランジスタ
１６４ プラグ
１６５ プラグ
１６６ 配線
１７６ａ 領域
１７６ｂ 領域
１７１ａ 低抵抗領域
１７１ｂ 低抵抗領域
１８１ 導電膜
１９０ トランジスタ
１９１ トランジスタ
２１１ａ バリア膜
２１１ｂ バリア膜
２１１ｃ バリア膜
２１１ｄ バリア膜
２１１ｅ バリア膜
２１１ｆ バリア膜
２１５ａ 絶縁膜
２１５ｂ 絶縁膜
２１５ｃ 絶縁膜
２１５ｄ 絶縁膜
２１５ｅ 絶縁膜
２１５ｆ 絶縁膜
２５１ 導電層
２５１ａ 導電層
２５１ｂ 導電層
２５１ｃ 導電層
２５１ｄ 導電層
２５１ｅ 導電層
２６１ 絶縁膜
２８１ 層
２８２ 層
２８３ 層
２８４ 層
２８５ 層
２８６ 層
２８７ 層
２８８ 層
２８９ 層
２９０ 層
２９１ 層
２９２ 層
２９３ 層
２９４ 層
２９５ 層
３２１ プラグ
３２２ プラグ
６１０ 電子銃室
６１２ 光学系
６１４ 試料室
６１６ 光学系
６１８ カメラ
６２０ 観察室
６２２ フィルム室
６３２ 蛍光板
６６０ａ 容量素子
６６０ｂ 容量素子
６６１ａ トランジスタ
６６１ｂ トランジスタ
６６２ａ トランジスタ
６６２ｂ トランジスタ
６６３ａ インバータ
６６３ｂ インバータ
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
５１００ ペレット
５１００ａ ペレット
５１００ｂ ペレット
５１０１ イオン
５１０２ 酸化亜鉛層
５１０３ 粒子
５１０５ａ ペレット
５１０５ａ１ 領域
５１０５ａ２ ペレット
５１０５ｂ ペレット
５１０５ｃ ペレット
５１０５ｄ ペレット
５１０５ｄ１ 領域
５１０５ｅ ペレット
５１２０ 基板
５１３０ ターゲット
５１６１ 領域

Claims (3)

  1. 第１のトランジスタと、
    前記第１のトランジスタの上方に位置する第２のトランジスタと、を有し、
    前記第１のトランジスタは、前記第２のトランジスタが形成された半導体を貫通する導電層と電気的に接続されている、半導体装置。
  2. 第１のトランジスタと、
    前記第１のトランジスタの上方に位置する容量素子と、
    前記容量素子の上方に位置する第２のトランジスタと、を有し、
    前記第１のトランジスタは、前記第２のトランジスタが形成された半導体を貫通する導電層と電気的に接続され、
    前記第１のトランジスタは、前記容量素子と電気的に接続されている、半導体装置。
  3. 請求項１または２において、
    前記第１のトランジスタのチャネルは、単結晶シリコンを有する、半導体装置。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015060133A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102320576B1 (ko) * 2013-12-27 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9312761B2 (en) * 2014-02-12 2016-04-12 International Business Machines Corporation Three-D power converter in three distinct strata
WO2015182000A1 (en) 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
US9831238B2 (en) 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
US9455337B2 (en) 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6417125B2 (ja) * 2014-06-25 2018-10-31 株式会社ジャパンディスプレイ 半導体装置
US9647129B2 (en) 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10204898B2 (en) 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2016134388A (ja) 2015-01-15 2016-07-25 株式会社ジャパンディスプレイ 表示装置
TWI732383B (zh) 2015-02-06 2021-07-01 日商半導體能源研究所股份有限公司 裝置及其製造方法以及電子裝置
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
CN104779257B (zh) * 2015-04-14 2017-11-03 深圳市华星光电技术有限公司 Tft布局结构
US10978489B2 (en) 2015-07-24 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display panel, method for manufacturing semiconductor device, method for manufacturing display panel, and information processing device
US10424671B2 (en) * 2015-07-29 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
WO2017037564A1 (en) 2015-08-28 2017-03-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, transistor, and semiconductor device
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
WO2017081579A1 (en) * 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2017103737A1 (en) 2015-12-18 2017-06-22 Semiconductor Energy Laboratory Co., Ltd. Display panel, input/output device, data processing device, and method for manufacturing display panel
JP6853663B2 (ja) * 2015-12-28 2021-03-31 株式会社半導体エネルギー研究所 半導体装置
JP6851814B2 (ja) * 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
WO2017149428A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
KR102515963B1 (ko) * 2016-03-04 2023-03-30 삼성디스플레이 주식회사 유기 발광 표시 장치
US9882064B2 (en) * 2016-03-10 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Transistor and electronic device
US10096720B2 (en) * 2016-03-25 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
TWI726026B (zh) * 2016-06-27 2021-05-01 日商半導體能源硏究所股份有限公司 電晶體以及半導體裝置
KR20190032414A (ko) * 2016-07-26 2019-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11699704B2 (en) * 2017-09-28 2023-07-11 Intel Corporation Monolithic integration of a thin film transistor over a complimentary transistor
KR102434199B1 (ko) * 2017-10-13 2022-08-19 삼성디스플레이 주식회사 표시장치
JP7293190B2 (ja) 2018-03-16 2023-06-19 株式会社半導体エネルギー研究所 半導体装置
JP7344869B2 (ja) * 2018-06-29 2023-09-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
JP6808689B2 (ja) * 2018-07-23 2021-01-06 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板および発光装置
KR20200014473A (ko) * 2018-07-31 2020-02-11 삼성디스플레이 주식회사 표시 장치
US11069796B2 (en) 2018-08-09 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR20200034083A (ko) * 2018-09-20 2020-03-31 삼성디스플레이 주식회사 트랜지스터 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치
US20210384326A1 (en) * 2018-10-26 2021-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102618755B1 (ko) * 2019-01-30 2023-12-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 더미 접합 콘택트 및 더미 인터커넥트를 사용한 하이브리드 접합
EP3847698A4 (en) 2019-01-30 2023-07-12 Yangtze Memory Technologies Co., Ltd. HYBRID BONDING USING DUMMY BOND CONTACTS
US11515309B2 (en) * 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
TWI752802B (zh) * 2020-08-17 2022-01-11 友達光電股份有限公司 指紋感測模組及指紋辨識裝置
US11937424B2 (en) 2020-08-31 2024-03-19 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array of nor memory strings and process for fabricating the same
JP7156350B2 (ja) * 2020-11-11 2022-10-19 セイコーエプソン株式会社 電気光学装置、および電子機器
KR20220125909A (ko) * 2021-03-05 2022-09-15 삼성디스플레이 주식회사 표시 장치
CN113470988B (zh) * 2021-07-08 2022-03-04 齐鲁工业大学 一种缺陷调控的镓氧氮化物@碳布工作电极及其用途

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH10209389A (ja) * 1997-01-10 1998-08-07 Samsung Electron Co Ltd 高集積強誘電性フローティングゲートｒａｍを備える半導体装置及びその製造方法
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009302530A (ja) * 2008-06-02 2009-12-24 Commissariat A L'energie Atomique 動的に調整可能な閾値電圧を有する３次元集積トランジスタの回路
JP2012256813A (ja) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
US20130140569A1 (en) * 2011-12-01 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130207112A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013254552A (ja) * 2011-12-23 2013-12-19 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法

Family Cites Families (143)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
KR950008385B1 (ko) 1990-05-24 1995-07-28 삼성전자주식회사 반도체 소자의 워드라인 형성방법
JP2678094B2 (ja) * 1991-03-01 1997-11-17 シャープ株式会社 ダイナミックランダムアクセスメモリ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05275613A (ja) * 1992-03-25 1993-10-22 Mitsubishi Electric Corp 積層型半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001160612A (ja) * 1999-12-01 2001-06-12 Takehide Shirato 半導体装置及びその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4118202B2 (ja) * 2002-10-21 2008-07-16 株式会社リコー 半導体装置及びその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005109063A (ja) * 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 半導体装置
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
US7209384B1 (en) 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5512931B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5487625B2 (ja) * 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
WO2011086871A1 (en) * 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101647384B1 (ko) 2010-03-16 2016-08-24 삼성전자주식회사 반도체 소자
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
WO2011145468A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
JP5671418B2 (ja) * 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
TWI525614B (zh) * 2011-01-05 2016-03-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
TWI525619B (zh) * 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
JP6231735B2 (ja) * 2011-06-01 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
US9012993B2 (en) * 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9252279B2 (en) 2011-08-31 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
JP5901927B2 (ja) 2011-10-06 2016-04-13 株式会社半導体エネルギー研究所 半導体装置
JP6091905B2 (ja) 2012-01-26 2017-03-08 株式会社半導体エネルギー研究所 半導体装置
US8981370B2 (en) 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
JP5980538B2 (ja) * 2012-03-29 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
TWI631711B (zh) 2013-05-01 2018-08-01 半導體能源研究所股份有限公司 半導體裝置
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105190902B (zh) 2013-05-09 2019-01-29 株式会社半导体能源研究所 半导体装置及其制造方法
WO2015060133A1 (en) 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20160102295A (ko) * 2013-12-26 2016-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102320576B1 (ko) * 2013-12-27 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102325158B1 (ko) * 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH10209389A (ja) * 1997-01-10 1998-08-07 Samsung Electron Co Ltd 高集積強誘電性フローティングゲートｒａｍを備える半導体装置及びその製造方法
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009302530A (ja) * 2008-06-02 2009-12-24 Commissariat A L'energie Atomique 動的に調整可能な閾値電圧を有する３次元集積トランジスタの回路
JP2012256813A (ja) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
US20150155289A1 (en) * 2010-08-06 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US20130140569A1 (en) * 2011-12-01 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013138191A (ja) * 2011-12-01 2013-07-11 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013254552A (ja) * 2011-12-23 2013-12-19 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
US20130207112A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013165132A (ja) * 2012-02-09 2013-08-22 Semiconductor Energy Lab Co Ltd 半導体装置

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