TW201530698A - 半導體裝置 - Google Patents

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宮入秀和
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Abstract

提供適於微小化之半導體裝置。另一方面，提供高度可靠半導體裝置。提供包括電容器及電晶體之半導體裝置。在半導體裝置中，電晶體包括半導體層，半導體層係位於電容器之上，及電容器包括電連接至電晶體之第一電極。

Description

半導體裝置
本申請案係依據2013年12月7日向日本專利局提出申請之日本專利申請案序號2013-272190，其整個內容以提及之方式併入本文。
本發明關於目標、方法、或製造方法。此外，本發明關於程序、機器、製造、或物質組成。尤其，本發明之一實施例關於半導體裝置、顯示裝置、發光裝置、電力儲存裝置、儲存裝置、其驅動方法、或其製造方法。
在本說明書等中，半導體裝置通常表示可利用半導體特性而做動之裝置。電晶體及半導體電路為半導體裝置之實施例。計算裝置、記憶體裝置、成像裝置、電光裝置、電力產生裝置(例如薄膜太陽能電池及有機薄膜太陽能電池)、及電子設備可包括半導體裝置。
使用半導體材料形成電晶體之技術已引起注 意。電晶體應用於廣泛電子裝置，諸如積體電路(IC)或圖像顯示裝置(亦簡稱為顯示裝置)。關於可應用於電晶體之半導體材料，基於矽之半導體材料已廣泛使用，但氧化物半導體已引起注意，做為替代材料。
例如，揭露使用氧化鋅或In-Ga-Zn基氧化物半導體做為氧化物半導體形成電晶體之技術(詳專利文獻1及2)。
近年來，產生積體電路需求，其中諸如微型電晶體之半導體元件高密度整合，具增加之性能及電子設備之尺寸及重量減少。
[參考] [專利文獻]
[專利文獻1]日本公開專利申請案No.2007-123861
[專利文獻2]日本公開專利申請案No.2007-096055
本發明之一實施例之一目標為提供適於微小化之半導體裝置。另一目標為提供具有減少電路面積之半導體裝置。
另一目標為提供高度可靠之半導體裝置。另一目標為提供具有利電氣特性之半導體裝置。另一目標為提供包括具有利保留特性之記憶體元件之半導體裝置。另一目標為提供具新穎結構之半導體裝置。
請注意，該些目標之描述不影響其他目標之存在。在本發明之一實施例中，不需要達成所有目標。從說明書、圖式、申請項等描述，其他目標將顯而易見。
本發明之一實施例為包括電容器及第一電晶體之半導體裝置。第一電晶體包括第一半導體層，第一半導體層位於電容器之上，及電容器包括電連接至第一電晶體之第一電極。在以上結構中，較佳的是電容器包括m個導電層(m為3或更多之自然數)接著n個絕緣膜(n為自然數)，n個絕緣膜之第一絕緣膜係提供於m個導電層之第一導電層及第二導電層之間，第二絕緣膜係提供於第二導電層及第三導電層之間，及第一導電層電連接至第三導電層。
本發明之另一實施例為包括電容器、第一電晶體、及第二電晶體之半導體裝置。第一電晶體包括第一半導體層，電容器包括n個絕緣膜(n為自然數)及k個導電層(k為2或更多之自然數)，n個絕緣膜之每一者係提供於k個導電層之至少二導電層之間，第一電晶體位於第二電晶體之上，第一半導體層位於電容器之上，電容器中所包括之n個絕緣膜位於第一電晶體及第二電晶體之間，及電容器包括連接至第一電晶體之源極及汲極之一者之第一電極。
在以上結構中，較佳的是n個絕緣膜具有阻 擋氫、水、及氧之至少一者之功能。此外，在以上結構中，較佳的是n個絕緣膜包括氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、及氧氮化鉿之至少一者。
在以上結構中，較佳的是電容器及第一電晶體相互重疊。
在以上結構中，較佳的是第一開口係提供於第一電晶體之第一半導體層中，及第一電極與第一開口接觸。
在以上結構中，較佳的是第一電晶體包括第一導電層及第二導電層，第一導電層及第二導電層與第一半導體層接觸，開口係提供於第一電晶體中所包括之第一半導體層及第一導電層中，及第一電極與提供於第一半導體層及第一導電層中之開口接觸。
依據本發明之一實施例，可提供適於微小化之半導體裝置。此外，可提供具有減少電路面積之半導體裝置。
可提供高度可靠半導體裝置。可提供具有利電氣特性之半導體裝置。可提供包括具有利保留特性之記憶體元件之半導體裝置。可提供具新穎結構之半導體裝置。
請注意，該些效果之描述不影響其他效果之存在。本發明之一實施例不一定達成所有以上效果。從說明書、圖式、申請項等之描述，其他效果將顯而易見。
624‧‧‧電子
628‧‧‧物質
100‧‧‧電晶體
101‧‧‧半導體層
101a‧‧‧半導體層
101b‧‧‧半導體層
101c‧‧‧半導體層
102‧‧‧閘極絕緣膜
103‧‧‧閘極電極
104a‧‧‧導電層
104b‧‧‧導電層
105‧‧‧導電層
111‧‧‧障壁膜
111a‧‧‧障壁膜
111b‧‧‧障壁膜
111c‧‧‧障壁膜
111d‧‧‧障壁膜
111e‧‧‧障壁膜
111f‧‧‧障壁膜
111g‧‧‧障壁膜
112‧‧‧絕緣膜
113‧‧‧絕緣膜
114‧‧‧絕緣膜
115a‧‧‧絕緣膜
115b‧‧‧絕緣膜
115c‧‧‧絕緣膜
115d‧‧‧絕緣膜
115e‧‧‧絕緣膜
116‧‧‧絕緣膜
121‧‧‧插塞
122‧‧‧插塞
123‧‧‧插塞
124‧‧‧佈線
125‧‧‧導電層
126‧‧‧插塞
127‧‧‧插塞
128‧‧‧插塞
129a‧‧‧插塞
129b‧‧‧插塞
129c‧‧‧插塞
129d‧‧‧插塞
130‧‧‧電晶體
131‧‧‧半導體基板
132‧‧‧半導體層
133a‧‧‧低電阻層
133b‧‧‧低電阻層
134‧‧‧閘極絕緣膜
135‧‧‧閘極電極
136‧‧‧絕緣膜
137‧‧‧絕緣膜
138‧‧‧絕緣膜
139‧‧‧插塞
140‧‧‧插塞
141‧‧‧插塞
142‧‧‧佈線
143‧‧‧導電層
144‧‧‧導電層
145‧‧‧插塞
146‧‧‧導電層
147‧‧‧插塞
150‧‧‧電容器
151‧‧‧導電層
152‧‧‧導電層
152b‧‧‧導電層
153a‧‧‧導電層
153b‧‧‧導電層
154a‧‧‧導電層
154b‧‧‧導電層
154c‧‧‧導電層
154d‧‧‧導電層
154e‧‧‧導電層
160‧‧‧電晶體
164‧‧‧插塞
165‧‧‧插塞
166‧‧‧佈線
176a‧‧‧區
176b‧‧‧區
171a‧‧‧低電阻區
171b‧‧‧低電阻區
181‧‧‧導電膜
190‧‧‧電晶體
191‧‧‧電晶體
211a‧‧‧障壁膜
211b‧‧‧障壁膜
211c‧‧‧障壁膜
211d‧‧‧障壁膜
211e‧‧‧障壁膜
211f‧‧‧障壁膜
215a‧‧‧絕緣膜
215b‧‧‧絕緣膜
215c‧‧‧絕緣膜
215d‧‧‧絕緣膜
215e‧‧‧絕緣膜
215f‧‧‧絕緣膜
251‧‧‧導電層
251a‧‧‧導電層
251b‧‧‧導電層
251c‧‧‧導電層
251d‧‧‧導電層
251e‧‧‧導電層
261‧‧‧絕緣膜
281‧‧‧層
282‧‧‧層
283‧‧‧層
284‧‧‧層
285‧‧‧層
286‧‧‧層
287‧‧‧層
288‧‧‧層
289‧‧‧層
290‧‧‧層
291‧‧‧層
292‧‧‧層
293‧‧‧層
294‧‧‧層
295‧‧‧層
321‧‧‧插塞
322‧‧‧插塞
610‧‧‧電子槍室
612‧‧‧光學系統
614‧‧‧樣本室
616‧‧‧光學系統
618‧‧‧相機
620‧‧‧觀察室
622‧‧‧膜室
632‧‧‧螢光板
660a‧‧‧電容器
660b‧‧‧電容器
661a‧‧‧電晶體
661b‧‧‧電晶體
662a‧‧‧電晶體
662b‧‧‧電晶體
663a‧‧‧反相器
663b‧‧‧反相器
700‧‧‧基板
701‧‧‧像素部
702‧‧‧掃描線驅動電路
703‧‧‧掃描線驅動電路
704‧‧‧信號線驅動電路
710‧‧‧電容器佈線
712‧‧‧閘極佈線
713‧‧‧閘極佈線
714‧‧‧汲極電極層
716‧‧‧電晶體
717‧‧‧電晶體
718‧‧‧液晶元件
719‧‧‧液晶元件
720‧‧‧像素
721‧‧‧交換電晶體
722‧‧‧驅動電晶體
723‧‧‧電容器
724‧‧‧發光元件
725‧‧‧信號線
726‧‧‧掃描線
727‧‧‧電源線
728‧‧‧共同電極
800‧‧‧RF標籤
801‧‧‧通訊裝置
802‧‧‧天線
803‧‧‧無線電信號
804‧‧‧天線
805‧‧‧整流器電路
806‧‧‧恆壓電路
807‧‧‧解調電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧接合部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冰箱門
933‧‧‧冷凍室門
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧鏡頭
946‧‧‧操作鍵
951‧‧‧車體
952‧‧‧輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶體元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容器
1208‧‧‧電容器
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容器
4000‧‧‧RFID
5100‧‧‧片件
5100a‧‧‧片件
5100b‧‧‧片件
5101‧‧‧離子
5102‧‧‧氧化鋅層
5103‧‧‧粒子
5105a‧‧‧片件
5105a1‧‧‧區
5105a2‧‧‧片件
5105b‧‧‧片件
5105c‧‧‧片件
5105d‧‧‧片件
5105d1‧‧‧區
5105e‧‧‧片件
5120‧‧‧基板
5130‧‧‧靶材
5161‧‧‧區
圖1A及1B描繪本發明之一實施例之半導體裝置範例。
圖2描繪本發明之一實施例之半導體裝置範例。
圖3描繪本發明之一實施例之半導體裝置範例。
圖4A及4B描繪本發明之一實施例之半導體裝置範例。
圖5A及5B描繪本發明之一實施例之電晶體之電路圖及俯視圖。
圖6A及6B描繪本發明之一實施例之半導體裝置範例。
圖7描繪本發明之一實施例之半導體裝置範例。
圖8A至8E描繪本發明之一實施例之半導體裝置之製造方法。
圖9A至9D描繪本發明之一實施例之半導體裝置之製造方法。
圖10A至10C描繪本發明之一實施例之半導體裝置之製造方法。
圖11A及11B描繪本發明之一實施例之半導體裝置之製造方法。
圖12A及12B描繪本發明之一實施例之半導體裝置之製造方法。
圖13A至13D描繪本發明之一實施例之半導體裝置之製造方法。
圖14A及14B描繪本發明之一實施例之半導體裝置之製造方法。
圖15A及15B描繪本發明之一實施例之半導體裝置之製造方法。
圖16A及16B描繪本發明之一實施例之半導體裝置範例。
圖17A至17D描繪本發明之一實施例之半導體裝置範例。
圖18A描繪本發明之一實施例之部分電晶體之頻帶結構，及圖18B描繪當電晶體開啟時之電流路徑。
圖19A至19C為氧化物半導體之截面TEM圖像及本地傅立葉轉換圖像。
圖20A及20B顯示氧化物半導體膜之奈米射束電子繞射圖案，及圖20C及20D描繪透射電子繞射測量設備範例。
圖21A顯示透射電子繞射測量之結構分析範例，及圖21B及21C顯示平面圖TEM圖像。
圖22A至22D為本發明之實施例之電路圖。
圖23描繪一實施例之RF標籤之組態範例。
圖24描繪實施例之CPU之結構範例。
圖25為實施例之記憶體元件之電路圖。
圖26A至26C為實施例之顯示裝置之俯視圖及電路 圖。
圖27A至27F描繪實施例之電子設備。
圖28A至28F描繪實施例之RFID之應用範例。
圖29為電路圖，描繪本發明之一實施例之半導體裝置範例。
圖30A及30B描繪本發明之一實施例之半導體裝置範例。
圖31描繪半導體裝置。
圖32A及32B為本發明之一實施例之半導體裝置範例之俯視圖。
圖33描繪本發明之一實施例之半導體裝置範例。
圖34A及34B描繪本發明之一實施例之半導體裝置範例。
圖35A及35B各描繪本發明之一實施例之半導體裝置範例。
圖36A至36D為CAAC-OS之截面之球差校正高解析度TEM圖像，及CAAC-OS之截面示意圖。
圖37A至37D為CAAC-OS之平面之球差校正高解析度TEM圖像。
圖38A至38C顯示XRD之CAAC-OS及單晶氧化物半導體之結構分析。
圖39A及39B顯示CAAC-OS之電子繞射圖案。
圖40顯示由電子放射引發之In-Ga-Zn氧化物之結晶部分改變。
圖41A及41B為示意圖，顯示CAAC-OS及nc-OS之沉積模型。
圖42A至42C顯示InGaZnO4結晶及片件。
圖43A至43D為示意圖，顯示CAAC-OS之沉積模型。
將參照圖式詳細描述實施例。請注意，本發明不侷限於以下描述，熟悉本技藝之人士輕易理解的是可進行各式改變及修改而未偏離本發明之精神及範圍。因此，本發明不應解譯為侷限於下列實施例之內容。
請注意，在以下所描述之本發明之結構中，具有類似功能之相同部分於不同圖式中標示相同編號，且該些部分之描述不重複。此外，相同陰影圖案施加於具有類似功能之部分，且在若干狀況下，該些部分未特別標示編號。
請注意，在本說明書中所描述之每一圖式中，在若干狀況下，為求清晰，每一組件之尺寸、層厚度、或區誇大。因此，本發明之實施例不侷限於該等比例尺。
請注意，在本說明書等中使用諸如「第一」、「第二」等序數以避免組件間混淆，並非限制數量。
請注意，在若干狀況下，例如當導電性充分低時，「半導體」包括「絕緣體」之特性。此外，在若干 狀況下，「半導體」及「絕緣體」無法嚴格相互區別，因為「半導體」及「絕緣體」間之邊界不清楚。因此，在若干狀況下，本說明書中「半導體」可稱為「絕緣體」。類似地，在若干狀況下，本說明書中「絕緣體」可稱為「半導體」。
此外，在若干狀況下，例如當導電性充分高時，「半導體」包括「導體」之特性。此外，在若干狀況下，「半導體」及「導體」無法嚴格相互區別，因為「半導體」及「導體」間之邊界不清楚。因此，在若干狀況下，本說明書中「半導體」可稱為「導體」。類似地，在若干狀況下，本說明書中「導體」可稱為「半導體」。
電晶體為一種半導體元件，可達成電流或電壓放大、控制傳導或非傳導之交換作業等。本說明書中電晶體包括絕緣閘極場效電晶體(IGFET)及薄膜電晶體(TFT)。
在本說明書中，「平行」用詞表示二直線間形成之角度大於或等於-10°及小於或等於10°，因此亦包括角度大於或等於-5°及小於或等於5°之狀況。「實質上平行」用詞表示二直線間形成之角度大於或等於-30°及小於或等於30°。「垂直」用詞表示二直線間形成之角度大於或等於80°及小於或等於100°，因此亦包括角度大於或等於85°及小於或等於95°之狀況。「實質上垂直」用詞表示二直線間形成之角度大於或等於60°及小於或等於120°。
在本說明書中，三角形及菱形結晶系統包括於六邊形結晶系統中。
(實施例1) [堆疊層結構之結構範例]
以下參照圖1A及1B描述可用於本發明之一實施例之半導體裝置之堆疊層結構範例。
圖1A中所描繪之堆疊層結構包括電晶體100及電容器150。電晶體100係提供於電容器150之上。電容器150電連接至電晶體100。
電晶體100之半導體層101可包括低電阻區171a及低電阻區171b。低電阻區171a及低電阻區171b較佳地做為源極區及汲極區。此外，雜質可添加至低電阻區171a及低電阻區171b。添加雜質可減少半導體層101之電阻。關於雜質，可較佳地添加例如選自氬、硼、碳、鎂、鋁、矽、磷、鈣、鈧、鈦、釩、鉻、錳、鐵、鈷、鎳、鎵、鍺、砷、釔、鋯、鈮、鉬、銦、錫、鑭、鈰、釹、鉿、鉭、及鎢之一或更多種元素。半導體層101中之低電阻區171a及低電阻區171b各包含例如任一以上雜質，濃度為高於或等於5×1019原子/cm3，較佳地高於或等於1×1020原子/cm3，進一步較佳地高於或等於2×1020原子/cm3，仍進一步較佳地高於或等於5×1020原子/cm3。
圖1A中所描繪之堆疊層結構可包括電晶體 130。此外，較佳的是障壁膜111提供於電晶體100及電晶體130之間。電容器150包括導電層151及導電層152，並具有障壁膜111夾於導電層151及導電層152間之結構。
圖1B描繪沿圖1A中所描繪之點劃線A-B之截面。此處，沿點劃線A-B之截面為例如沿實質上垂直於圖1A中所描繪之截面之點劃線A-B之截面。請注意，例如參照圖1A係為圖1B中以與圖1A中相同陰影等標示但無編號之若干組件。
電晶體130包括第一半導體材料。電晶體100包括第二半導體材料。第一半導體材料及第二半導體材料可為相同材料，但較佳地為不同半導體材料。
可用做第一半導體材料或第二半導體材料之半導體範例為半導體材料，諸如矽、鍺、鎵、及砷；包含矽、鍺、鎵、砷、或鋁之複合半導體材料；有機半導體材料；及氧化物半導體材料。
此處，描述單晶矽用作第一半導體材料及氧化物半導體用作第二半導體材料之狀況。
電晶體100包括：包括第二半導體材料之半導體層101、閘極絕緣膜102、閘極電極103、插塞121、及插塞122。形成絕緣膜112及絕緣膜113以覆蓋電晶體100。插塞121與形成於絕緣膜113、絕緣膜112、及半導體層101中之開口接觸，並電連接至電容器150。即，插塞121穿透絕緣膜113、絕緣膜112、及半導體層101。
障壁膜111具有抑制障壁膜111下層之水及氫向上擴散之功能。障壁膜111較佳地具有低氧滲透性。此外，障壁膜111可具有開口或插塞用於將障壁膜111之上提供之電極或佈線電連接至障壁膜111之下提供之電極或佈線。例如，如圖1A及1B中所描繪，可包括用於電連接插塞121及導電層151之插塞。此處，「具有抑制水及氫擴散之功能之膜」意即較不可能擴散水及氫並具有較氧化矽等更低水及氫滲透性之膜，通常用作例如絕緣膜。此外，「具有低氧滲透性之膜」意即具有較氧化矽等更低氧滲透性之膜，通常用作絕緣膜。
對絕緣膜112而言，如同在障壁膜111之狀況下，較佳地使用水及氫不易擴散之材料。尤其，對絕緣膜112而言，較佳地使用相對不滲透氧之材料。請注意，絕緣膜112可具有二或更多層之堆疊層結構。在此狀況下，例如絕緣膜112可形成為具有二層結構，其中底層係使用例如氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等形成。此外，頂層較佳地係使用水及氫不易擴散之材料形成，如同在障壁膜111之狀況下。底絕緣層可為絕緣膜，經此以類似於絕緣膜114之方式加熱而釋放氧，使得亦可從半導體層101之上經由閘極絕緣膜102而供應氧。
藉由以包括相對不滲透氧之材料之絕緣膜112覆蓋半導體層101，可避免氧從半導體層101釋放至絕緣膜112以上之部分。此外，從絕緣膜114釋放之氧可侷限 於絕緣膜112以下，導致供應至半導體層101之氧量增加。
相對不滲透水或氫之絕緣膜112可抑制水或氫進入，水或氫係氧化物半導體之雜質，使得可抑制電晶體100之電氣特性改變，而電晶體100具有高可靠性。
請注意，可於絕緣膜112之下提供絕緣膜，經此藉由類似絕緣膜114之加熱而釋放氧，亦從半導體層101以上之部分經由閘極絕緣膜102而供應氧。
電容器150及電晶體100較佳地相互重疊。增加電容器150及電晶體100相互重疊之區可減少半導體裝置之面積。
圖1A及1B中所描繪之半導體裝置包括電晶體100及電容器150間之絕緣膜114。絕緣膜114較佳地包括氧化物。尤其，絕緣膜114較佳地包含氧化物材料，部分氧藉由加熱而由此釋放。絕緣膜114較佳地包含氧化物，包含超過化學計量組成之氧。在氧化物半導體用作第二半導體材料之狀況下，從絕緣膜114釋放之氧供應至氧化物半導體，使得氧化物半導體中之氧空缺可減少。結果，第二電晶體之電氣特性改變可減少，並可改進第二電晶體之可靠性。
此處，較佳的是障壁膜111之下層中之氫、水等可盡可能減少。另一方面，較佳地減少脫氣。氫或水可能變成造成氧化物半導體之電氣特性改變之因子。藉由障壁膜111可抑制氫或水從障壁膜111下之層擴散至障壁 膜111上之層；然而，氫或水可能經由障壁膜111中提供之開口、插塞等，而擴散至障壁膜111上之層。
為減少障壁膜111下之層中所包含之氫及水或減少脫氣，用於移除氫及水或用於減少脫氣之熱處理較佳地在形成障壁膜111之前，或在形成開口而於障壁膜111中形成導電層等之後立即實施。熱處理較佳地在未不利影響半導體裝置中之導電膜等之耐熱性及電晶體之電氣特性的範圍內，以盡可能高之溫度實施。具體地，溫度可為例如高於或等於450℃，較佳地高於或等於490℃，進一步較佳地高於或等於530℃，或可高於或等於650℃。較佳的是熱處理可在惰性氣體或減少氣壓下實施1小時或更長，較佳地5小時或更長，進一步較佳地10小時或更長。熱處理之溫度係考量位於障壁膜111下之佈線或電極之材料之耐熱性決定；例如，在材料之耐熱性低之狀況下，熱處理之溫度較佳地低於或等於550℃，低於或等於600℃，低於或等於650℃，或低於或等於800℃。該等熱處理可實施至少一次，但較佳地實施一次以上。
較佳的是障壁膜111之下提供之絕緣膜的釋放氫量，其係以熱脫附譜(TDS)分析測量，在400℃基板表面溫度下為低於或等於130%，在300℃基板表面溫度下較佳地為低於或等於110%。另一方面，較佳的是由TDS分析測量之釋放氫量，在450℃基板表面溫度下為低於或等於130%，在350℃基板表面溫度下較佳地為低於或等於110%。
障壁膜111本身中所包含之水及氫亦較佳地減少。另一方面，脫氣較佳地減少。例如，障壁膜111係較佳地使用在20℃至600℃基板表面溫度下釋放氫分子量(M/z=2)小於2×1015/cm2之材料形成，較佳地小於1×1015/cm2，及進一步較佳地小於5×1014/cm2，其係以TDS測量。另一方面，障壁膜111較佳地使用在20℃至600℃基板表面溫度下釋放水分子量(M/z=18)小於1×1016/cm2之材料形成，較佳地小於5×1015/cm2，及更佳地小於2×1012/cm2，其係以TDS測量。
在單晶矽用於電晶體130中之半導體層之狀況下，熱處理亦可充當以氫終止矽之懸鍵之處理(此處理亦稱為氫化處理)。藉由氫化處理，電晶體130之閘極絕緣膜或形成於障壁膜111下之另一絕緣膜中所包含之部分氫擴散至第一電晶體中之半導體層以終止矽之懸鍵，使得可改進第一電晶體之可靠性。
關於障壁膜111，可使用包含高k材料之絕緣膜，諸如氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)、或(Ba、Sr)TiO3(BST)。障壁膜111可為單一層或堆疊層。另一方面，例如可添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯、或氧化鎵至絕緣膜。另一方面，絕緣膜可歷經氮化處理成為氧氮化物膜。氧化矽、氧氮化矽、或氮化矽之層可堆疊於絕緣膜之上。氧化鋁特佳，因為其抗水或氫之卓越障壁屬性。
障壁膜111可為相對不滲透水或氫之材料層及包含絕緣材料之層之堆疊。障壁膜111可為例如包含氧化矽或氧氮化矽之層、包含金屬氧化物之層等之堆疊。
對障壁膜111而言，較佳地使用相對不滲透氧之材料。以上提供之材料具有抗氧以及氫及水之卓越障壁屬性。當絕緣膜114加熱至障壁膜111下之層時，使用任一材料可抑制氧釋放之擴散。結果，從絕緣膜114釋放並可能供應至之電晶體100之半導體層的氧量可增加。
以此方式，基於障壁膜111，障壁膜111之下提供各層中所包含之氫或水之濃度減少或氫或水移除，並可避免氫或水擴散進入電晶體100。因而，絕緣膜114或電晶體100中各層中所包含之氫或水量極低。電晶體100中之絕緣膜114及半導體層101或閘極絕緣膜102中所包含之氫濃度可減少至例如低於5×1018cm-3，較佳地低於1×1018cm-3，進一步較佳地低於3×1017cm-3。
以上結構使可於第一及第二電晶體中獲得高可靠性，結果，可獲得極高度可靠半導體裝置。
請注意，可定位導電層152以與電晶體100之通道區重疊。圖34A及34B描繪該等狀況之範例。圖34B為沿圖34A中所描繪之點劃線A-B之截面。請注意，導電層152亦可做為電晶體100之閘極電極。例如，可藉由供應某電位至閘極電極而控制電晶體100之閾值電壓。
圖2、圖3、及圖4A及4B中描繪可用於本發 明之一實施例之半導體裝置之堆疊層結構範例。如圖2中所描繪，電容器150可包括堆疊，其包括三或更多導電層。導電層151、導電層153a、及導電層153b經由插塞121、插塞126、及插塞127而電連接，並形成電容器150之一電極。儘管未描繪，導電層152、導電層154a、及導電層154c電連接並形成電容器150之另一電極。
另一方面，如圖3中所描繪，導電層可形成於插塞126及插塞127之兩側。導電層151、導電層153a、及導電層153b經由插塞121、插塞126、及插塞127而電連接，並形成電容器150之一電極。儘管未描繪，導電層152、導電層152b、導電層154a、導電層154b、導電層154c、及導電層154d電連接並形成電容器150之另一電極。
再另一方面，如圖4A中所描繪，電晶體100可包括與半導體層101接觸之導電層104a及導電層104b。圖4B為沿圖4A中所描繪之點劃線A-B之截面。導電層104a及導電層104b做為源極電極及汲極電極。此外，電晶體100可包括導電層105。導電層105可做為電晶體100之第二閘極。低於或高於源極電極之電壓的電壓可施加於導電層105，使得電晶體之閾值電壓可以正或負方向偏移。例如，當電晶體之閾值電壓以正方向偏移時，可獲得常關型電晶體，其於閘極電壓為0V時處於非導電狀態(關閉狀態)。請注意，施加於導電層105之電壓可為可變或固定。在可變電壓施加於導電層105之狀況下， 控制電壓之電路可連接至導電層105。
此外，導電層105可連接至閘極電極103。
[結構範例]
圖5A為本發明之一實施例之半導體裝置之電路圖範例。圖5A中之半導體裝置包括電晶體100、電晶體130、電容器150、佈線BL、佈線WL、及佈線CL。
電晶體130之源極或汲極之一者電連接至佈線BL，另一者電連接至佈線SL，及電晶體130之閘極電連接至電晶體100之源極及汲極之一者及電容器150之一電極。電晶體100之源極及汲極之另一者電連接至佈線BL，及電晶體100之閘極電連接至佈線WL。電容器150之另一電極電連接至佈線CL。佈線BG電連接至電晶體100之第二閘極。請注意，連接電晶體130之閘極、電晶體100之源極及汲極之一者、及電容器150之一電極之節點稱為節點FN。
當電晶體100處於開啟狀態(即開啟)時，圖5A中所示之半導體裝置供應相應於佈線BL之電位的電位至節點FN。同時，當電晶體100處於(即關閉)時，半導體裝置具有保持節點FN電位之功能。換言之，圖5A中所示之半導體裝置做為記憶體裝置之記憶體單元。在諸如液晶元件或有機電致發光(EL)元件之顯示元件電連接至節點FN之狀況下，圖5A中之半導體裝置可做為顯示裝置之像素。
可依據供應至佈線WL或佈線BG之電位選擇電晶體100之開啟/關閉狀態。可由供應至佈線WL或佈線BG之電位控制電晶體100之閾值電壓。具小關閉狀態電流之電晶體用作電晶體100，藉此於電晶體100處於非傳導狀態時之節點FN電位可長時間保持。因而，可減少半導體裝置之刷新率，導致半導體裝置之低電力消耗。具小關閉狀態電流之電晶體範例為包括氧化物半導體之電晶體。
請注意，參考電位、群組電位、或諸如任意固定電位之固定電位供應至佈線CL。在此狀況下，電晶體100之明顯閾值電壓依據節點FN電位而異。電晶體130之傳導及非傳導狀態回應於明顯閾值電壓之改變而異；因而，可讀取節點FN中所保持之電位資料做為資料。
為於85℃下保持節點FN中所保持之電位達10年(3.15×1018秒)，關閉狀態電流較佳地為電晶體之每飛法拉電容及每微米通道寬度低於4.3yA(么安培，其中1yA為10-24A)。在此狀況下，節點FN中可允許電位變化較佳地為0.5V內。另一方面，95℃下關閉狀態電流較佳地低於1.5yA。在本發明之一實施例之半導體裝置中，障壁膜下之層中所包含之氫濃度充分地減少；因而，包括障壁膜上之氧化物半導體之電晶體可具有該極小關閉狀態電流。
此外，當電容增加時，節點FN中之電位可保 持更長時間。換言之，保留時間可延長。
當圖5A中所描繪之半導體裝置係以矩陣配置時，可形成記憶體裝置(記憶體單元陣列)。
圖6A及6B描繪半導體裝置之截面結構範例，其中可獲得圖5A中所示之電路。圖6B為沿圖6A中所描繪之點劃線A-B之截面。
圖6A及6B中所描繪之半導體裝置包括電晶體130、電晶體100、及電容器150。電晶體100係提供於電晶體130之上，及至少一障壁膜係提供於電晶體130及電晶體100之間。半導體裝置可包括複數障壁膜。圖6A及6B描繪範例，其中半導體裝置包括障壁膜111a至111e。圖5B中描繪電晶體100之俯視圖。沿圖5B中虛線X-X’之截面對應於圖6A中之電晶體100。沿圖5B中虛線Y-Y’之截面對應於圖6B中之電晶體100。
[第一電晶體]
電晶體130係提供於半導體基板131之上，並包括半導體層132，其為部分半導體基板131、閘極絕緣膜134、閘極電極135、及做為源極及汲極區之低電阻層133a及133b。此外，圖6A及6B中之半導體裝置可包括電晶體160。電晶體160及電晶體130係提供於半導體基板131上。
電晶體130可為p通道電晶體或n通道電晶體，並可依據電路組態或驅動方法而使用適當電晶體。
較佳的是形成通道之半導體層132區、其附近區、充當源極及汲極區之低電阻層133a及133b等包含諸如基於矽之半導體之半導體，更佳地為單晶矽。另一方面，可包含包括鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、砷化鎵鋁(GaAlAs)等之材料。另一方面，可包含具有晶格畸變之矽。另一方面，電晶體130可為具GaAs及AlGaAs等之高電子移動性電晶體(HEMT)。
電晶體130可包括充當輕摻雜汲極(LDD)區之區176a及176b。
除了用於半導體層132之半導體材料外，低電阻層133a及133b包含傳達n型導電性之元素，諸如磷，或傳達p型導電性之元素，諸如硼。
可使用諸如矽之半導體材料形成閘極電極135，包含傳達n型導電性之元素，諸如磷，或傳達p型導電性之元素，諸如硼，或導電材料，諸如金屬材料、合金材料、或金屬氧化物材料。特佳的是使用高熔點材料，其具有耐熱性及導電性，諸如鎢或鉬，及特佳的是使用鎢。
此處，可使用圖16A及16B中之電晶體190及電晶體191取代電晶體130及電晶體160。圖16B為沿圖16A中所描繪之點劃線A-B之截面。在電晶體190及電晶體191中，其中形成通道之半導體層132(部分半導體基板)具有凸出部、閘極絕緣膜134、及沿凸出部之頂表面及側表面提供之閘極電極135。電晶體190及電晶體 191亦稱為FIN電晶體，因為它們各利用半導體基板之凸出部。請注意，可提供充當形成凸出部之遮罩之絕緣膜並與凸出部之頂部接觸。儘管此處描述藉由處理部分半導體基板形成凸出部之狀況，可藉由處理SOI基板形成具有凸出形狀之半導體層。
絕緣膜136、絕緣膜137、及絕緣膜138以此順序堆疊以覆蓋電晶體130。
在半導體裝置之製造程序中，當實施熱處理以啟動添加至低電阻層133a及133b傳達導電性之元素時，絕緣膜136做為保護膜。絕緣膜136不一定提供。
在基於矽之半導體材料用於半導體層132之狀況下，絕緣膜137較佳地包含氫。當包含氫之絕緣膜137提供於電晶體130之上並實施熱處理時，藉由絕緣膜137中所包含之氫終止半導體層132中之懸鍵，藉此可改進電晶體130之可靠性。
絕緣膜138做為平面化膜用於排除在絕緣膜138下之電晶體130等造成之水平差。絕緣膜138之頂表面可由平面化處理平面化，其使用化學機械拋光(CMP)方法等以增加平面性。
在絕緣膜136、137、及138中，可嵌入電連接至低電阻層133a、低電阻層133b等之插塞140，及電連接至電晶體130之閘極電極135等之插塞139。
[電容器]
障壁膜111係提供於電晶體130及電晶體100之間。如圖6A及6B中所描繪，可使用一障壁膜或二或更多障壁膜。此處，在圖6A中之半導體裝置範例中，包括五障壁膜，即障壁膜111a至111e。在障壁膜用作電容器之絕緣膜之狀況下，藉由減少障壁膜之厚度可增加電容。另一方面，藉由減少厚度可減少障壁屬性。因此，提供複數薄障壁膜可增加電容及改進障壁屬性而增加電晶體100及130之特性。
提供導電層151、導電層152、導電層153a、導電層153b、及導電層154a至154e且障壁膜位於其間以形成電容器150。插塞121、插塞126、及插塞127電連接。插塞126係提供於形成於障壁膜111b、絕緣膜115b、及障壁膜111c中之開口中。導電層151、導電層153a、及導電層153b經由插塞127、插塞126、及插塞121而電連接至電晶體100之導電層104a。導電層151經形成而嵌入形成於絕緣膜115a中之開口中。以類似方式，導電層154a及導電層154b嵌入形成於絕緣膜115b中之開口中，導電層153a嵌入形成於絕緣膜115c中之開口中，導電層154c及導電層154d嵌入形成於絕緣膜115d中之開口中，及導電層153b嵌入形成於絕緣膜115e中之開口中。
圖7描繪沿圖6A中之點劃線C-D之截面。導電層154e電連接至插塞128。導電層154b及導電層154d經由插塞129a至129d而電連接至插塞128。插塞128經 由插塞141而連接至佈線142。
提供絕緣膜114以覆蓋障壁膜111、導電層152、導電層154e等。
較佳的是藉由上述平面化處理而平面化絕緣膜114之頂表面。
經由加熱而部分釋放氧之氧化物材料較佳地用於絕緣膜114。
關於經由加熱而釋放氧之氧化物材料，較佳地使用包含超過化學計量組成之氧的氧化物。經由加熱而部分釋放氧之氧化物膜包含超過化學計量組成之氧。請注意，包含超過化學計量組成之氧之氧化物膜為轉換為氧原子之釋放氧量大於或等於1.0×1018原子/cm3的氧化物膜，較佳地在熱脫附譜(TDS)分析中為大於或等於3.0×1020原子/cm3。請注意，在TDS分析中，膜表面之溫度較佳地高於或等於100℃及低於或等於700℃，或高於或等於100℃及低於或等於500℃。
例如，關於該等材料，較佳地使用包含氧化矽或氧氮化矽之材料。另一方面，可使用金屬氧化物。關於金屬氧化物，可使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、或氧氮化鉿。請注意，在本說明書中，「氧氮化矽」係指包含氧高於氮之比例的材料，及「氮氧化矽」係指包含氮高於氧之比例的材料。
[第二電晶體]
電晶體100之半導體層101係提供於絕緣膜114之上。
電晶體100包括與絕緣膜114之頂表面接觸之半導體層101、導電層104a及104b、半導體層101上之閘極絕緣膜102、及與半導體層101重疊之閘極電極103且閘極絕緣膜102位於其間。此外，提供絕緣膜112、絕緣膜113、及絕緣膜116以覆蓋電晶體100。此外，電晶體100可包括做為第二閘極電極之導電層105。
請注意，半導體層101可形成為單一層，但較佳地形成而具半導體層101a、半導體層101b、及半導體層101c之堆疊層結構，如圖6A及6B中所描繪之電晶體100做為範例。圖6A及6B中之電晶體100包括半導體層101a、與半導體層101a之頂表面接觸之半導體層101b、與半導體層101b之頂表面接觸並於重疊半導體層101b之區中相互分離之導電層104a及104b、與半導體層101b之頂表面接觸之半導體層101c、半導體層101c上之絕緣膜102、及重疊半導體層101b且閘極絕緣膜102及半導體層101c位於其間之閘極電極103。圖6A及6B中之電晶體100包括導電層105做為第二閘極電極。導電層105可以與部分電容器150之導電層152相同時間形成。半導體層101a係提供於絕緣膜114及半導體層101b之間。半導體層101c係提供於半導體層101b及閘極絕緣膜102之間。導電層104a及導電層104b與半導體層101b 之頂表面及半導體層101c之底表面接觸。
電晶體100係以絕緣膜112、絕緣膜113、及絕緣膜116覆蓋。
如圖6A中所描繪，半導體層101b之側表面與導電層104a及導電層104b接觸。半導體層101b可由閘極電極103之電場電圍繞(其中半導體由導體電場電圍繞之結構稱為圍繞通道(s通道)結構)。因此，在若干狀況下通道係形成於整個半導體層101b中(整體)。在s通道結構中，大量電流可於電晶體之源極及汲極之間流動，使得處於開啟狀態之電流(開啟狀態電流)為高。
s通道結構適於微型電晶體，因為可獲得高開啟狀態電流。包括微型電晶體之半導體裝置可具有高整合程度及高密度。例如，電晶體之通道長度較佳地小於或等於40nm，進一步較佳地小於或等於30nm，及仍進一步較佳地小於或等於20nm，且電晶體之通道寬度較佳地小於或等於40nm，進一步較佳地小於或等於30nm，及仍進一步較佳地小於或等於20nm。
請注意，通道長度係指例如半導體(或當電晶體開啟時電流於半導體中流動之部分)及閘極電極相互重疊之區中或通道係形成於電晶體之俯視圖中之區中，源極(源極區或源極電極)及汲極(汲極區或汲極電極)間之距離。在一電晶體中，所有區中之通道長度不一定相同。換言之，在若干狀況下，一電晶體之通道長度不侷限於一值。因此，在本說明書中，通道長度為最大值、最小 值、或通道形成區中之平均值之任一值。
通道寬度係指例如半導體(或當電晶體開啟時電流於半導體中流動之部分)及閘極電極相互重疊之區中或通道形成之區中源極及汲極相對部分之長度。在一電晶體中，所有區中之通道寬度不一定具有相同值。換言之，在若干狀況下，一電晶體之通道寬度未固定於一值。因此，在本說明書中，通道寬度為最大值、最小值、或通道形成區中之平均值之任一值。
請注意，在若干狀況下，依據電晶體結構實際形成通道區中之通道寬度(以下稱為有效通道寬度)與電晶體俯視圖中所示之通道寬度(以下稱為明顯通道寬度)不同。例如，在具有三維結構之電晶體中，有效通道寬度大於電晶體俯視圖中所示之明顯通道寬度，且在若干狀況下無法忽略其影響。例如，在具有三維結構之微型電晶體中，形成於半導體頂表面中之通道區比例在若干狀況下高於形成於半導體側表面中之通道區比例。在此狀況下，當實際形成通道大於俯視圖中所示之明顯通道寬度時，獲得有效通道寬度。
在具有三維結構之電晶體中，在若干狀況下難以測量有效通道寬度。例如，從設計值估計有效通道寬度，需假設半導體之形狀已知做為假設狀況。因此，在半導體之形狀未準確知道之狀況下，便難以準確測量有效通道寬度。
因此，在本說明書中，在電晶體之俯視圖 中，半導體及閘極電極相互重疊區中源極及汲極相對部分之長度的明顯通道寬度在若干狀況下稱為圍繞通道寬度(SCW)。此外，在本說明書中，在簡單使用「通道寬度」用詞之狀況下，可標示圍繞通道寬度及明顯通道寬度。另一方面，在本說明書中，在簡單使用「通道寬度」用詞之狀況下，在若干狀況下可標示有效通道寬度。請注意，藉由獲得及分析截面TEM圖像等，可決定通道長度、通道寬度、有效通道寬度、明顯通道寬度、圍繞通道寬度等之值。
請注意，在藉由計算獲得電場移動性、電晶體之每通道寬度之電流值等之狀況下，圍繞通道寬度可用於計算。在此狀況下，在若干狀況下獲得之值與在有效通道寬度用於計算之狀況下獲得之值不同。
請注意，至少部分(或全部)導電層104a(及/或導電層104b)係提供於諸如半導體層101b(及/或半導體層101a)之半導體層之至少部分(或全部)表面、側表面、頂表面、及/或底表面上。
另一方面，至少部分(或全部)導電層104a(及/或導電層104b)與諸如半導體層101b(及/或半導體層101a)之半導體層之至少部分(或全部)表面、側表面、頂表面、及/或底表面接觸。另一方面，至少部分(或全部)導電層104a(及/或導電層104b)與至少部分(或全部)諸如半導體層101b(及/或半導體層101a)之半導體層接觸。
另一方面，至少部分(或全部)導電層104a(及/或導電層104b)電連接至諸如半導體層101b(及/或半導體層101a)之半導體層之至少部分(或全部)表面、側表面、頂表面、及/或底表面。另一方面，至少部分(或全部)導電層104a(及/或導電層104b)電連接至至少部分(或全部)諸如半導體層101b(及/或半導體層101a)之半導體層。
另一方面，至少部分(或全部)導電層104a(及/或導電層104b)經提供而接近諸如半導體層101b(及/或半導體層101a)之半導體層之至少部分(或全部)表面、側表面、頂表面、及/或底表面。另一方面，至少部分(或全部)導電層104a(及/或導電層104b)經提供而接近至少部分(或全部)諸如半導體層101b(及/或半導體層101a)之半導體層。
另一方面，至少部分(或全部)導電層104a(及/或導電層104b)係置於諸如半導體層101b(及/或半導體層101a)之半導體層之至少部分(或全部)表面、側表面、頂表面、及/或底表面之側面。另一方面，至少部分(或全部)導電層104a(及/或導電層104b)係置於至少部分(或全部)諸如半導體層101b(及/或半導體層101a)之半導體層之側面。
另一方面，至少部分(或全部)導電層104a(及/或導電層104b)係傾斜地提供於諸如半導體層101b(及/或半導體層101a)之半導體層之至少部分(或全 部)表面、側表面、頂表面、及/或底表面之上。另一方面，至少部分(或全部)導電層104a(及/或導電層104b)係傾斜地提供於至少部分(或全部)諸如半導體層101b(及/或半導體層101a)之半導體層之上。
另一方面，至少部分(或全部)導電層104a(及/或導電層104b)係提供於諸如半導體層101b(及/或半導體層101a)之半導體層之至少部分(或全部)表面、側表面、頂表面、及/或底表面之上。另一方面，至少部分(或全部)導電層104a(及/或導電層104b)係提供於至少部分(或全部)諸如半導體層101b(及/或半導體層101a)之半導體層之上。
半導體層101於通道形成之區中可包含半導體，諸如基於矽之半導體。特佳的是半導體層101包含具有較矽更寬頻帶間隙之半導體。半導體層101較佳地係使用氧化物半導體形成。較佳地使用具有較矽更寬頻帶間隙及更低載子密度之半導體材料，因為電晶體之關閉狀態洩漏電流可減少。
將該等材料用於半導體層使其可提供高度可靠電晶體，其中電氣特性改變受抑制。
請注意，之後於以下描述之實施例中描述可用於半導體層之氧化物半導體之較佳模式及形成方法細節。
請注意，在本說明書等中，在實質上純化氧化物半導體層之狀況下，其載子密度低於1×1017/cm3，低 於1×1015/cm3，或低於1×1013/cm3，特佳地低於8×1011/cm3，仍進一步較佳地低於1×1011/cm3，再進一步較佳地低於1×1010/cm3，並為1×10-9/cm3或更高。基於高度純化固有氧化物半導體層，電晶體可具有穩定電特性。
當具有In：Ga：Zn=1：1：1或3：1：2之原子比的In-Ga-Zn基氧化物用於半導體層101b時，例如具有In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：6：4、1：6：8、1：6：10、或1：9：6之原子比的In-Ga-Zn基氧化物可用於半導體層101a或半導體層101c。請注意，每一半導體層101b、半導體層101a、及半導體層101c之原子比可於任一上述原子比之±20%的範圍內變化做為誤差。對半導體層101a及半導體層101c而言，可使用具相同組成之材料或具不同組成之材料。
此外，當In-M-Zn基氧化物用於半導體層101b時，包含滿足下列狀況之原子比之金屬元素的氧化物較佳地用於形成成為半導體層101b之半導體膜之靶材。假設氧化物中金屬元素之原子比為In：M：Zn=x1：y1：z1，x1/y1大於或等於1/3及小於或等於6，較佳地大於或等於1及小於或等於6，及z1/y1大於或等於1/3及小於或等於6，較佳地大於或等於1及小於或等於6。請注意，當z1/y1小於或等於6時，之後描述之CAAC-OS膜輕易形成。靶材中金屬元素之原子比之典型範例為In：M：Zn=1：1：1，In：M：Zn=3：1：2等。
當In-M-Zn基氧化物用於半導體層101a及半 導體層101c時，包含滿足下列狀況之原子比之金屬元素的氧化物較佳地用於形成成為半導體層101a及半導體層101c之氧化物半導體膜之靶材。假設氧化物中金屬元素之原子比為In：M：Zn=x2：y2：z2，x2/y2小於x1/y1，及z2/y2大於或等於1/3及小於或等於6，較佳地大於或等於1及小於或等於6。請注意，當z2/y2小於或等於6時，之後描述之CAAC-OS膜輕易形成。靶材中金屬元素之原子比之典型範例為In：M：Zn=1：3：4，In：M：Zn=1：3：6，In：M：Zn=1：3：8等。
在藉由濺鍍法形成氧化物半導體之狀況下，可形成具有與使用靶材不同原子比之膜。尤其對鋅而言，在若干狀況下，沉積膜中鋅之原子比小於靶材之原子比。具體來說，膜具有靶材中鋅之40原子%至90原子%原子比之鋅之原子比。
導電層104a及導電層104b之一者做為源極電極及另一者做為汲極電極。
插塞121經由形成於導電層104a、半導體層101a、半導體層101b、半導體層101c、絕緣膜114、及障壁膜111中之開口而電連接至導電層151。導電層104a經由插塞121而電連接至導電層151。
導電層104a及導體層104b各經形成而具有單一層結構或包括諸如鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭、及鎢之任一金屬及包含任一該些金屬做為其主組件之合金的堆疊層結構。例如，可提供包含矽之鋁膜 之單一層結構、其中鋁膜堆疊於鈦膜上之二層結構、其中鋁膜堆疊於鎢膜上之二層結構、其中銅膜堆疊於銅-鎂-鋁合金膜上之二層結構、其中銅膜堆疊於鈦膜上之二層結構、其中銅膜堆疊於鎢膜上之二層結構、其中鈦膜或氮化鈦膜、鋁膜或銅膜、及鈦膜或氮化鈦膜以此順序堆疊之三層結構、其中鉬膜或氮化鉬膜、鋁膜或銅膜、及鉬膜或氮化鉬膜以此順序堆疊之三層結構等。請注意，可使用包含氧化銦、氧化錫、或氧化鋅之透明導電材料。
可以單一層或使用例如氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鎵、Ga-Zn基金屬氧化物、氮化矽等之一或更多項之堆疊形成閘極絕緣膜102。
可使用高k材料形成閘極絕緣膜102，諸如矽酸鉿(HfSiOx)、添加氮之矽酸鉿(HfSixOyNz)、添加氮之鋁鉿(HfAlxOyNz)、氧化鉿、或氧化釔。
可使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等之氧化物絕緣膜；氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等之氮化物絕緣膜；或任一以上材料混合之膜形成閘極絕緣膜102。
關於閘極絕緣膜102，類似於絕緣膜114，較佳地使用包含超過化學計量組成之氧之氧化物絕緣膜。
當特定材料用於閘極絕緣膜時，在特定狀況下於閘極絕緣膜中捕獲電子，並可增加閾值電壓。例如，類似於氧化矽及氧化鉿之堆疊層膜，部分閘極絕緣膜使用 具有大量電子捕獲狀態之材料，諸如氧化鉿、氧化鋁、及氧化鉭，且閘極電極之電位高於源極電極或汲極電極之電位的狀態在較高溫度下(高於半導體裝置之操作溫度或儲存溫度之溫度，或125℃或更高及450℃或更低之溫度，典型地150℃或更高及300℃或更低之溫度)保持達1秒或更多，典型地1分鐘或更多。因而，電子從半導體層移動至閘極電極，及若干電子由電子捕獲狀態捕獲。
在所需電子量以此方式由電子捕獲狀態捕獲之電晶體中，閾值電壓以正方向偏移。藉由控制閘極電極之電壓，可控制捕獲之電子量，因而可控制閾值電壓。此外，可於電晶體之製造程序中實施捕獲電子處理。
例如，較佳地於工廠運送之前的任何步驟實施處理，諸如在形成金屬絲連接至電晶體之源極電極或汲極電極之後，在先前程序(晶圓處理)之後，在晶圓切割步驟之後，在封裝之後等。在任一狀況下，較佳的是於捕獲電子程序後，半導體裝置未暴露於125℃或更高溫度達1小時或更多。
可使用例如選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之金屬；包含任一該些金屬做為組件之合金；包含該些金屬組合之合金等形成閘極電極103。此外，可使用選自錳及鋯之一或更多金屬。另一方面，以摻雜諸如磷之雜質元素或諸如矽酸鎳之矽化物之多晶矽為典型之半導體可用於閘極電極103。此外，閘極電極103可具有單一層結構或二或更多層之堆疊層結構。例如，可提供包含矽之鋁 膜之單一層結構、其中鈦膜堆疊於鋁膜上之二層結構、其中鈦膜堆疊於氮化鈦膜上之二層結構、其中鎢膜堆疊於氮化鈦膜上之二層結構、其中鎢膜堆疊於氮化鉭膜或氮化鎢膜上之二層結構、其中鈦膜、鋁膜、及鈦膜以此順序堆疊之三層結構等。另一方面，可使用合金膜，或包含鋁及選自鈦、鉭、鎢、鉬、鉻、釹、及鈧之一或更多金屬的氮化物膜。
亦可使用透光導電材料形成閘極電極103，諸如氧化銦錫、包含氧化鎢之氧化銦、包含氧化鎢之氧化銦鋅、包含氧化鈦之氧化銦、包含氧化鈦之氧化銦錫、氧化銦鋅、或添加氧化矽之氧化銦錫。亦可具有使用以上透光導電材料及以上金屬形成之堆疊層結構。
此外，閘極電極103及閘極絕緣膜102之間可提供In-Ga-Zn基氧氮化物半導體膜、In-Sn基氧氮化物半導體膜、In-Ga基氧氮化物半導體膜、In-Zn基氧氮化物半導體膜、Sn基氧氮化物半導體膜、In基氧氮化物半導體膜、金屬氮化物(諸如InN或ZnN)膜等。該些膜各具有高於或等於5eV之功函數，較佳地高於或等於5.5eV，其高於氧化物半導體之電子親和力。因而，包括氧化物半導體之電晶體之閾值電壓可以正方向偏移，可達成所謂常關型交換元件。例如，關於In-Ga-Zn基氧氮化物半導體膜，使用具有至少較半導體層101之氮濃度高的In-Ga-Zn基氧氮化物半導體膜，具體地In-Ga-Zn基氧氮化物半導體膜具有高於或等於7原子%之氮濃度。
對絕緣膜112而言，如同在障壁膜111之狀況，較佳地使用不輕易擴散水或氫之材料。尤其，對絕緣膜112而言，較佳地使用相對不滲透氧之材料。
藉由以包括相對不滲透氧之材料之絕緣膜112覆蓋半導體層101，可避免氧從半導體層101釋放至絕緣膜112以上之部分。此外，從絕緣膜114釋放之氧可侷限於絕緣膜112以下，導致供應至半導體層101之氧量增加。
相對不滲透水或氫之絕緣膜112可抑制水或氫從外部進入氧化物半導體層101，其為氧化物半導體之雜質；因此，可抑制電晶體100之電氣特性改變，且電晶體可具有高可靠性。
請注意，類似於絕緣膜114，藉由加熱而釋放氧之絕緣膜可提供於絕緣膜112之下，而亦經由閘極絕緣膜102從半導體層101以上之部分供應氧。
如圖6B中所描繪，提供閘極電極103以便面對沿通道寬度方向之電晶體截面中半導體層101b之頂表面及側表面。因而，不僅在半導體層101b之頂表面附近，亦在其側表面附近形成通道，且有效通道寬度增加，此導致電晶體開啟狀態之電流增加(即開啟狀態電流)。尤其，在半導體層101b之寬度極小之狀況下(例如，小於或等於50nm，較佳地小於或等於30nm，更佳地小於或等於20nm)，通道形成之區於半導體層101b內部延伸，使得開啟狀態電流隨著電晶體小型化而增加。
圖17A及17B描繪半導體裝置中所包括之電晶體100之範例。圖17A及17B中所描繪之電晶體100與圖6A及6B中所描繪之電晶體100不同，主要在於半導體層101c經提供而與導電層104a及104b之底表面接觸。此處，圖17B為沿圖I7A中所描繪之點劃線A-B之截面。
該等結構致能用於半導體層101a、半導體層101b、及半導體層101c之膜成功地形成而未與空氣接觸，因此可減少每一介面之缺陷。
電晶體100可具有圖35A中所描繪之結構。在圖35A中，於半導體層101a及半導體層101b形成後，形成半導體層101c，使得半導體層101c覆蓋半導體層101a及半導體層101b之側表面。另一方面，電晶體100可具有圖35B中所描繪之結構。關於圖35A及圖35B間之不同點，閘極電極103於圖35A中重疊導電層104a及導電層104b，反之，閘極電極103於圖35B之截面中未重疊導電層104a及導電層104b。
圖6A及6B及圖17A及17B各描繪半導體層101a及半導體層101c與半導體層101b接觸之結構；然而，可採用無半導體層101a及半導體層101c之一或二者之結構。
請注意，圖6B中之結構為範例，其中閘極絕緣膜102之邊緣部實質上對齊半導體層101c之邊緣部，且閘極電極103位於閘極絕緣膜內側；另一方面，可採用 圖17C中電晶體100之範例中所描繪之結構，其中閘極絕緣膜102、半導體層101c、及閘極電極103之邊緣部實質上相互對齊。再另一方面，可採用圖17D中電晶體100之範例中所描繪之結構，其中閘極絕緣膜102、半導體層101c、及閘極電極103之邊緣部未對齊。
以上為電晶體100之描述。
覆蓋電晶體100之絕緣膜116做為平面化層，其覆蓋在下之層之不平坦表面形狀。當形成絕緣膜116時，絕緣膜113可做為保護層。不一定提供絕緣膜113。
電連接至導電層104b之插塞123、插塞122等嵌入絕緣膜112、絕緣膜113、及絕緣膜116中。
電連接至插塞123之佈線124等係提供於絕緣膜116之上。
此處，圖6A中之佈線124對應於圖5A中之佈線BL。以類似方式，圖6B中之佈線166對應於佈線BG，及圖7中之佈線142對應於佈線CL。儘管未描繪，連接至圖6A及6B中之閘極電極103之佈線對應於佈線WL。此外，電晶體130之低電阻層133b對應於佈線SL。包括電晶體130之閘極電極135之節點、做為電容器150之第一電極之插塞121、及電晶體100之導電層104a對應於圖5A中所描繪之節點FN。
在圖6A及6B之結構中，較佳的是提供於包含氫之絕緣膜136上之絕緣膜137包含與障壁膜111相同 材料。此結構可有效地避免包含氫之絕緣膜136中剩餘之水或氫向上擴散。在此狀況下，用於移除水或氫之熱處理可總共實施兩次或更多次：在形成絕緣膜137之前、形成絕緣膜137之後、及形成障壁膜111之前。
此處，諸如佈線124、佈線142、及佈線166之佈線可使用導電材料形成，諸如金屬材料、合金材料、或金屬氧化物材料。特佳的是使用高熔點材料，其具有耐熱性及導電性，諸如鎢或鉬，特佳的是使用鎢。
可使用任何導電材料，諸如金屬材料、合金材料、及金屬氧化物材料形成導電層，諸如導電層125、導電層151、導電層152、導電層153a、導電層153b、及導電層154a至154e；及插塞，諸如插塞121至123、插塞126至128、插塞129a至129d、插塞139至141、插塞164、及插塞165。特佳的是使用高熔點材料，其具有耐熱性及導電性，諸如鎢或鉬，特佳的是使用鎢。可使用包括諸如氮化鈦或鈦之材料及另一材料之堆疊。例如，使用氮化鈦或鈦可改進與開口之附著力。此外，於絕緣膜中提供導電層，諸如導電層125、導電層151、導電層152、導電層153a、導電層153b、及導電層154a至154e；插塞，諸如插塞121至123、插塞126至128、插塞129a至129d、插塞139至141、插塞164、及插塞165等，且其頂表面較佳地平面化。
此處，插塞121與電晶體100之半導體層101及導電層104a以及導電層151接觸。插塞121與電晶體 100之半導體層101及導電層104a接觸，藉此插塞121做為連接至電晶體100之源極區或汲極區之佈線。此外，插塞121連接至導電層151，藉此插塞121做為連接至電容器150之一電極之佈線。插塞121穿透電晶體100以達到充當電容器150之一電極之導電層151，使得一插塞可充當電容器150之電極及連接至電晶體100之源極區或汲極區之佈線。
以類似方式，插塞122與電晶體100之半導體層101及導電層104b以及導電層125接觸。插塞122與電晶體100之半導體層101及導電層104b接觸，藉此插塞122做為連接至電晶體100之源極區或汲極區之佈線。此外，插塞122連接至導電層125，藉此插塞122做為連接至電晶體130之源極區或汲極區之佈線。插塞122穿透電晶體100以達到導電層125，使得一插塞可充當連接至電晶體130之源極區或汲極區之佈線，及連接至電晶體100之源極電極或汲極電極之佈線。
其次，參照圖30A及30B描述其中使用插塞121及插塞122而減少電路面積之範例。圖31中結構顯示其中未提供插塞121及插塞122之範例。對障壁膜211a而言，參照障壁膜111之描述。對絕緣膜215a而言，參照絕緣膜115a之描述。導電層104a及電容器150間之接點221係形成於半導體層101b外側，此造成元件面積增加。以類似方式，導電層104b及連接至電晶體130之源極區或汲極區之導電層間之接點222係形成於半 導體層101b外側，此造成元件面積增加。
圖30A描繪使用之結構範例，其中插塞121穿透電晶體100而連接至電容器150之一電極，及插塞122穿透電晶體100而連接至電連接至電晶體130之源極電極或汲極電極之導電層251a。對障壁膜211a至211f而言，參照障壁膜111之描述。對絕緣膜215a至215f而言，參照絕緣膜115a之描述。對導電層251而言，參照導電層151之描述。對導電層251a而言，參照導電層125之描述。請注意，圖30B描繪二結構之狀況，每一者與圖30A中結構相同且並排配置。儘管圖30A及30B中未提供導電層104a及導電層104b，但係可提供。
在圖31中，提供二接點，即導電層104a及電容器150間之接點221，及插塞321及導電層104a間之接點223，反之，在圖30A及30B中，插塞121可充當二接點。以類似方式，在圖31中，提供二接點，即導電層104b及導電層251a間之接點222，及插塞322及導電層104b間之接點224，反之，在圖30A及30B中，插塞122可充當二接點。以此方式，使用插塞121及插塞122致能形成具有實質上與圖30A及30B中每一結構中之電晶體100相同寬度的電容器150，結果由元件佔據之面積可減少。
其次，圖32A中描繪圖30A及30B之截面圖中所描繪之層281至287之俯視圖。圖32B中描繪圖31之截面圖中所描繪之層291至295之俯視圖。每一俯視圖 顯示記憶體單元之最小結構單元。俯視圖顯示使用圖30A及30B中之任一結構使其可減少約圖31中之結構面積的一半之面積。
此外，如同在圖33中半導體裝置之截面中，可形成用於平面化之絕緣膜261，接著可形成插塞121及插塞122。
本發明之一實施例之半導體裝置包括電晶體130及第一電晶體130上之電晶體100。由於該些電晶體堆疊，元件佔據之面積可減少。此外，提供插塞121及插塞122致能元件佔據之面積減少。因此，可提供具減少電路面積及具有有利特性之半導體裝置。此外，例如在本發明之一實施例施加於包括記憶體裝置等之半導體裝置之狀況下，甚至可基於小電路面積而增加記憶體電容，並可提供具有有利保留特性之記憶體的半導體裝置。此外，電晶體130及電晶體100間提供之障壁膜111可抑制諸如水及氫之雜質從在下之層擴散至電晶體100側。此外，提供做為第一電極之佈線部及做為第二電極之佈線部且其間具障壁膜111以形成電容器150；因而，可輕易形成電容器150而無形成電容器150之額外步驟。
以上為結構範例之描述。
[製造方法範例]
以下參照圖8A至8E、圖9A至9D、圖10A至10C、圖11A及11B、及圖12A及12B描述以上結構範例描述 之半導體裝置之製造方法範例。
首先，準備半導體基板131。關於半導體基板131，可使用例如單晶矽基板(包括p型半導體基板或n型半導體基板)、包含碳化矽或氮化鎵之複合半導體基板等。SOI基板可用作半導體基板131。以下描述單晶矽用於半導體基板131之狀況。
其次，於半導體基板131中形成元件隔離層(未描繪)。元件隔離層可藉由矽局部氧化(LOCOS)法、淺凹槽隔離(STI)法、台面隔離等形成。
在p通道電晶體及n通道電晶體形成於相同基板上之狀況下，可於部分半導體基板131中形成n井或p井。例如，可藉由添加諸如硼之傳達p型導電性之雜質元素至n型半導體基板131而形成p井，且n通道電晶體及p通道電晶體可形成於相同基板上。
其次，於半導體基板131上形成成為閘極絕緣膜134之絕緣膜。例如，氧化半導體基板131之表面，藉此形成氧化矽膜。另一方面，可形成絕緣膜做為以下列方式形成之氧化矽膜及氧氮化矽膜之堆疊，氧化矽膜係由熱氧化形成，接著由氮化處理氮化氧化矽膜。再另一方面，可使用氧化矽、氧氮化矽、諸如氧化鉭、氧化鉿、氧化矽酸鉿、氧化鋯、氧化鋁、或氧化鈦之高介電常數材料(亦稱為高k材料)之金屬氧化物、諸如氧化鑭之稀土氧化物等形成絕緣膜。
可藉由濺鍍法、化學氣相沉積(CVD)法 (包括熱CVD法、金屬有機CVD(MOCVD)法、電漿增強CVD(PECVD)法等)、分子束磊晶(MBE)法、原子層沉積(ALD)法、脈衝雷射沉積(PLD)法等形成絕緣膜。
其次，形成成為閘極電極135之導電膜。較佳的是使用選自鉭、鎢、鈦、鉬、鉻、鈮等金屬、或包括任一金屬做為其主組件之合金材料或複合材料形成導電膜。另一方面，可使用添加諸如磷之雜質的多晶矽。仍另一方面，可使用包括金屬氮化物膜及任一以上金屬膜之堆疊層結構。關於金屬氮化物，可使用氮化鎢、氮化鉬、或氮化鈦。當提供金屬氮化物膜時，金屬膜之黏合性可增加；因而，可避免分離。
可藉由濺鍍法、蒸發法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)等形成導電膜。較佳的是使用熱CVD法、MOCVD法、或ALD法以便減少電漿損害。
其次，藉由光刻程序等於導電膜之上形成抗蝕遮罩，並移除導電膜之不必要部分。接著，移除抗蝕遮罩。以此方式，可形成閘極電極135。
此處，描述膜處理方法。在精細處理膜之狀況下，可使用各種精細處理技術。例如，可使用一種方法，其中藉由光刻程序等形成之抗蝕遮罩歷經縮小處理。另一方面，可使用一種方法，其中藉由光刻程序等形成仿真體圖案，仿真體圖案配置側壁，接著移除，並使用剩餘 側壁做為抗蝕遮罩而蝕刻膜。為達成高長寬比，異向性乾式蝕刻較佳地用於蝕刻膜。另一方面，可使用無機膜或金屬膜形成之硬遮罩。
隨著光用以形成抗蝕遮罩，可使用具i線之光(具365nm波長)、具g線之光(具436nm波長)、具h線之光(具405nm波長)、或其中i線、g線、及h線混合之光。另一方面，可使用紫外光、KrF雷射光、ArF雷射光等。藉由液浸曝光技術可實施曝光。關於曝光之光，可使用極紫外光(EUV)或X射線。可使用電子束取代曝光之光。較佳的是使用極紫外燈(EUV)、X射線、或電子束，因為可實施極微細處理。請注意，在藉由掃描諸如電子束之束實施曝光之狀況下，不需要光遮罩。
可於充當抗蝕遮罩之抗蝕膜形成之前，形成具有增進處理之膜及抗蝕膜間之附著力功能的有機樹脂膜。藉由旋塗法等之膜下覆蓋步驟，可形成有機樹脂膜以平面化表面，因而可減少有機樹脂膜上之抗蝕遮罩的厚度變化。在特別微細程序中，較佳地針對曝光之光而使用做為防反射膜之材料形成有機樹脂膜。該等充當防反射膜之有機樹脂膜範例包括底部防反射塗裝(BARC)膜。有機樹脂膜可於與抗蝕遮罩移除之相同時間或抗蝕遮罩移除之後移除。
在閘極電極135形成後，可形成覆蓋閘極電極135之側表面的側壁。側壁可以下列方式形成：形成較閘極電極135厚之絕緣膜並歷經異向性蝕刻，使得閘極電 極135之側表面上僅剩餘部分絕緣膜。
圖8A描繪範例，其中在側壁形成時未實施閘極絕緣膜之蝕刻。然而，可於與側壁形成之相同時間實施成為閘極絕緣膜134之絕緣膜。在此狀況下，於閘極電極135及側壁以下提供閘極絕緣膜134。
其次，諸如磷之傳達n型導電性之元素，或諸如硼之傳達p型導電性之元素添加至半導體基板131之未提供閘極電極135(及側壁)之區。圖8A描繪此階段之示意截面圖。
其次，形成絕緣膜136，接著實施第一熱處理以啟動傳達導電性之上述元素。
可形成絕緣膜136而具有單一層結構或使用例如氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等堆疊層結構。可藉由濺鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法等形成絕緣膜136。尤其，較佳的是藉由CVD法形成絕緣膜，進一步較佳地為電漿CVD法，因為可進一步改進覆蓋。較佳的是使用熱CVD法、MOCVD法、或ALD法以便減少電漿損害。
第一熱處理可於高於或等於400℃及低於基板之應變點的溫度下，於諸如稀有氣體或氮氣之惰性氣體或減壓氣體中實施。
在此階段，形成電晶體130。此外，可以類似於形成電晶體130之方式形成電晶體160。
其次，形成絕緣膜137及絕緣膜138。
可使用可用於絕緣膜136之任一材料形成絕緣膜137，且較佳地使用包含氧及氫之氮化矽(SiNOH)形成，因為藉由加熱而釋放之氫量可增加。另一方面，可使用可用於絕緣膜136之任一材料形成絕緣膜138，且較佳地使用具高階段覆蓋之氧化矽形成，其係藉由以氧、氧化亞氮等使四乙基原矽酸酯(TEOS)、矽烷等起反應而予形成。
例如，可藉由濺鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法等形成絕緣膜137及138。尤其，較佳的是藉由CVD法形成絕緣膜，進一步較佳地為電漿CVD法，因為可進一步改進覆蓋。較佳的是使用熱CVD法、MOCVD法、或ALD法以便減少電漿損害。
其次，藉由CMP法等平面化絕緣膜138之頂表面。關於絕緣膜138，可使用平面化膜。此時，CMP法等不一定用於平面化。可藉由例如氣壓CVD法、塗裝法等形成平面化膜。可藉由氣壓CVD法形成之膜的範例為硼矽酸磷玻璃(BPSG)膜。此外，可藉由塗裝法形成之膜的範例為氫倍半矽氧烷(HSQ)膜。
之後，實施第二熱處理使得半導體層132中之懸鍵藉由從絕緣膜137釋放氫而終止。藉由第二熱處理，從各層釋放水及氫；因而，水含量及氫含量可減少。
可在上述做為堆疊層結構之範例的狀況下實 施第二熱處理。例如，可使用針對第一熱處理等描述之狀況。
其次，於絕緣膜136、絕緣膜137、及絕緣膜138中形成達到低電阻層133a及133b、閘極電極135等之開口(詳圖8B)。之後，形成成為插塞139等之導電膜181以填充開口(詳圖8C)。接著，於導電膜181上實施平面化處理，使得暴露絕緣膜138之頂表面，藉此形成插塞139、插塞140等(詳圖8D)。可藉由濺鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法等形成導電膜181。
其次，絕緣膜115e沉積於絕緣膜138之上，並形成開口。之後，形成導電膜以填充開口並歷經平面化處理，使得暴露絕緣膜115e之頂表面，藉此形成導電層144、導電層153b等(詳圖8E)。在圖6A及6B中所描繪之範例中，導電層153b做為電容器之電極。
其次，形成障壁膜111e及形成絕緣膜115d(詳圖9A)。接著，於絕緣膜115d中形成開口。之後，形成導電膜以填充開口並歷經平面化處理，使得暴露絕緣膜115e之頂表面，藉此形成導電層154d、導電層154e等(詳圖9B)。在圖6A及6B中之範例中，導電層154d及導電層154e做為電容器之電極。接著，沉積障壁膜111(詳圖9C)。
隨後，於障壁膜111d、115d、及111e中形成開口。之後，形成成為插塞127等之導電膜以填充開口並 歷經平面化處理，使得暴露障壁膜111d之頂表面，藉此形成插塞127、插塞145等(詳圖9D)。
其次，形成絕緣膜115c(詳圖10A)。接著，於絕緣膜115c中形成開口。之後，形成導電膜以填充開口並歷經平面化處理，使得暴露絕緣膜115c之頂表面，藉此形成導電層146、導電層153a等(詳圖10B)。導電層153a做為電容器之電極。
其次，使用類似於圖9A至9D中所描繪之方法形成導電層154a、導電層154b、插塞126、及插塞147，並沉積障壁膜111a。接著，於與導電層143接觸之障壁膜111a之區中形成開口，接著沉積導電膜。之後，形成抗蝕遮罩，並藉由蝕刻移除導電膜之不必要部分。接著，移除抗蝕遮罩，藉此可形成做為第二閘極電極之導電層152、導電層154e、及導電層105(詳圖10C)。
此處，在圖9D中，障壁膜111d已歷經平面化處理。如圖9A至9D及圖10A至10C中所描繪，障壁膜111d可用作電容器之絕緣膜。另一方面，可以從圖13A至圖14B之程序取代從圖9D至圖10C之程序。在障壁膜111d移除後可再次實施沉積。圖13A至13D及圖14A及14B中描繪其範例。例如，在藉由CMP法等實施平面化處理之狀況下，有時在膜等表面上造成損害等。在此狀況下，如以下所描述，移除損害之膜或膜之表面區，沉積用於電容器之絕緣膜，藉此可改進電容特性。
如參照圖9D所描述，圖13A描繪導電膜成為 障壁膜111d之狀態，插塞127等已歷經平面化處理。之後，如圖13B中所描繪，藉由蝕刻等移除障壁膜111d。之後，形成障壁膜111f。其次，形成抗蝕遮罩並實施蝕刻，藉此於位於諸如插塞127及插塞145之插塞上之障壁膜111之區中形成開口。之後，移除抗蝕遮罩(圖13C)。
其次，形成絕緣膜115c。之後，形成抗蝕遮罩並實施蝕刻，藉此於絕緣膜115c中形成開口。接著，形成導電層146、導電層153a等以填充開口(詳圖14A)。
其次，沉積障壁膜111c，接著沉積絕緣膜115b。之後，使用類似於形成導電層154c、導電層154d、障壁膜111f、插塞127、及插塞145之方法形成導電層154a、導電層154b、障壁膜111g、插塞126、及插塞147。
其次，沉積絕緣膜115a。之後，藉由類似於形成導電層146及導電層153a之方法形成導電層125及導電層151。接著，沉積障壁膜111a。隨後，於障壁膜111a中提供開口，形成導電膜，接著使用抗蝕遮罩等形成導電層105、導電層152、及導電層154e(詳圖14B)。以上描述以從圖13A至圖14B之程序取代從圖9D至圖10C之程序的狀況。
可使用類似於絕緣膜136等之材料形成絕緣膜115a至115e。
例如可藉由濺鍍法、CVD法(包括熱CVD 法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法等形成障壁膜111a至111g。尤其，較佳的是藉由CVD法形成絕緣膜，進一步較佳地為電漿CVD法，因為可進一步改進覆蓋。較佳的是使用熱CVD法、MOCVD法、或ALD法以便減少電漿損害。障壁膜111之描述可參照可用於障壁膜111a至111g之材料。
在絕緣膜115e形成後，較佳地實施第三熱處理。藉由第三熱處理，水及氫從各層釋放；因而，水及氫之含量可減少。在障壁膜111e形成前不久實施第三熱處理以徹底移除來自障壁膜111e之下層之氫及水，接著形成障壁膜111e之狀況下，可於之後步驟中抑制水及氫擴散及釋放至障壁膜111e之下側。
可在上述堆疊層結構中做為範例之狀況下實施第三熱處理。例如，可使用針對第一熱處理描述之狀況。請注意，在絕緣膜115a至115d之每一者沉積後，可實施類似於第三熱處理之熱處理。
在此階段，形成電容器150。電容器150包括部分做為第一電極之導電層152及154a至154e；部分做為第二電極之導電層151、153a、及153b；及障壁膜111a至111e，每一者位於以上層之任二者之間。
其次，沉積絕緣膜114。可藉由例如濺鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法等形成絕緣膜114。尤其，較佳的是藉由CVD法形成絕緣膜，進一步較佳地為電漿 CVD法，因為可進一步改進覆蓋。較佳的是使用熱CVD法、MOCVD法、或ALD法以便減少電漿損害。
為使絕緣膜114包含過度氧，絕緣膜114可沉積於例如氧氣中。另一方面，藉由將氧導入已沉積之絕緣膜114中，可形成包含過度氧之區。二方法可組合。
例如，氧(至少包括氧自由基、氧原子、及氧離子之任一者)被導入已沉積之絕緣膜114，藉此形成包含過度氧之區。氧可藉由離子注入法、離子摻雜法、電漿浸沒離子注入法、電漿處理等導入。
包含氧之氣體可用於氧導入處理。關於包含氧之氣體，可使用氧、一氧化二氮、二氧化氮、二氧化碳、一氧化碳等。此外，稀有氣體可包括於包含氧之氣體中用於氧導入處理。此外，可包括氫等。例如，可使用二氧化碳、氫、及氬之混合氣體。
在絕緣膜114形成後，可使用CMP法等將絕緣膜114歷經平面化處理，以改進其頂表面之平面性。
其次，成為半導體層101a之半導體膜及成為半導體層101b之半導體膜以此順序沉積。半導體膜較佳地成功形成而未與空氣接觸。可藉由濺鍍法、CVD法、MBE法、PLD法、ALD法等形成成為半導體層101a之半導體膜及成為半導體層101b之半導體膜。
請注意，在藉由MOCVD法形成之In-Ga-Zn氧化物層用作成為半導體層101a之半導體及成為半導體層101b之半導體之狀況下，三甲基銦、三甲基鎵、二甲 基鋅等可用作源極氣體。源極氣體不侷限於以上組合，可使用三乙基銦等取代三甲基銦。另一方面，可使用三乙基鎵等取代三甲基鎵。再另一方面，可使用二乙基鋅等取代二甲基鋅。
在半導體膜形成後，較佳地實施第四熱處理。熱處理可以高於或等於250℃及低於或等於650℃之溫度，較佳地高於或等於300℃及低於或等於500℃，於惰性氣體、包含10ppm或更多之氧化氣體或減少壓力狀態之氣體中實施。另一方面，可以下列方式實施熱處理，於惰性氣體中實施熱處理，接著於包含10ppm或更多之氧化氣體之氣體中實施另一熱處理，以便補償脫附氧。請注意，可直接於半導體膜形成後，或在半導體膜被處理為島形半導體層101a及101b後實施熱處理。經由熱處理，氧可從絕緣膜114及氧化物膜供應至半導體膜；因而，半導體膜中之氧空缺可減少。
接著，藉由類似於上述之方法形成抗蝕遮罩，並藉由蝕刻移除不必要部分。接著，移除抗蝕遮罩。以此方式，可形成包括島形半導體層101a及101b之堆疊層結構(詳圖11A)。請注意，在若干狀況下，於半導體膜之蝕刻中蝕刻部分絕緣膜114以減少未被半導體層101a及半導體層101b覆蓋之部分絕緣膜114之厚度。為此原因，絕緣層114較佳地形成而具有大厚度以便不被蝕刻移除。
之後，形成導電膜104(詳圖11B)。可藉由 濺鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法等形成導電膜104。尤其，較佳的是藉由CVD法形成絕緣膜，進一步較佳地為電漿CVD法，因為可進一步改進覆蓋。較佳的是使用熱CVD法、MOCVD法、或ALD法以便減少電漿損害。
其次，形成抗蝕遮罩及藉由蝕刻移除導電膜104之不必要部分。之後，移除抗蝕遮罩，使得形成導電層104a及導電層104b。此處，在若干狀況下，於導電膜之蝕刻中蝕刻半導體層101b及絕緣膜114之部分上部，以減少未與半導體層101b重疊之導電層104a及導電層104b部分之厚度。為此原因，預先考量蝕刻深度，成為半導體層101b等之半導體膜較佳地形成具有大厚度。
其次，沉積閘極絕緣膜102及半導體層101c，形成抗蝕遮罩，實施蝕刻，接著移除抗蝕遮罩。之後，沉積成為閘極電極103之導電膜(詳圖12A)。接著，形成抗蝕遮罩，藉由蝕刻處理導電膜，及移除抗蝕遮罩，藉此形成閘極電極103。可藉由濺鍍法、CVD法、MBE法、PLD法、ALD法等形成成為半導體層101c之半導體膜。
請注意，在藉由MOCVD法形成之In-Ga-Zn氧化物層用作成為半導體層101c之半導體之狀況下，三甲基銦、三甲基鎵、二甲基鋅等可用作源極氣體。源極氣體不侷限於以上組合，且可使用三乙基銦等取代三甲基銦。另一方面，可使用三乙基鎵等取代三甲基鎵。再另一 方面，可使用二乙基鋅等取代二甲基鋅。
在此階段，形成電晶體100。
其次，形成絕緣膜112。可藉由例如濺鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法等形成絕緣膜112。尤其，較佳的是藉由CVD法形成絕緣膜，進一步較佳地為電漿CVD法，因為可進一步改進覆蓋。較佳的是使用熱CVD法、MOCVD法、或ALD法，以便減少電漿損害。
在形成絕緣膜112後，較佳地實施第五熱處理。經由熱處理，氧可從絕緣膜114等供應至半導體層101，以減少半導體層101中之氧空缺。此時，從絕緣膜114釋放之氧由障壁膜111及絕緣膜112阻擋，未擴散進入障壁膜111之下層及絕緣膜114之上層；因此，可有效地限制氧。因而，可增加供應至半導體層101之氧量，使得半導體層101中之氧空缺可有效地減少。
此外，絕緣膜112可具有二或更多層之堆疊層結構。在此狀況下，例如絕緣膜112可經形成而具有二層結構，其中底層係使用例如氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等形成。此外，頂層較佳地使用水及氫不輕易擴散之材料形成，如同在障壁膜111之狀況。底絕緣層可為絕緣膜，以類似於絕緣膜114之方式，藉由加熱而釋放氧，使得亦可從半導體層101以上經由閘極絕緣膜102而供應氧。
其次，形成絕緣膜113。絕緣膜113經形成而 具有使用例如氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等之單一層結構或堆疊層結構。可藉由例如濺鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法等形成絕緣膜113。尤其，較佳的是藉由CVD法形成絕緣膜113，更佳地為電漿CVD法，因為可有利地覆蓋。較佳的是使用熱CVD法、MOCVD法、或ALD法，以便減少電漿損害。
隨後，如圖12B中所描繪，於絕緣膜113、絕緣膜112、閘極絕緣膜102、導電層104a、導電層104b、半導體層101b、半導體層101a、及絕緣膜114中形成開口。其次，形成導電膜以填充開口，並使用抗蝕遮罩移除不必要部分，及移除抗蝕遮罩，藉此形成插塞121及插塞122。此處，插塞121穿透絕緣膜113、絕緣膜112、閘極絕緣膜102、半導體層101c、導電層104a、半導體層101b、半導體層101a、絕緣膜114、及障壁膜111a，並連接至導電層151。導電層104a與插塞121之側表面接觸，藉此插塞121及導電層104a相互連接。以類似方式，插塞122穿透絕緣膜113、絕緣膜112、閘極絕緣膜102、半導體層101c、導電層104b、半導體層101b、半導體層101a、絕緣膜114、及障壁膜111a，並連接至導電層125。導電層104b與插塞122之側表面接觸，藉此插塞122及導電層104b相互連接。
其次，形成絕緣膜116。絕緣膜116可經形成 而具有使用例如氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等之單一層結構或堆疊層結構。可藉由例如濺鍍法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法等形成絕緣膜116。在使用諸如有機樹脂之有機絕緣材料形成絕緣膜116之狀況下，可使用諸如旋塗法之塗裝法。在形成絕緣膜116後，其頂表面較佳地歷經平面化處理。絕緣膜138之材料及形成方法可用於絕緣膜116。
隨後，藉由類似於上述之方法於絕緣膜116中形成達到插塞122等之插塞123。
導電膜係形成於絕緣膜116之上。接著，藉由類似於上述之方法形成抗蝕遮罩，並藉由蝕刻移除導電膜之不必要部分。之後，移除抗蝕遮罩。以此方式，可形成佈線124等(詳圖12B)。
經由以上步驟，可製造本發明之一實施例之半導體裝置。
請注意，經由下列程序形成半導體層101a及半導體層101b，可獲得圖15A中所描繪之結構：形成導電膜104，形成抗蝕遮罩，蝕刻導電膜104，接著蝕刻成為半導體層101a之半導體層及成為半導體層101b之半導體層。之後，再次處理導電膜104以形成導電層104a，並形成導電層104b。接著，實施從圖12A至圖13D之程序，使得電晶體100可具有圖15B中所描繪之結構。
此外，關於具有與圖15B中所描繪之電晶體 100不同結構之電晶體100的製造方法範例，簡短描述圖1A及1B中電晶體100的製造方法範例。
首先，於絕緣膜114之上形成成為半導體層101之半導體膜，形成抗蝕遮罩等，接著實施蝕刻以形成半導體層101。其次，形成成為閘極絕緣膜102之絕緣膜及成為閘極電極103之導電膜，形成抗蝕遮罩等，接著實施蝕刻以形成閘極電極103及閘極絕緣膜102。
接著，形成低電阻區171a及低電阻區171b。具有高載子密度之半導體層具有低電阻。關於增加載子密度之方式，可提供例如添加雜質、形成氧空缺等。例如，為增加載子密度，可藉由離子注入而添加元素。關於元素，較佳地添加氬、硼、碳、鎂、鋁、矽、磷、鈣、鈧、鈦、釩、鉻、錳、鐵、鈷、鎳、鎵、鍺、砷、釔、鋯、鈮、鉬、銦、錫、鑭、鈰、釹、鉿、鉭、及鎢之一或更多項。
在該等低電阻區中存在例如可捕獲不必要氫之可能性。捕獲低電阻層中之不必要氫可減少通道區中之氫濃度，結果可獲得有利電晶體特性。
其次，形成絕緣膜112及絕緣膜113。之後，藉由上述方法形成插塞121及插塞122。經由上述程序，可製造圖1A及1B中所描繪之電晶體100。
(實施例2)
在本實施例中，描述可有利地用於實施例1中所描述 之電晶體100之氧化物半導體。
此處，描述圖6A及6B中所描繪之範例，其中三層形成之堆疊，即半導體層101a、101b、及101c形成之堆疊，用作氧化物半導體；然而，可用於電晶體100之氧化物半導體可為單一層形成。另一方面，可採用未提供之半導體層101a、半導體層101b、及半導體層101c之一或二者之結構。
半導體層101b為例如包含銦之氧化物半導體。藉由包含例如銦，半導體層101b可具有高載子移動性(電子移動性)。半導體層101b較佳地包含元素M。元素M較佳地為鋁、鎵、釔、錫等。可用作元素M之其他元素為硼、矽、鈦、鐵、鎳、鍺、釔、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。請注意，二或更多以上元素可組合使用做為元素M。元素M為具有例如與氧高鍵合能之元素。元素M為與氧鍵合能高於與銦鍵合能之元素。元素M為例如可增加氧化物半導體能隙之元素。此外，半導體層101b較佳地包含鋅。當氧化物半導體包含鋅時，例如氧化物半導體易於結晶化。
請注意，半導體層101b不侷限於包含銦之氧化物半導體。半導體層101b可為例如不包含銦但包含鋅之氧化物半導體，諸如氧化鋅錫或氧化鎵錫；包含鎵之氧化物半導體；或包含錫之氧化物半導體。
對半導體層101b而言，使用具寬能隙之氧化物。半導體層101b之能隙為例如2.5eV或更大及4.2eV 或更小，較佳地為2.8eV或更大及3.8eV或更小，更佳地為3eV或更大及3.5eV或更小。
例如，半導體層101a及半導體層101c各為包括氧以外之半導體層101b中所包括之一或更多種元素之氧化物半導體。由於半導體層101a及半導體層101c各使用氧以外之半導體層101b中所包括之一或更多種元素形成，不可能形成半導體層101a及半導體層101b間之介面及半導體層101b及半導體層101c間之介面之介面狀態。
較佳的是半導體層101a、半導體層101b、及半導體層101c各較佳地包含銦。在當半導體層101a為In-M-Zn氧化物之狀況下，當In及M總和假設為100原子%時，In及M之比例較佳地分別設定為小於50原子%及大於或等於50原子%，進一步較佳地分別為小於25原子%及大於或等於75原子%。在半導體層101b為In-M-Zn氧化物之狀況下，當In及M總和假設為100原子%時，In及M之比例較佳地分別設定為大於或等於25原子%及小於75原子%，進一步較佳地分別為大於或等於34原子%及小於66原子%。在半導體層101c為In-M-Zn氧化物之狀況下，當In及M總和假設為100原子%時，In及M之比例較佳地分別設定為小於50原子%及大於或等於50原子%，進一步較佳地分別為小於25原子%及大於或等於75原子%。請注意，半導體層101c可為與半導體層101a種類相同之氧化物。
關於半導體層101b，使用具有較半導體層101a及半導體層101c更高電子親和性之氧化物。例如，對半導體層101b而言，使用具有較半導體層101a及半導體層101c之每一者之電子親和性高的氧化物，大於或等於0.07eV及小於或等於1.3eV，較佳地大於或等於0.1eV及小於或等於0.7eV，進一步較佳地大於或等於0.15eV及小於或等於0.4eV。請注意，電子親和性係指真空能階間之能隙及傳導帶之底部。
請注意，氧化銦鎵具有小電子親和力及高氧阻擋屬性。因此，半導體層101c較佳地包括氧化銦鎵。鎵之原子百分比[Ga/(In+Ga)]為例如高於或等於70%，較佳地高於或等於80%，進一步較佳地高於或等於90%。
當電場施加於閘極電極時，於半導體層101b中形成通道，其具有半導體層101a、101b、及101c間最高電子親和性。
圖18A描繪能帶結構。在圖18A中，描繪真空能階(標示為「真空能階」)、各層之傳導帶之底部能量(標示為「Ec」)、及價帶之頂部能量(標示為「Ev」)。
此處，半導體層101a及半導體層101b之混合區可能存在於半導體層101a及半導體層101b之間。此外，半導體層101b及半導體層101c之混合區可能存在於半導體層101b及半導體層101c之間。混合區具有低密度介面狀態。為此原因，包括半導體層101a、101b、及 101c之堆疊具有頻帶結構，其中在每一介面及介面附近之能量持續地改變(連續接面)。
請注意，圖18A描繪半導體層101a之Ec及半導體層101c之Ec相互相等之狀況；然而，其可相互不同。例如，半導體層101c之Ec可高於半導體層101a之Ec。
此時，電子主要並非在半導體層101a及半導體層101c而係在半導體層101b中移動(詳圖18B)。如上述，當半導體層101a及半導體層101b間之介面之介面狀態密度及半導體層101b及半導體層101c間之介面之介面狀態密度降低時，電晶體之開啟狀態電流可增加且半導體層101b之電子移動不中斷。
請注意，在電晶體具有s通道結構之狀況下，於半導體層101b之整個區中形成通道。因此，隨著半導體層101b之厚度增加，通道區之尺寸增加。即，半導體層101b愈厚，電晶體之開啟狀態電流愈大。例如，半導體層101b可具有具大於或等於20nm厚度之區，較佳地大於或等於40nm，進一步較佳地大於或等於60nm，及仍進一步較佳地大於或等於100nm。請注意，存在半導體裝置產量減少之可能性；因此，例如半導體層101b包括例如小於或等於300nm厚度之區，較佳地小於或等於200nm，及進一步較佳地小於或等於150nm。
再者，半導體層101c之厚度較佳地儘量小，以增加電晶體之開啟狀態電流。例如，半導體層101c可 包括小於10nm厚度之區，較佳地小於或等於5nm，及進一步較佳地小於或等於3nm。同時，半導體層101c具有阻擋鄰近絕緣體中所包括之氧以外元素(諸如氫及矽)進入通道形成之半導體層101b之功能。為此原因，較佳的是半導體層101c具有某厚度。例如，半導體層101c可包括大於或等於0.3nm厚度之區，較佳地大於或等於1nm，及進一步較佳地大於或等於2nm。半導體層101c較佳地具有氧阻擋屬性，以抑制從絕緣膜102等釋放之氧向外擴散。
為改進可靠性，較佳地，半導體層101a之厚度大及半導體層101c之厚度小。例如，半導體層101a可包括大於或等於10nm厚度之區，較佳地大於或等於20nm，進一步較佳地大於或等於40nm，及仍進一步較佳地大於或等於60nm。當半導體層101a之厚度大時，從鄰近絕緣體及半導體層101a間之介面至通道形成之半導體層101b之距離可為大。由於半導體裝置之產量可能減少，半導體層101a具有例如小於或等於200nm厚度之區，較佳地小於或等於120nm，更佳地小於或等於80nm。
當氧化物半導體膜包含大量氫時，氫及氧化物半導體相互鍵合，使得部分氫充當施體及造成做為載子之電子產生。結果，電晶體之閾值電壓以負方向偏移。因此，較佳的是在氧化物半導體膜形成後，實施脫水處理(脫氫處理)以從氧化物半導體膜移除氫或濕氣，使得氧 化物半導體膜高度純化而包含儘量少雜質。
請注意，在若干狀況下，氧化物半導體膜中之氧亦藉由脫水處理(脫氫處理)而減少。因此，較佳的是添加氧至氧化物半導體膜以填充由脫水處理(脫氫處理)增加之氧空缺。在本說明書等中，供應氧至氧化物半導體膜可表示為氧添加處理，及使氧化物半導體膜之氧含量超過化學計量組成之處理可表示為造成超氧狀態之處理。
以此方式，藉由脫水處理(脫氫處理)從氧化物半導體膜移除氫或濕氣，及藉由氧添加處理填充其中氧空缺，藉此氧化物半導體膜可成為i型(固有)氧化物半導體膜或極接近i型氧化物半導體膜之實質上i型(固有)氧化物半導體膜。請注意，「實質上固有」表示氧化物半導體膜包含源自施體之極少(接近零)載子，及具有低於或等於1×1017/cm3載子密度，低於或等於1×1016/cm3、低於或等於1×1015/cm3、低於或等於1×1014/cm3或低於或等於1×1013/cm3、特佳地低於8×1011/cm3、仍進一步較佳地低於1×1011/cm3、再進一步較佳地低於1×1010/cm3、及1×10-9/cm3或更高。
因而，包括i型或實質上i型氧化物半導體膜之電晶體可具有極有利關閉狀態電流特性。例如，當包括氧化物半導體膜之電晶體處於關閉狀態時，汲極電流於室溫(約25℃)可小於或等於1×10-18A，較佳地小於或等於1×10-21A，進一步較佳地小於或等於1×10-24A；或於85℃ 下小於或等於1×10-15A，較佳地小於或等於1×10-18A，進一步較佳地小於或等於1×10-21A。請注意，n通道電晶體之關閉狀態係指閘極電壓充分低於閾值電壓之狀態。具體地，當閘極電壓低於閾值電壓達1V或更多、2V或更多、或3V或更多時，電晶體處於關閉狀態。
以下描述氧化物半導體膜之結構。
氧化物半導體膜分為非單晶氧化物半導體膜及單晶氧化物半導體膜。另一方面，氧化物半導體分為例如結晶氧化物半導體及非結晶氧化物半導體。非單晶氧化物半導體膜之範例包括c軸對齊結晶氧化物半導體(CAAC-OS)膜、多晶氧化物半導體膜、微晶氧化物半導體膜、及非結晶氧化物半導體膜。此外，結晶氧化物半導體之範例包括單晶氧化物半導體、CAAC-OS、多晶氧化物半導體、及微晶氧化物半導體。
首先，描述CAAC-OS膜。請注意，CAAC-OS可稱為包括c軸對齊奈米晶體(CANC)之氧化物半導體。
CAAC-OS膜為具有複數c軸對齊結晶部分(亦稱為片件)之氧化物半導體膜。
在CAAC-OS膜之明場圖像及繞射圖案之組合分析圖像(亦稱為高解析度TEM圖像)中，其係使用透射電子顯微鏡(TEM)獲得，可觀察複數片件。然而，在高解析度TEM圖像中，未清楚地觀察到片件間之邊界，即晶粒邊界。因而，在CAAC-OS膜中，幾乎不可能發生 因晶粒邊界而減少電子移動性。
依據沿實質上平行於樣本表面(截面TEM圖像)之方向觀察之CAAC-OS膜之TEM圖像，金屬原子係以層級方式配置於結晶部分中。每一金屬原子層具有反映其上形成CAAC-OS膜之表面(以下，其上形成CAAC-OS膜之表面稱為形成表面)或CAAC-OS膜之頂表面之不平坦的形態，並平行於CAAC-OS膜之形成表面或頂表面配置。
另一方面，依據以實質上垂直於樣本表面之方向觀察之CAAC-OS膜的TEM圖像(計畫TEM圖像)，金屬原子係以三角形或六邊形組態配置於結晶部分中。然而，不同結晶部分間之金屬原子存在不規則配置。
圖19A為CAAC-OS膜之截面TEM圖像。圖19B為放大圖19A之圖像所獲得之截面TEM圖像。在圖19B中，為易於理解而強調原子配置。
圖19C為圖19A中由A及O間及O及A’間之圓(直徑約4nm)圍繞之每一區之傅立葉轉換圖像。可於19C中每一區中觀察C軸對齊。A及O間之c軸方向與O及A’間之c軸方向不同，表示A及O間之區中晶粒與O及A’間之區中晶粒不同。此外，A及O間c軸角度持續地及逐漸地改變，從14.3°、16.6°至26.4°。類似地，O及A’間c軸角度持續地改變，從-18.3°、-17.6°至-15.9°。
請注意，在CAAC-OS膜之電子繞射圖案中， 顯示斑點(亮點)對齊。例如，當於CAAC-OS膜之頂表面上實施具電子束之電子繞射時，觀察斑點(詳圖20A)，其中電子束具有例如1nm或更多及30nm或更少之直徑(該電子繞射亦稱為奈米射束電子繞射)。
從截面TEM圖像及計畫TEM圖像之結果，於CAAC-OS膜之結晶部分中發現對齊。
CAAC-OS膜中所包括之大部分結晶部分各置入一側小於100nm之管。因而，存在CAAC-OS膜中所包括之結晶部分之狀況置入一管，其一側小於10nm、小於5nm、或小於3nm。請注意，當CAAC-OS膜中所包括之複數結晶部分相互連接時，在若干狀況下形成一大結晶區。例如，在若干狀況下於計畫TEM圖像中觀察具2500nm2或更多，5μm2或更多，或1000μm2或更多之面積的結晶區。
CAAC-OS膜歷經以X射線繞射(XRD)設備之結構分析。例如，當藉由面外方法分析包括InGaZnO4結晶之CAAC-OS膜時，當繞射角度(2θ)約31°時峰值頻繁地出現。此峰值係源自InGaZnO4結晶之(009)平面，表示CAAC-OS膜中之結晶具有c軸對齊，及c軸係以實質上垂直於CAAC-OS膜之形成表面或頂表面之方向對齊。
另一方面，當藉由X射線以實質上垂直c軸之方向進入樣本之面內方法分析CAAC-OS膜時，當2θ約56°時，峰值頻繁地出現。此峰值係源自InGaZnO4結晶之 (110)平面。此處，在樣本繞樣本表面之法線向量為軸(Φ軸)旋轉且2θ固定約56°之狀況下實施分析(Φ掃描)。在樣本為InGaZnO4之單晶氧化物半導體膜之狀況下，出現六峰值。六峰值係源自等同於(110)平面之結晶平面。另一方面，在CAAC-OS膜之狀況下，甚至當2θ固定約56°實施Φ掃描時，未清楚觀察到峰值。
依據以上結果，在具有c軸對齊之CAAC-OS膜中，雖然結晶部分間a軸及b軸之方向不同，c軸係以平行於形成表面之法線向量或頂表面之法線向量之方向對齊。因而，以截面TEM圖像中所觀察之層級方式配置的每一金屬原子層對應於平行於結晶之a-b平面的平面。
請注意，結晶部分係與CAAC-OS膜之沉積同時形成，或經由諸如熱處理之結晶化處理形成。如上述，結晶之c軸沿平行於形成表面之法線向量或頂表面之法線向量的方向對齊。因而，例如在藉由蝕刻等改變CAAC-OS膜形狀之狀況下，c軸可能不一定平行於CAAC-OS膜之形成表面之法線向量或頂表面之法線向量。
此外，CAAC-OS膜中c軸對齊結晶部分之分佈不一定均勻。例如，在從膜之頂表面附近發生導致CAAC-OS膜之結晶部分之結晶生長之狀況下，頂表面附近c軸對齊結晶部分之比例在若干狀況下高於形成表面附近。此外，當雜質添加至CAAC-OS膜時，在若干狀況下，添加雜質之區改變，且CAAC-OS膜中c軸對齊結晶部分之比例隨區而異。
請注意，當藉由面外方法分析具InGaZnO4結晶之CAAC-OS膜時，除了約31°之2θ峰值外，亦可以約36°觀察2θ之峰值。約36°之2θ峰值表示部分CAAC-OS膜中包括具有無c軸對齊之結晶。較佳的是在CAAC-OS膜中，2θ峰值出現在約31°，且2θ峰值未出現在約36°。
CAAC-OS膜為具有低雜質濃度之氧化物半導體膜。雜質為氧化物半導體膜之主組件以外元素，諸如氫、碳、矽、或過渡金屬元素。尤其，具有較氧化物半導體膜中所包括之金屬元素更高對氧鍵合力之元素，諸如矽，藉由剝奪氧之氧化物半導體膜而干擾氧化物半導體膜之原子配置，並造成結晶度減少。此外，諸如鐵或鎳之重金屬、氬、二氧化碳等具有大原子半徑(分子半徑)，因而干擾氧化物半導體膜之原子配置，並於包含於氧化物半導體膜中時造成結晶度減少。請注意，氧化物半導體膜中所包含之雜質可能充當載子捕獲或載子產生源。
CAAC-OS膜為具有低密度缺陷狀態之氧化物半導體膜。在若干狀況下，當氫被捕獲其中時，氧化物半導體膜中之氧空缺充當載子捕獲或充當載子產生源。
雜質濃度低且缺陷狀態密度低(氧量空缺小)之狀態稱為「高度純化固有」或「實質上高度純化固有」狀態。高度純化固有或實質上高度純化固有氧化物半導體膜具有少載子產生源，因而可具有低載子密度。因而，包括氧化物半導體膜之電晶體鮮少具有負閾值電壓(為鮮開型)。高度純化固有或實質上高度純化固有氧化 物半導體膜具有低密度缺陷狀態，因而具有少載子捕獲。因此，包括氧化物半導體膜之電晶體具有少變化電氣特性及高可靠性。氧化物半導體膜中載子捕獲所捕獲之電荷花費長時間釋放，並可能具有相似固定電荷。因而，在若干狀況下，包括具有高雜質濃度及高密度缺陷狀態之氧化物半導體膜的電晶體具有不穩定電氣特性。
基於使用電晶體中之CAAC-OS膜，因以可見光或紫外光放射，電晶體之電氣特性變化小。
圖36A顯示從實質上平行於樣本表面之方向觀察之CAAC-OS膜之截面之高解析度TEM圖像範例。以球面像差校正器功能獲得高解析度TEM圖像。球面像差校正器功能獲得之高解析度TEM圖像特別稱為球差校正高解析度TEM圖像。可以例如「JEOL Ltd.」製造之JEM-ARM200F原子解析度解析電子顯微鏡獲得球差校正高解析度TEM圖像。
圖36B為圖36A中區(1)之放大球差校正高解析度TEM圖像。圖36B顯示金屬原子係以層級方式配置於片件中。每一金屬原子層具有反映其上形成CAAC-OS膜之表面(以下，該表面稱為形成表面)或CAAC-OS膜之頂表面之不平坦的組態，並平行於CAAC-OS膜之形成表面或頂表面配置。
如圖36B中所示，CAAC-OS具有特性原子配置。圖36C中特性原子配置係以輔助線標示。圖36B及36C證實片件之尺寸約為1nm至3nm，且片件傾斜造成 之空間尺寸約為0.8nm。因此，片件亦可稱為奈米晶體(nc)。
此處，依據球差校正高解析度TEM圖像，基板5120上之CAAC-OS之片件5100之示意配置，係以其中磚或塊堆疊之結構描繪(詳圖36D)。如圖36C中所觀察之片件傾斜部分對應於圖36D中所示之區5161。
圖37A顯示從實質上垂直於樣本表面之方向觀察之CAAC-OS之平面之球差校正高解析度TEM圖像。圖37B、37C、及37D分別為圖37A中區(1)、(2)、及(3)之放大球差校正高解析度TEM圖像。圖37B、37C、及37D表示金屬原子係以三角形、四邊形、或六邊形組態配置於片件中。然而，不同片件間之金屬原子存在不規則配置。
其次，描述由X射線繞射(XRD)分析之CAAC-OS。例如，當以面外方法分析包括InGaZnO4結晶之CAAC-OS結構時，如圖38A中所示，峰值出現於約31°之繞射角度(2θ)。此峰值源自InGaZnO4結晶之(009)平面，此表示CAAC-OS中之結晶具有c軸對齊，且c軸係以實質上垂直於CAAC-OS之形成表面或頂表面之方向對齊。
請注意，在由面外方法之CAAC-OS的結構分析中，除了約31°之2θ峰值以外，當2θ約36°時可出現另一峰值。約36°之2θ峰值表示部分CAAC-OS中包括具有無c軸對齊之結晶。較佳的是在由面外方法分析之 CAAC-OS中，當2θ約31°時峰值出現，但當2θ約36°時峰值未出現。
另一方面，在藉由面內方法之CAAC-OS之結構分析中，其中X射線以實質上垂直於c軸之方向入射於樣本上，當2θ約56°時峰值出現。此峰值係源自InGaZnO4結晶之(110)平面。在CAAC-OS之狀況下，當2θ固定約56°且樣本使用樣本表面之法線向量為軸(Φ軸)旋轉時實施分析(Φ掃描)，如圖38B中所示，未清楚觀察到峰值。相反地，在InGaZnO4之單晶氧化物半導體之狀況下，當2θ固定約56°實施Φ掃描時，如圖38C中所示，觀察到源自等同於(110)平面之結晶平面的六峰值。因此，使用XRD之結構分析顯示a軸及b軸之方向與CAAC-OS中不同。
其次，描述藉由電子繞射之CAAC-OS分析。例如，當具300nm探針直徑之電子束以平行於樣本表面之方向入射於包括InGaZnO4結晶之CAAC-OS上時，可能獲得圖39A中所示之繞射圖案(亦稱為選擇面積透射電子繞射圖案)。在此繞射圖案中，包括源自InGaZnO4結晶之(009)平面的斑點。因而，電子繞射亦表示CAAC-OS中所包括之片件具有c軸對齊，且c軸係以實質上垂直於CAAC-OS之形成表面或頂表面之方向對齊。同時，圖39B顯示以下列方式獲得之繞射圖案，其中具300nm探針直徑之電子束以垂直於樣本表面之方向入射於相同樣本上。如圖39B中所示，觀察到環形繞射圖案。因而，電子 繞射亦表示CAAC-OS中所包括之片件之a軸及b軸不具有規則對齊。圖39B中第一環被認為是源自InGaZnO4結晶之(010)平面、(100)平面等。圖39B中第二環被認為是源自(110)平面等。
其次，描述多晶氧化物半導體膜。
在以TEM獲得之圖像中，可於多晶氧化物半導體膜中發現例如結晶晶粒。在大部分狀況下，在例如以TEM獲得之圖像中，多晶氧化物半導體膜中結晶晶粒之尺寸為大於或等於2nm及小於或等於300nm，大於或等於3nm及小於或等於100nm，或大於或等於5nm及小於或等於50nm。再者，在以TEM獲得之圖像中，在若干狀況下可於多晶氧化物半導體膜中發現結晶間之邊界。
多晶氧化物半導體膜可包括複數結晶晶粒，且複數結晶晶粒中結晶之對齊可不同。多晶氧化物半導體膜歷經以XRD設備之結構分析。例如，當藉由面外方法分析包括InGaZnO4結晶之多晶氧化物半導體膜時，在若干狀況下於約31°、36°等出現2θ峰值。
在若干狀況下，多晶氧化物半導體膜具有高結晶度及因而具有高電子移動性。因此包括多晶氧化物半導體膜之電晶體具有高場效移動性。請注意，存在雜質被隔離於多晶氧化物半導體膜中結晶間之晶粒邊界之狀況。再者，多晶氧化物半導體膜之晶粒邊界成為缺陷狀態。由於多晶氧化物半導體膜之晶粒邊界可充當載子捕獲或載子產生源，包括多晶氧化物半導體膜之電晶體在若干狀況下 較包括CAAC-OS膜之電晶體具有更大電氣特性變化及更低可靠性。
其次，描述微晶氧化物半導體膜。
在以TEM獲得之圖像中，在若干狀況下於微晶氧化物半導體中無法清楚發現結晶部分。在大部分狀況下，微晶氧化物半導體中結晶部分大於或等於1nm及小於或等於100nm，或大於或等於1nm及小於或等於10nm。具大於或等於1nm及小於或等於10nm之尺寸，或大於或等於1nm及小於或等於3nm之尺寸的微晶具體地稱為奈米晶體(nc)。包括奈米晶體之氧化物半導體膜稱為nc-OS(奈米晶體氧化物半導體)膜。在以TEM獲得之圖像中，在若干狀況下於nc-OS膜中無法清楚發現結晶晶粒。請注意，存在奈米晶體之源頭與CAAC-OS中片件之源頭相同的可能性。因此，在下列描述中，nc-OS之結晶部分可稱為片件。
在nc-OS膜中，微觀區(例如，具大於或等於1nm及小於或等於10nm尺寸之區，尤其是具大於或等於1nm及小於或等於3nm尺寸之區)具有定期原子序。請注意，nc-OS膜中不同結晶部分間無結晶方位規則。因而，未觀察整個膜之方位。因此，在若干狀況下，nc-OS膜無法依據分析方法與非結晶氧化物半導體區別。例如，當nc-OS膜歷經以使用具有較結晶部分(片件)尺寸更大直徑之X射線之XRD設備藉由面外方法之結構分析時，顯示結晶平面之峰值未出現。此外，當nc-OS膜歷 經使用具大於片件尺寸之探針直徑(例如50nm或更大)之電子束之電子繞射(該電子繞射亦稱為選擇面積電子繞射)時，觀察到光環圖案之繞射圖案。同時，當施用具有接近或小於片件尺寸之探針直徑之電子束時，nc-OS膜之奈米射束電子繞射圖案中出現斑點。此外，在nc-OS膜之奈米射束電子繞射圖案中，在若干狀況下顯示圓形(環)圖案中之高亮度區。而且在nc-OS層之奈米射束電子繞射圖案中，在若干狀況下於環形區中顯示複數斑點(詳圖20B)。
由於如上述片件(奈米晶體)間之結晶方位無規則，nc-OS亦可稱為包括隨機對齊奈米晶體(RANC)之氧化物半導體或包括非對齊奈米晶體(NANC)之氧化物半導體。
相較於非結晶氧化物半導體膜，nc-OS膜為具有高規則之氧化物半導體膜。因此，nc-OS膜具有較非結晶氧化物半導體膜更低密度缺陷狀態。請注意，nc-OS膜中不同結晶部分間之結晶方位無規則。然而，nc-OS膜中不同結晶部分間之結晶方位無規則；因此，nc-OS膜具有較CAAC-OS膜更高密度缺陷狀態。
因而，nc-OS膜可具有較CAAC-OS膜更高載子密度。具有高載子密度之氧化物半導體膜可具有高電子移動性。因而，包括nc-OS膜之電晶體可具有高場效移動性。nc-OS膜具有較CAAC-OS膜更高缺陷狀態密度，因而可具有大量載子捕獲。結果，包括nc-OS膜之電晶體較 包括CAAC-OS膜之電晶體具有更大電氣特性變化及更低可靠性。相較於CAAC-OS膜，nc-OS膜可輕易形成，因為甚至當包括相對大量雜質時，可形成nc-OS膜；因而依據目的，在若干狀況下可有利地使用nc-OS膜。因此，在若干狀況下可以高產量製造包括包括nc-OS膜之電晶體的半導體裝置。
其次，描述非結晶氧化物半導體膜。
非結晶氧化物半導體膜具有無序原子配置及無結晶部分。例如，非結晶氧化物半導體膜不具有如石英中之特定狀態。
在以TEM獲得之圖像中，於非結晶氧化物半導體膜中無法發現結晶部分。
當非結晶氧化物半導體膜歷經以XRD設備藉由面外方法之結構分析時，顯示結晶平面之峰值未出現。非結晶氧化物半導體膜之電子繞射圖案中顯示光環圖案。此外，非結晶氧化物半導體膜之奈米射束電子繞射圖案中顯示光環圖案但未顯示斑點。
非結晶氧化物半導體膜包含諸如氫之高濃度雜質。此外，非結晶氧化物半導體膜具有高密度缺陷狀態。
具有高雜質濃度及高密度缺陷狀態之氧化物半導體膜具有許多載子捕獲或許多載子產生源。
因此，非結晶氧化物半導體膜具有較nc-OS膜更高載子密度。因此，包括非結晶氧化物半導體膜之電 晶體傾向於常開型。因而，在若干狀況下，該等非結晶氧化物半導體層可施加於需為常開型之電晶體。由於非結晶氧化物半導體膜具有高密度缺陷狀態，載子捕獲可能增加。結果，包括非結晶氧化物半導體膜之電晶體具有較包括CAAC-OS膜或nc-OS膜之電晶體更大電氣特性變化及更低可靠性。
請注意，氧化物半導體膜可具有具有nc-OS膜及非結晶氧化物半導體膜間之實體屬性之結構。具有該等結構之氧化物半導體膜特別稱為非結晶型氧化物半導體(OS型)膜。
在OS型膜之高解析度TEM圖像中，可見到空洞。此外，在高解析度TEM圖像中，存在清楚觀察到結晶部分之區及未觀察到結晶部分之區。在非結晶型OS膜中，發生藉由用於TEM觀察之輕量電子束之結晶化，且有時發現結晶部分之生長。相反地，在具有良好品質之nc-OS膜中較少見到藉由用於TEM觀察之輕量電子束之結晶化。
請注意，可使用高解析度TEM圖像測量OS型膜及nc-OS膜中結晶部分尺寸。例如，InGaZnO4結晶具有層級結構，其中二Ga-Zn-O層係包括於In-O層之間。InGaZnO4結晶之單元胞具有一結構，其中三In-O層及六Ga-Zn-O層之九層為c軸方向之層級。因此，該些鄰近層間之間隔等同於(009)平面上之晶格間隔(亦稱為d值)。該值從結晶結構分析計算為0.29nm。因 而，其間間隔從0.28nm至0.30nm之每一晶格邊緣對應於InGaZnO4結晶之a-b平面，集中在高解析度TEM圖像中之晶格邊緣。
OS型具有不穩定結構，因為其包括空洞。為驗證相較於CAAC-OS及nc-OS，OS型具有不穩定結構，以下描述由電子放射造成之結構改變。
準備OS型(樣本A)、nc-OS(樣本B)、及CAAC-OS(樣本C)，做為歷經電子放射之樣本。每一樣本為In-Ga-Zn氧化物。
首先，獲得每一樣本之高解析度截面TEM圖像。高解析度截面TEM圖像顯示所有樣本具有結晶部分。
請注意，哪一部分被視為結晶部分係決定如下。已知InGaZnO4結晶之單元胞具有一結構，其中包括三In-O層及六Ga-Zn-O層之九層以c軸方向堆疊。鄰近層間之距離等同於(009)平面上之晶格間隔(亦稱為d值)。該值從結晶結構分析計算為0.29nm。因此，晶格邊緣間之晶格間隔大於或等於0.28nm及小於或等於0.30nm之部分被視為InGaZnO4之結晶部分。每一晶格邊緣對應於InGaZnO4結晶之a-b平面。
圖40顯示每一樣本中結晶部分之平均尺寸改變(22點至45點)。請注意，結晶部分尺寸對應於晶格邊緣長度。圖40表示OS型中結晶部分尺寸隨累積電子劑量增加而增加。具體來說，如圖40中(1)所示，在TEM 觀察開始，約1.2nm之結晶部分(亦稱為初始核)，在4.2×108e-/nm2累積電子劑量下生長至約2.6nm尺寸。相反地，nc-OS及CAAC-OS中結晶部分尺寸顯示從電子放射開始至4.2×108e-/nm2累積電子劑量之小改變。具體來說，如圖40中(2)及(3)所示，nc-OS及CAAC-OS中平均結晶尺寸分別為約1.4nm及約2.1nm，與累積電子劑量無關。
以此方式，OS型中結晶部分生長係由電子放射引發。相反地，在nc-OS及CAAC-OS中，結晶部分生長幾乎不由電子放射引發。因此，相較於nc-OS及CAAC-OS，OS型具有不穩定結構。
OS型具有較nc-OS及CAAC-OS更低密度，因為其包括空洞。具體來說，OS型之密度較具有相同組成之單晶氧化物半導體之密度高於或等於78.6%及低於92.3%。每一nc-OS及CAAC-OS之密度較具有相同組成之單晶氧化物半導體之密度高於或等於92.3%及低於100%。請注意，難以沉積具有較單晶氧化物半導體層之密度低於78%之密度的氧化物半導體層。
氧化物半導體膜之密度可能隨其結構而異。例如，若決定氧化物半導體膜之組成，可從氧化物半導體膜之密度及具有與氧化物半導體膜相同組成之單晶氧化物半導體膜之密度間之比較，估計氧化物半導體膜之結構。例如，OS型膜之密度較具有相同組成之單晶氧化物半導體之密度高於或等於78.6%及低於92.3%。例如，每一 nc-OS膜及CAAC-OS膜之密度較具有相同組成之單晶氧化物半導體之密度高於或等於92.3%及低於100%。請注意，難以沉積其密度較單晶氧化物半導體膜之密度低於78%之氧化物半導體膜。
提供以上描述之特定範例。例如，在具In：Ga：Zn=1：1：1原子比之氧化物半導體膜之狀況下，具菱形結晶結構之單晶InGaZnO4之密度為6.357g/cm3。因而，例如在具In：Ga：Zn=1：1：1原子比之氧化物半導體膜之狀況下，OS型膜之密度為高於或等於5.0g/cm3及低於5.9g/cm3。此外，例如在具In：Ga：Zn=1：1：1原子比之氧化物半導體膜之狀況下，nc-OS膜或CAAC-OS膜之密度為高於或等於5.9g/cm3及低於6.3g/cm3。
請注意，在若干狀況下具相同組成之單晶不存在。在該等狀況下，藉由以特定比例組合單晶與不同組成，可計算對應於具所欲組成之單晶密度之密度。可使用相對於具不同組成之單晶之組合比的加權平均來計算具所欲組成之單晶密度。請注意，對於密度計算而言，較佳的是組合儘量少種單晶。
其次，描述單晶氧化物半導體膜。
單晶氧化物半導體膜具有較低雜質濃度及較低密度缺陷狀態(小氧量空缺)。因而，載子密度可減少。因此，包括單晶氧化物半導體膜之電晶體不可能為常開型。再者，由於單晶氧化物半導體膜具有較低雜質濃度及較低密度缺陷狀態，載子捕獲可能減少。因而，包括單 晶氧化物半導體膜之電晶體具有小改變之電氣特性，因此具有高可靠性。
請注意，當氧化物半導體膜具有少缺陷時，其密度增加。當氧化物半導體膜具有高結晶度時，其密度增加。當氧化物半導體膜具有諸如氫之較低雜質濃度時，其密度增加。單晶氧化物半導體膜具有較CAAC-OS膜更高密度。CAAC-OS膜具有較微晶氧化物半導體膜更高密度。多晶氧化物半導體膜具有較微晶氧化物半導體膜更高密度。微晶氧化物半導體膜具有較非結晶氧化物半導體膜更高密度。
請注意，氧化物半導體膜可為包括二或更多種例如非結晶氧化物半導體膜、微晶氧化物半導體膜、及CAAC-OS膜之堆疊膜。
<沉積模型>
以下描述CAAC-OS及nc-OS之沉積模型範例。
圖41A為藉由濺鍍法沉積CAAC-OS之沉積室內部示意圖。
靶材5130附著至背板。提供複數磁鐵以面對靶材5130，且背板位於其間。複數磁鐵產生磁場。利用磁鐵之磁場增加處理速度之濺鍍法稱為磁控管濺鍍法。
基板5120經配置而面對靶材5130，且距離d(亦稱為靶材-基板距離(T-S距離))大於或等於0.01m及小於或等於1m，較佳地大於或等於0.02m及小於或 等於0.5m。沉積室主要係以沉積氣體(例如氧氣、氬氣、或包含5vol%或更高氧之混合氣體)填充，且沉積室中之壓力經控制而高於或等於0.01Pa及低於或等於100Pa，較佳地高於或等於0.1Pa及低於或等於10Pa。此處，藉由施加恆定值或更高電壓至靶材5130而開始放電，並觀察電漿。磁場於靶材5130附近形成高密度電漿區。在高密度電漿區中，沉積氣體離子化，使得產生離子5101。離子5101之範例包括氧陽離子(O+)及氬陽離子(Ar+)。
此處，靶材5130具有多晶結構，其包括複數結晶晶粒且至少一結晶晶粒中存在裂解平面。圖42A顯示靶材5130中所包括之InGaZnO4結晶結構做為範例。請注意，圖42A顯示當c軸處於向上方向時，從平行於b軸之方向觀察InGaZnO4結晶之結構。圖42A表示Ga-Zn-O層中之氧原子位於接近鄰近Ga-Zn-O層中之氧原子。氧原子具有負電荷，藉此二Ga-Zn-O層間產生斥力。結果，InGaZnO4結晶於二鄰近Ga-Zn-O層間具有裂解平面。
高密度電漿區中產生之離子5101藉由電場而朝向靶材5130加速，接著與靶材5130碰撞。此時，平板形(片件形)濺鍍粒子片件5100a及片件5100b分離並從裂解平面濺鍍。請注意，片件5100a及片件5100b之結構可由離子5101碰撞之撞擊扭曲。
片件5100a為具有三角形平面之平板形(片件形)濺鍍粒子，例如正三角形平面。片件5100b為具有 六邊形平面之平板形(片件形)濺鍍粒子，例如正六邊形平面。請注意，諸如片件5100a及片件5100b之平板形(片件形)濺鍍粒子統稱為片件5100。片件5100之平面形狀不侷限於三角形或六邊形。例如，平面可具有由二或更多三角形組合形成之形狀。例如，四邊形(例如菱形)可由組合二個三角形(例如正三角形)形成。
片件5100之厚度係依據沉積氣體種類等決定。片件5100之厚度較佳地均勻；其原因之後描述。此外，相較於具大厚度之晶粒形狀，濺鍍粒子較佳地具有具小厚度之片件形狀。例如，片件5100之厚度為大於或等於0.4nm及小於或等於1nm，較佳地大於或等於0.6nm及小於或等於0.8nm。此外，例如片件5100之寬度為大於或等於1nm及小於或等於3nm，較佳地大於或等於1.2nm及小於或等於2.5nm。片件5100對應於圖40中(1)之描述中之初始核。例如，當離子5101與包括In-Ga-Zn氧化物之靶材5130碰撞時，包括如圖42B中所示之Ga-Zn-O層、In-O層、及Ga-Zn-O層之三層的片件5100分離。請注意，圖42C顯示從平行於c軸之方向觀察之分離片件5100之結構。片件5100具有奈米尺寸夾層結構，包括二Ga-Zn-O層(麵包片)及In-O層(填料)。
當通過電漿時，片件5100可接收電荷，使得其側表面帶負電或正電。在片件5100中，氧原子位於其側表面上可帶負電。以此方式，當側表面帶電具相同極性 時，電荷相互排斥，因此片件5100可保持平板形狀。在CAAC-OS為In-Ga-Zn氧化物之狀況下，存在鍵合至銦原子之氧原子帶負電之可能性。存在鍵合至銦原子、鎵原子、或鋅原子之氧原子帶負電之另一可能性。此外，當通過電漿時，片件5100可藉由與銦原子、鎵原子、鋅原子、氧原子等鍵合而生長。圖40中(2)及(1)間之尺寸差異對應於電漿中之生長量。此處，在基板5120之溫度約室溫之狀況下，基板5120上之片件5100幾乎不生長；因而，形成nc-OS(詳圖41B)。當基板5120具有大尺寸時，nc-OS可沉積，因為nc-OS之沉積可於室溫實施。請注意，為片件5100在電漿中生長，有效地增加濺鍍中沉積電力。高沉積電力可使片件5100之結構穩定。
如圖41A及41B中所示，片件5100在電漿中像風箏一樣飛行並擺動直至基板5120。由於片件5100帶電，當片件5100接近已沉積之另一片件5100之區時，便產生斥力。此處，在基板5120之上，沿平行於基板5120之頂表面之方向產生磁場(亦稱為水平磁場)。基板5120及靶材5130之間提供電位差，因此電流從基板5120流向靶材5130。因而，藉由磁場及電流效果，片件5100於基板5120之頂表面上提供力(勞倫茲力)。此可由佛萊民左手規則說明。
片件5100之質量大於原子。因此，為將片件5100移動至基板5120之頂表面上，重要的是從外部施加若干力至片件5100。一種力可為由磁場及電流之動作產 生之力。為施加充分力至片件5100，使得片件5100移動至基板5120之頂表面上，較佳的是於頂表面上提供沿平行於基板5120之頂表面之方向的磁場為10G或更高之區，較佳地20G或更高，進一步較佳地30G或更高，仍進一步較佳地50G或更高。另一方面，較佳的是於頂表面上提供沿平行於基板5120之頂表面之方向的磁場為1.5倍或更高，較佳地兩倍或更高，進一步較佳地3倍或更高，仍進一步較佳地5倍或更高，如同沿垂直於基板5120之頂表面之方向的磁場一般高。
此時，磁鐵及基板5120相對移動或旋轉。藉此，基板5120之頂表面上水平磁場之方向持續改變。因此，藉由接收各式方向之力，片件5100可於基板5120之頂表面上以各式方向移動。
此外，如圖41A中所示，當基板5120加熱時，片件5100及基板5120間之電阻因摩擦等而低。結果，片件5100於基板5120之頂表面上滑動。片件5100之滑動係於平面面對基板5120之狀態中造成。接著，當片件5100達到已沉積之另一片件5100之側表面時，片件5100之側表面鍵合。此時，片件5100之側表面上之氧原子釋放。基於釋放氧原子，在若干狀況下填充CAAC-OS中氧空缺；因而，CAAC-OS具有低密度缺陷狀態。請注意，基板5120之頂表面之溫度為例如高於或等於100℃及低於500℃，高於或等於150℃及低於450℃，或高於或等於170℃及低於400℃。因此，甚至當基板5120具有 大尺寸時，可沉積CAAC-OS。
此外，片件5100於基板5120上加熱，藉此原子重新配置，並可減少由離子5101碰撞造成之結構畸變。結構畸變減少之片件5100為實質上單晶。甚至當片件5100於鍵合之後加熱，片件5100本身幾乎不發生膨脹及收縮，此係由片件5100成為實質上單晶造成。因而，可避免因片件5100間之空間膨脹而形成諸如晶粒邊界之缺陷，因此可避免裂縫產生。
CAAC-OS不具有單晶氧化物半導體之板形結構，但具有片件5100(奈米晶體)堆疊磚或塊之群組配置。此外，片件5100之間不存在晶粒邊界。因此，甚至當CAAC-OS中因沉積期間加熱、沉積之後加熱或彎曲而發生諸如收縮之形變時，可減輕局部應力或釋放畸變。因此，此結構適於彈性半導體裝置。請注意，nc-OS具有片件5100(奈米晶體)隨機堆疊之配置。
當以離子5101濺鍍靶材5130時，除了片件5100外，可分離氧化鋅等。氧化鋅較片件5100輕，因而在片件5100之前達到基板5120之頂表面。結果，氧化鋅形成氧化鋅層5102，具厚度大於或等於0.1nm及小於或等於10nm，大於或等於0.2nm及小於或等於5nm，或大於或等於0.5nm及小於或等於2nm。圖43A至43D為截面示意圖。
如圖43A中所描繪，片件5105a及片件5105b沉積於氧化鋅層5102之上。此處，片件5105a及 片件5105b之側表面相互接觸。此外，片件5105c沉積於片件5105b之上，接著於片件5105b之上滑動。此外，連同氧化鋅一起從靶材分離之複數粒子5103藉由加熱基板5120而結晶化，於片件5105a之另一側表面上形成區5105a1。請注意，複數粒子5103可包含氧、鋅、銦、鎵等。
接著，如圖43B中所描繪，區5105a1生長至部分片件5105a而形成片件5105a2。此外，片件5105c之側表面與片件5105b之另一側表面接觸。
其次，如圖43C中所描繪，片件5105d沉積於片件5105a2及片件5105b之上，接著在片件5105a2及片件5105b之上滑動。此外，片件5105e於氧化鋅層5102之上朝片件5105c之另一側表面滑動。
接著，如圖43D中所描繪，片件5105d經配置使得片件5105d之側表面與片件5105a2之側表面接觸。此外，片件5105e之側表面與片件5105c之另一側表面接觸。連同氧化鋅一起從靶材5130分離之複數粒子5103藉由加熱基板5120而結晶化，形成片件5105d之另一側表面上之區5105d1。
如上述，沉積片件經配置而相互接觸，造成於片件之側表面接著生長，藉此於基板5120上形成CAAC-OS。因此，CAAC-OS之每一片件較nc-OS之片件大。圖40中(3)及(2)間之尺寸差異對應於沉積後之生長量。
當片件間之空間極小時，片件可形成大片件。大片件具有單晶結構。例如，從上面看時，片件之尺寸可大於或等於10nm及小於或等於200nm，大於或等於15nm及小於或等於100nm，或大於或等於20nm及小於或等於50nm。在此狀況下，在用於微細電晶體之氧化物半導體中，通道形成區可置入大片件。因此，具有單晶結構之區可用作通道形成區。此外，當片件尺寸增加時，具有單晶結構之區可用作電晶體之通道形成區、源極區、及汲極區。
以此方式，當電晶體之通道形成區等形成於具有單晶結構之區中時，在若干狀況下電晶體之頻率特性可增加。
如該等模型中所示，片件5100被視為沉積於基板5120上。因而，甚至當形成表面不具有結晶結構時，可沉積CAAC-OS；因此，在此狀況下生長機制與磊晶生長不同。此外，形成CAAC-OS不需雷射結晶化，且甚至在大尺寸玻璃基板等上可形成均勻膜。例如，甚至當基板5120之頂表面(形成表面)具有非結晶結構時(例如頂表面係非結晶氧化矽形成)，可形成CAAC-OS。
此外，發現在CAAC-OS之形成中，依據基板5120之頂表面形狀，其係形成表面，甚至形成表面具有不平坦時，配置片件5100。例如，在基板5120之頂表面在原子能階為平坦之狀況下，配置片件5100使得平面平行於面朝下之a-b平面。在片件5100之厚度均勻之狀況 下，形成具均勻厚度、平坦度、及高結晶度之層。藉由堆疊n層(n為自然數)，可獲得CAAC-OS。
在基板5120之頂表面具有不平坦之狀況下，形成CAAC-OS，其中堆疊n層(n為自然數)之每一層中沿不平坦配置片件5100。由於基板5120具有不平坦，在若干狀況下，CAAC-OS中片件5100之間輕易產生間隙。請注意，因分子間力，片件5100經配置使得甚至在不平坦表面上，片件間之間隙儘量小。因此，甚至當形成表面具有不平坦時，可形成具高結晶度之CAAC-OS。
由於CAAC-OS膜係依據該等模型而沉積，濺鍍粒子較佳地具有具小厚度之片件形狀。請注意，當濺鍍粒子具有具大厚度之晶粒形狀時，面對基板5120之平面改變，此可導致形成厚度或結晶對齊不均勻之膜。
依據上述沉積模型，甚至在具非結晶結構之膜形成表面上，可形成具高結晶度之CAAC-OS。
在氧化物半導體膜具有複數結構之狀況下，在若干狀況下可使用奈米射束電子繞射分析結構。
圖20C描繪透射電子繞射測量設備，包括電子槍室610、電子槍室610以下之光學系統612、光學系統612以下之樣本室614、樣本室614以下之光學系統616、光學系統616以下之觀察室620、安裝於觀察室620中之相機618、及觀察室620以下之膜室622。相機618經提供而面對觀察室620內部。請注意，不一定提供膜室622。
圖20D描繪圖20C中所描繪之透射電子繞射測量設備之內部結構。在透射電子繞射測量設備中，樣本室614中所提供之物質628係以從電子槍室610中所提供之電子槍噴出之電子，經由光學系統612照射。通過物質628之電子經由光學系統616進入觀察室620中所提供之螢光板632。在螢光板632上，相應於進入電子強度之圖案出現，其允許測量透射電子繞射圖案。
相機618係朝螢光板632設定，使得可拍攝螢光板632上之圖案。由通過相機618之鏡頭中心、螢光板632之中心及螢光板632之上表面之直線形成之角度為例如15°或更多及80°或更小、30°或更多及75°或更小、或45°或更多及70°或更小。隨著角度減少，由相機618拍攝之透射電子繞射圖案之畸變變大。請注意，若預先獲得角度，便可修正所獲得透射電子繞射圖案之畸變。請注意，膜室622可配置相機618。例如，相機618可設定於膜室622中，以便與電子624之入射方向相對。在此狀況下，可從螢光板632之背表面拍攝具較少畸變之透射電子繞射圖案。
樣本室614中提供用於固定做為樣本之物質628之固定部。固定部傳輸電子通過物質628。固定部可具有例如沿X、Y、及Z軸方向移動物質628之功能。固定部之移動功能可具有於下列範圍移動物質之準確性，例如1nm至10nm、5nm至50nm、10nm至100nm、50nm至500nm、及100nm至1μm。較佳地決定範圍成為 物質628之結構的最佳範圍。
將描述上述透射電子繞射測量設備測量物質之透射電子繞射圖案之方法。
例如，如圖20D中所描繪，可藉由改變電子624之放射位置，其係物質中之奈米射束(或藉由掃描)，而觀察物質之結構改變。此時，當物質628為CAAC-OS膜時，可觀察圖20A中所示之繞射圖案。當物質628為nc-OS膜時，可觀察圖20B中所示之繞射圖案。
甚至當物質628為CAAC-OS膜時，在若干狀況下，部分觀察類似於nc-OS膜等之繞射圖案。因此，CAAC-OS膜是否有利可由於預定面積中觀察CAAC-OS膜之繞射圖案之區的比例決定(亦稱為CAAC比例)。在高品質CAAC-OS膜之狀況下，例如，CAAC比例大於或等於50%，較佳地大於或等於80%，進一步較佳地大於或等於90%，仍進一步較佳地高於或等於95%。請注意，CAAC區以外之區之比例稱為非CAAC比例。
例如，藉由掃描包括沉積後獲得之CAAC-OS膜(表示為「做為濺鍍」)之樣本頂表面，及包括歷經於包含氧之氣體中在450℃之熱處理之CAAC-OS膜之樣本頂表面，而獲得透射電子繞射圖案。此處，以下列方式獲得CAAC比例，以5nm/秒之速率掃描60秒而觀察繞射圖案，獲得之繞射圖案轉換為每0.5秒之靜態圖像。請注意，關於電子束，使用具1nm探針直徑之奈米射束。以上測量係於六樣本上實施。CAAC比例係使用六樣本之平 均值計算。
圖21A顯示每一樣本中之CAAC比例。沉積後獲得之CAAC-OS膜之CAAC比例為75.7%(非CAAC比例為24.3%)。歷經於450℃之熱處理之CAAC-OS膜之CAAC比例為85.3%(非CAAC比例為14.7%)。該些結果顯示於450℃之熱處理後獲得之CAAC比例高於沉積後所獲得者。即，以高溫(例如高於或等於400℃)之熱處理減少非CAAC比例(增加CAAC比例)。此外，以上結果亦表示甚至當熱處理之溫度低於500℃，CAAC-OS膜可具有高CAAC比例。
此處，與CAAC-OS膜之繞射圖案不同的大部分繞射圖案類似於nc-OS膜之繞射圖案。此外，無法於測量區中觀察到非結晶氧化物半導體膜。因此，以上結果建議具有類似nc-OS膜之結構之區，因鄰近區之結構影響而藉由熱處理重新配置，藉此該區成為CAAC。
圖21B及21C分別為沉積後獲得之CAAC-OS膜及歷經於450℃之熱處理之CAAC-OS膜之平面TEM圖像。圖21B及21C間之比較顯示，歷經於450℃之熱處理之CAAC-OS膜具有更均勻膜品質。即，高溫熱處理改進CAAC-OS膜之膜品質。
基於該等測量方法，在若干狀況下可分析具有複數結構之氧化物半導體膜之結構。
例如，藉由下列方法形成CAAC-OS膜。
例如，藉由濺鍍法，使用多晶氧化物半導體 濺鍍靶材形成CAAC-OS膜。關於濺鍍法，可使用RE濺鍍法、DC濺鍍法、AC濺鍍法等。為改進氧化物半導體膜之膜厚度均勻性、膜組成、及結晶度，較佳地使用DC濺鍍法或AC濺鍍法，而非RF濺鍍法。
藉由增加沉積期間之基板溫度，在濺鍍粒子達到基板表面後，極可能發生濺鍍粒子遷移。具體來說，沉積期間之基板溫度為高於或等於100℃及低於或等於740℃，較佳地高於或等於200℃及低於或等於500℃。藉由增加沉積期間之基板溫度，當平板形或片件形濺鍍粒子達到基板時，基板表面上發生遷移，使得濺鍍粒子之平面附著至基板。此時，濺鍍粒子帶正電，藉此濺鍍粒子附著至基板同時相互排斥；因而，濺鍍粒子未隨機相互重疊，並可沉積具均勻厚度之CAAC-OS膜。
藉由減少沉積期間進入CAAC-OS膜之雜質量，可避免結晶狀態因雜質破裂。例如，存在於沉積室中之雜質(例如氫、水、二氧化碳、或氮)濃度可減少。此外，沉積氣體中之雜質濃度可減少。具體來說，使用其露點為-80℃或更低，較佳地-100℃或更低之沉積氣體。
此外，較佳的是沉積氣體中氧之比例增加及電力最佳化，以便減少沉積之電漿損害。沉積氣體中氧之比例為高於或等於30vol%，較佳地100vol%。
另一方面，藉由下列方法形成CAAC-OS膜。
首先，形成第一氧化物半導體膜至大於或等於1nm及小於10nm之厚度。第一氧化物半導體膜係藉 由濺鍍法形成。具體來說，基板溫度設定至高於或等於100℃及低於或等於500℃，較佳地高於或等於150℃及低於或等於450℃，且沉積氣體中氧之比例設定至高於或等於30vol%，較佳地100vol%。
其次，實施熱處理使得第一氧化物半導體膜成為具高結晶度之第一CAAC-OS膜。熱處理之溫度為高於或等於350℃及低於或等於740℃，較佳地高於或等於450℃及低於或等於650℃。熱處理時間為長於或等於1分鐘及短於或等於24小時，較佳地長於或等於6分鐘及短於或等於4小時。可於惰性氣體或氧化氣體中實施熱處理。較佳的是於惰性氣體中實施熱處理，接著於氧化氣體中實施熱處理。惰性氣體中之熱處理可短時間減少第一氧化物半導體膜中之雜質濃度。同時，惰性氣體中之熱處理可產生第一氧化物半導體膜中之氧空缺。在該等狀況下，氧化氣體中之熱處理可減少氧空缺。請注意，熱處理可於減少壓力下實施，諸如1000Pa或更低，100Pa或更低，10Pa或更低，或1Pa或更低。減少壓力下之熱處理可短時間減少第一氧化物半導體膜中之雜質濃度。
第一氧化物半導體膜在厚度大於或等於1nm及小於10nm之狀況下較在厚度大於或等於10nm之狀況下更易結晶化。
其次，當第一氧化物半導體膜經形成至大於或等於10nm及小於或等於50nm厚度時，第二氧化物半導體膜具有相同組成。第二氧化物半導體膜係藉由濺 鍍法形成。具體來說，基板溫度設定至高於或等於100℃及低於或等於500℃，較佳地高於或等於150℃及低於或等於450℃，且沉積氣體中氧之比例設定至高於或等於30vol%，較佳地100vol%。
其次，實施熱處理使得使用第一CAAC-OS膜實施第二氧化物半導體膜之固相生長，藉以形成具高結晶度之第二CAAC-OS膜。熱處理之溫度為高於或等於350℃及低於或等於740℃，較佳地高於或等於450℃及低於或等於650℃。熱處理時間為長於或等於1分鐘及短於或等於24小時，較佳地長於或等於6分鐘及短於或等於4小時。可於惰性氣體或氧化氣體中實施熱處理。較佳的是於惰性氣體中實施熱處理，接著於氧化氣體中實施熱處理。惰性氣體中之熱處理可短時間減少第二氧化物半導體膜中之雜質濃度。同時，惰性氣體中之熱處理可產生第二氧化物半導體膜中之氧空缺。在該等狀況下，氧化氣體中之熱處理可減少氧空缺。請注意，熱處理可於減少壓力下實施，諸如1000Pa或更低，100Pa或更低，10Pa或更低，或1Pa或更低。減少壓力下之熱處理可短時間減少第二氧化物半導體膜中之雜質濃度。
如上述，可形成具大於或等於10nm總厚度之CAAC-OS膜。
至少部分本實施例可適當地以本說明書中所描述之任一實施例之組合實施。
(實施例3)
在本實施例中，參照圖式描述包括本發明之一實施例之電晶體之電路範例。
[電路組態範例]
當電晶體、佈線、或電極間之連接從實施例1中所描述者改變時，可形成各式電路。以下顯示可藉由使用本發明之一實施例之半導體裝置達成之電路組態範例。
[CMOS電路]
圖22A中電路圖顯示所謂CMOS電路之組態，其中p通道電晶體2200及n通道電晶體2100相互串聯連接，且其中其閘極相互連接。請注意，包括第二半導體材料之電晶體於圖中標示「OS」。
[類比開關]
圖22B中電路圖顯示組態，其中電晶體2100及2200之源極相互連接及電晶體2100及2200之汲極相互連接。基於該等組態，電晶體可做為所謂類比開關。
[記憶體裝置範例]
圖22C中顯示半導體裝置(記憶體裝置)之範例，其包括本發明之一實施例之電晶體，甚至當未供電時，其可保持儲存資料，並具有不限數量之寫入週期。
圖22C中所描繪之半導體裝置包括使用第一半導體材料之電晶體3200、包括第二半導體材料之電晶體3300、及電容器3400。請注意，以上實施例中所描述之電晶體可用作電晶體3300。
在本實施例中，例如電晶體3300為通道係形成於包括氧化物半導體之半導體層中之電晶體。由於電晶體3300之關閉狀態電流小，儲存資料可長期保持。換言之，因為可提供半導體記憶體裝置其中不必要刷新作業或刷新作業頻率極低，電力消耗可充分減少。
在圖22C中，第一佈線3001電連接至電晶體3200之源極電極。第二佈線3002電連接至電晶體3200之汲極電極。第三佈線3003電連接至電晶體3300之源極電極及汲極電極之一者。第四佈線3004電連接至電晶體3300之閘極電極。電晶體3200之閘極電極及電晶體3300之源極電極及汲極電極之另一者電連接至電容器3400之一電極。第五佈線3005電連接至電容器3400之另一電極。
圖22C中半導體裝置具有特徵，電晶體3200之閘極電極之電位可保持，因而致能資料之寫入、保持、及讀取如下。
描述資料之寫入及保持。首先，第四佈線3004之電位設定為電晶體3300開啟之電位，使得電晶體3300開啟。因此，第三佈線3003之電位供應至電晶體3200之閘極電極及電容器3400。即，預定電荷供應至電晶體 3200之閘極電極(寫入)。此處，供應提供不同電位位準之二種電荷(以下稱為低位準電荷及高位準電荷)之一者。之後，第四佈線3004之電位設定為電晶體3300關閉之電位，使得電晶體3300關閉。因而，供應至電晶體3200之閘極電極之電荷保持(保持)。
由於電晶體3300之關閉狀態電流極小，電晶體3200之閘極電極之電荷長期保持。
其次，描述資料之讀取。適當電位(讀取電位)供應至第五佈線3005，同時預定電位(恆定電位)供應至第一佈線3001，藉此第二佈線3002之電位隨電晶體3200之閘極電極中所保持之電荷量而異。這是因為在使用n通道電晶體做為電晶體3200之狀況下，於高位準電荷提供至電晶體3200之閘極電極時之明顯閾值電壓Vth_H低於於低位準電荷提供至電晶體3200之閘極電極時之明顯閾值電壓Vth_L。此處，明顯閾值電壓係指第五佈線3005之電位，其需開啟電晶體3200。因而，第五佈線3005之電位設定為Vth_H及Vth_L間之電位V0，藉此可決定供應至電晶體3200之閘極電極之電荷。例如，在寫入中高位準電荷供應至電晶體3200之閘極電極且第五佈線3005之電位為V0(>Vth_H)之狀況下，電晶體3200開啟。在寫入中低位準電荷供應至電晶體3200之閘極電極且第五佈線3005之電位為V0(<Vth_L)之狀況下，電晶體3200保持關閉。因而，可藉由決定第二佈線3002之電位讀取電晶體3200之閘極電極中所保持之資料。
請注意，在記憶體單元排列之狀況下，僅需讀取所欲記憶體單元之資料。在未讀取資料之狀況下，可以電晶體3200關閉之電位(即低於Vth_H之電位)供應第五佈線3005，不論閘極電極之狀態。另一方面，可以電晶體3200開啟之電位(即高於Vth_L之電位)供應第五佈線3005，不論閘極電極之狀態。
圖22D中所描繪之半導體裝置與圖22C中所描繪之半導體裝置主要不同在於未提供電晶體3200。亦在此狀況下，可以類似於圖22C中所描繪之半導體裝置之方式實施資料之寫入及保持作業。
其次，描述資料之讀取。當電晶體3300開啟時，第三佈線3003處於浮動狀態並與電容器3400相互電連接，且電荷於第三佈線3003及電容器3400之間重新分佈。結果，第三佈線3003之電位改變。第三佈線3003之電位改變量隨電容器3400之一電極之電位(或電容器3400中所累積之電荷)而異。
例如，在電荷重新分佈後，第三佈線3003之電位為(CB×VB0+C×V)/(CB+C)，其中V為電容器3400之一電極之電位，C為電容器3400之電容，CB為第三佈線3003之電容組件，及VB0為電荷重新分佈前第三佈線3003之電位。因而，可發現假定記憶體單元處於二狀態之任一者，其中電容器3400之一電極之電位為V1及V0(V1>V0)，在保持電位V1之狀況下第三佈線3003之電位(=(CB×VB0+C×V1)/(CB+C))高於在保持電位V0之狀況 下第三佈線3003之電位(=(CB×VB0+C×V0)/(CB+C))。
接著，藉由比較第三佈線3003之電位與預定電位，可讀取資料。
在此狀況下，包括第一半導體材料之電晶體可用於驅動記憶體單元之驅動電路，及包括第二半導體材料之電晶體可堆疊於驅動電路之上，做為電晶體3300。
當包括具有經形成而包括氧化物半導體之通道形成區及具有極小關閉狀態電流的電晶體時，本實施例中所描述之半導體裝置可極長時間保持儲存資料。換言之，刷新作業變得不必要或刷新作業頻率可極低，導致充分減少電力消耗。再者，甚至當未供應電力時，儲存資料可長期保持(請注意，電位較佳地固定)。
此外，在本實施例中所描述之半導體裝置中，寫入資料不需高電壓且無元件衰退問題。不同於習知非揮發性記憶體，例如不需要注入電子至浮動閘極或從浮動閘極提取電子；因而，不造成諸如閘極絕緣膜衰退之問題。即，揭露之本發明之半導體裝置不具有資料可重寫次數限制，其為習知非揮發性記憶體之問題，並可大幅改進其可靠性。此外，資料依據電晶體狀態(開啟或結束)寫入，藉此可輕易達成高速作業。
至少部分本實施例可適當地以本說明書中所描述之任一其他實施例之組合實施。
(實施例4)
在本實施例中，參照圖式描述包括本發明之一實施例之電晶體之半導體裝置範例。圖29為本發明之一實施例之半導體裝置之電路圖範例。
圖29中半導體裝置包括電容器660a、電容器660b、電晶體661a、電晶體661b、電晶體662a、電晶體662b、反相器663a、反相器663b、佈線BL、佈線BLB、佈線WL、佈線CL、及佈線GL。
圖29中半導體裝置為記憶體單元，其中反相器663a及反相器663b於環中連接以形成正反器。反相器663b之輸出信號輸出之節點為節點VN1，及反相器663a之輸出信號輸出之節點為節點VN2。記憶體單元係以矩陣提供，藉此可形成記憶體裝置(記憶體單元陣列)。
電晶體662a之源極及汲極之一者電連接至佈線BL，其源極及汲極之另一者電連接至節點VN1，及其閘極電連接至佈線WL。電晶體662b之源極及汲極之一者電連接至節點VN2，其源極及汲極之另一者電連接至佈線BLB，及其閘極電連接至佈線WL。
電晶體661a之源極及汲極之一者電連接至節點VN1，其源極及汲極之另一者電連接至電容器660a之一電極，及其閘極電連接至佈線GL。電晶體661a之源極及汲極之另一者及電容器660a之一電極間之節點為節點NVN1。電晶體661b之源極及汲極之一者電連接至節點VN2，其源極及汲極之另一者電連接至電容器660b之一電極，及其閘極電連接至佈線GL。電晶體661b之源極及 汲極之另一者及電容器660b之一電極間之節點為節點NVN2。
電容器660a之另一電極電連接至佈線CL。電容器660b之另一電極電連接至佈線CL。
藉由供應至佈線WL之電位可控制電晶體662a及電晶體662b之傳導及非傳導狀態。藉由供應至佈線GL之電位可控制電晶體661a及電晶體661b之傳導及非傳導狀態。
以下描述圖29中所描繪之記憶體單元之寫入、保持、及讀取作業。
在資料寫入之狀況下，首先相應於資料0或資料1之電位施加於佈線BL及佈線BLB。
例如，在資料1寫入之狀況下，高位準電源電位(VDD)施加於佈線BL及接地電位施加於佈線BLB。接著，高於或等於VDD及電晶體662a及662b之閾值電壓之總和的電位(VH)施加於佈線WL。
其次，佈線WL之電位設定為低於電晶體662a及662b之閾值電壓，藉此寫入至正反器之資料1保持。
在資料讀取之狀況下，首先，佈線BL及佈線BLB預先設定為VDD。接著，VH施加於佈線WL。因此，佈線BL之電位保持VDD，但佈線BLB之電位經由電晶體662a及反相器663a放電至接地電位。佈線BL及佈線BLB間之電位差由感應放大器(未描繪)放大，使 得可讀取保持之資料1。
在資料0寫入之狀況下，佈線BL設定為接地電位及佈線BLB設定為VDD；接著，VH施加於佈線WL。其次，佈線WL之電位設定為低於電晶體662a及662b之閾值電壓，藉此寫入至正反器之資料0保持。在資料讀取之狀況下，佈線BL及佈線BLB預先設定為VDD，且VH施加於佈線WL，藉此佈線BLB之電位保持VDD，但佈線BL之電位經由電晶體662b及反相器663b放電為接地電位。佈線BL及佈線BLB間之電位差由感應放大器放大，使得可讀取保持之資料0。
因此，圖29中半導體裝置充當所謂靜態隨機存取記憶體(SRAM)。SRAM不需刷新作業，因為SRAM使用正反器保持資料。因此，保持資料中之電力消耗可減少。此外，SRAM不需正反器中之電容器，因此適於需要高速作業之應用。
在圖29之半導體裝置中，節點VN1之資料可經由電晶體661a而寫入至節點NVN1。類似地，節點VN2之資料可經由電晶體661b寫入至節點NVN2。藉由關閉電晶體661a或電晶體661b而保持寫入資料。例如，甚至在電源電位之供應停止之狀況下，在若干狀況下節點VN1及節點VN2之資料可保持。
不同於習知SRAM，其中在電源電位之供應停止後，資料立即丟失，圖29中半導體裝置甚至在電源電位之供應停止後可保持資料。因此，藉由適當供應或停 止電源電位可減少半導體裝置之電力消耗。例如，圖29中半導體裝置用於CPU之記憶體區，藉此可減少CPU之電力消耗。
請注意，資料保持於節點NVN1及節點NVN2中之時間長度取決於電晶體661a及電晶體661b之關閉狀態電流。因此，具小關閉狀態電流之電晶體較佳地用作每一電晶體661a及電晶體661b，以便長時間保持資料。另一方面，電容器660a及電容器660b之電容較佳地增加。
例如，實施例1中所描述之電晶體100及電容器150用作電晶體661a及電容器660a，藉此資料可長期保持於節點NVN1中。類似地，電晶體100及電容器150用作電晶體661b及電容器660b，藉此資料可長期保持於節點NVN2中。因此，電晶體661a及電晶體661b參照電晶體100之描述。此外，電容器660a及電容器660b參照電容器150之描述。
如以上實施例中所描述，當插塞121及插塞122用於電晶體100中時，包括電晶體100及電容器150之元件所佔據面積可減少。以上實施例中所描述之電晶體100或電容器150可用作圖29中電晶體661a、電晶體661b、電容器660a、及電容器660b。因此，在若干狀況下，相較於習知SRAM，可形成圖29中半導體裝置而未顯著增加佔據面積。電晶體662a、電晶體662b、反相器663中所包括之電晶體、及反相器663b中所包括之電晶體參照電晶體130之描述。
如上述，本發明之一實施例之半導體裝置具有高性能佔據面積。此外，可以高產量製造半導體裝置。
本實施例可適當地與本說明書中任一其他實施例之組合。
(實施例5)
在本實施例中，參照圖23描述包括以上實施例中所描述之電晶體或以上實施例中所描述之記憶體裝置的RF標籤。
本實施例之RF標籤包括記憶體電路，將必需資料儲存於記憶體電路中，及藉由使用非接觸式方式而傳輸及接收資料至/自外部，例如無線通訊。基於該些特徵，RF標籤可用於個別認證系統，其中例如藉由讀取個別資訊而識別靶材等。請注意，RF裝置需具有極高可靠性以便用於此目的。此處，RF標籤可為RFID標籤，其識別提供至物件之稱為ID的識別資訊。
參照圖23描述RF標籤之組態。圖23為方塊圖，描繪RF標籤之組態範例。
如圖23中所示，RF標籤800包括天線804，其接收從連接至通訊裝置801(亦稱為詢問器、讀取器/撰寫器等)之天線802傳輸之無線電信號803。RF標籤800包括整流器電路805、恆壓電路806、解調電路807、調變電路808、邏輯電路809、記憶體電路810、及ROM 811。可使用例如氧化物半導體之致能夠低反向電流之材 料形成具有解調電路807中所包括之整流功能之電晶體。此可抑制整流功能因產生反向電流而變弱及避免從解調電路之輸出飽和之現象。換言之，至解調電路之輸入及從解調電路之輸出可具有接近線性關係之關係。請注意，資料傳輸方法可概分為下列三方法：電磁耦合法其中提供一對線圈以便相對並藉由互感而相互通訊；電磁感應法其中使用感應場而實施通訊；及無線電波法其中使用無線電波實施通訊。任一該些方法可用於本實施例中所描述之RF標籤800。
其次，描述每一電路之組態。天線804與連接至通訊裝置801之天線802交換無線電信號803。整流器電路805藉由整流，例如藉由在天線804接收無線電信號產生之輸入交變信號之半波電壓倍增器整流，並以之後階段於整流器電路805中提供之電容器使整流信號平滑，而產生輸入電位。請注意，在整流器電路805之輸入側或輸出側可提供限制器電路。若輸入交變信號之振幅高及內部產生電壓高，限制器電路控制電力使得高於或等於某電力之電力於之後階段不輸入電路。
恆壓電路806從輸入電位產生穩定電源電壓並供應至每一電路。請注意，恆壓電路806可包括重置信號產生電路。重置信號產生電路為藉由利用穩定電源電壓上升而產生邏輯電路809之重置信號的電路。
解調電路807藉包封檢測解調輸入交變信號並產生解調信號。調變電路808依據從天線804輸出之資 料實施調變。
邏輯電路809分析及處理解調信號。記憶體電路810保持輸入資料並包括列解碼器、行解碼器、記憶體區等。ROM 811依據處理儲存識別號碼(ID)等並輸出。
請注意，可視需要適當決定是否提供每一上述電路。
此處，以上實施例中所描述之記憶體電路可用作記憶體電路810。由於甚至當未供電時，本發明之一實施例之記憶體電路可保持資料，記憶體電路可有利地用於RF標籤。此外，本發明之一實施例之記憶體電路需要資料寫入所需電力(電壓)顯著低於習知非揮發性記憶體中所需電力(電壓)；因而，可避免資料讀取極資料寫入中最大通訊範圍間之差異。此外，可抑制由資料寫入中電力短缺造成之故障或不正確寫入。
由於本發明之一實施例之記憶體電路可用作非揮發性記憶體，其亦可用作ROM 811。在此狀況下，較佳的是製造商分別準備寫入資料之命令至ROM 811，使得使用者無法自由地重寫資料。由於製造商在運送前提供識別號碼，接著展開產品運送，而非將識別號碼置入所有製造之RF標籤，可僅將識別號碼置入將運送之良好產品。因而，運送之產品之識別號碼串聯，且相應於運送之產品之客戶管理輕易實施。
至少部分本實施例可適當地以本說明書中所 描述之任一其他實施例之組合實施。
(實施例6)
在本實施例中描述CPU，其中至少可使用任一以上實施例中所描述之電晶體並包括以上實施例中所描述之記憶體裝置。
圖24為方塊圖，描繪至少部分包括以上實施例中所描述之任一電晶體做為組件之CPU之組態範例。
圖24中所描繪之CPU於基板1190上包括算術邏輯單元(ALU)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(匯流排I/F)、可重寫ROM 1199、及ROM介面(ROM I/F)1189。半導體基板、SOI基板、玻璃基板等用作基板1190。可於分離晶片上提供ROM 1199及ROM介面1189。不用說，圖24中CPU僅為範例，其中組態簡化且實際CPU依據應用可具有各式組態。例如，CPU可具有下列組態：包括圖24中所描繪之CPU或計算電路之結構視為一核心；包括複數核心；及核心平行操作。CPU於內部計算電路中或資料匯流排中可處理之位元數量可為例如8、16、32、或64。
經由匯流排介面1198輸入至CPU之指令輸入至指令解碼器1193，並於其中解碼，接著輸入至ALU控制器1192、中斷控制器1194、暫存器控制器1197、及 時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、及時序控制器1195依據解碼之指令實施各式控制。具體來說，ALU控制器1192產生用於控制ALU 1191作業之信號。當CPU執行程式時，中斷控制器1194處理來自外部輸入/輸出裝置或週邊電路之中斷要求，取決於其優先性或遮罩狀態。暫存器控制器1197產生暫存器1196之位址，並依據CPU之狀態而讀取/寫入資料自/至暫存器1196。
時序控制器1195產生用於控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、及暫存器控制器1197之作業時序之信號。例如，時序控制器1195包括內部時鐘產生器，用於依據參考時鐘信號CLK1而產生內部時鐘信號CLK2，並供應內部時鐘信號CLK2至以上電路。
在圖24中所描繪之CPU中，於暫存器1196中提供記憶體單元。對暫存器1196之記憶體單元而言，可使用以上實施例中所描述之任一電晶體。
在圖24中所描繪之CPU中，暫存器控制器1197依據來自ALU 1191之指令而選擇保持暫存器1196中資料之作業。即，暫存器控制器1197選擇資料係由正反器保持或由暫存器1196中所包括之記憶體單元中之電容器保持。當選擇資料由正反器保持時，電源電壓便供應至暫存器1196中之記憶體單元。當選擇資料由電容器保 持時，資料便於電容器中重寫，且電源電壓停止供應至暫存器1196中之記憶體單元。
圖25為可用於暫存器1196之記憶體元件之電路圖範例。記憶體元件1200包括電路1201，其中當電源停止時儲存資料為揮發性；電路1202，其中甚至當電源停止時儲存資料為非揮發性；開關1203；開關1204；邏輯元件1206；電容器1207；及具有選擇功能之電路1220。電路1202包括電容器1208、電晶體1209、及電晶體1210。請注意，記憶體元件1200可視需要而進一步包括另一元件，諸如二極體、電阻器、或電感器。電晶體1209較佳地為其中通道係形成於氧化物半導體層中之電晶體。
此處，以上實施例中所描述之記憶體裝置可用作電路1202。當停止供應電源電壓至記憶體元件1200時，接地電位(0V)或電路1202中電晶體1209關閉之電位持續輸入至電晶體1209之閘極。例如，電晶體1209之閘極經由諸如電阻器之負載而接地。
此處顯示一範例，其中開關1203為具有一導電性類型之電晶體1213(例如n通道電晶體)及開關1204為具有相對於該一導電性類型之導電性類型之電晶體1214(例如p通道電晶體)。開關1203之第一端子對應於電晶體1213之源極及汲極之一者，開關1203之第二端子對應於電晶體1213之源極及汲極之另一者，且開關1203之第一端子及第二端子間之傳導或非傳導(即電晶 體1213之開啟/關閉狀態)係由輸入至電晶體1213之閘極之控制信號RD選擇。開關1204之第一端子對應於電晶體1214之源極及汲極之一者，開關1204之第二端子對應於電晶體1214之源極及汲極之另一者，且開關1204之第一端子及第二端子間之傳導或非傳導(即電晶體1214之開啟/關閉狀態)係由輸入至電晶體1214之閘極之控制信號RD選擇。
電晶體1209之源極及汲極之一者電連接至電容器1208之一對電極之一者及電晶體1210之閘極。此處，連接部稱為節點M2。電晶體1210之源極及汲極之一者電連接至可供應低電源電位之佈線(例如GND線)，其另一者電連接至開關1203之第一端子(電晶體1213之源極及汲極之一者)。開關1203之第二端子(電晶體1213之源極及汲極之另一者)電連接至開關1204之第一端子(電晶體1214之源極及汲極之一者)。開關1204之第二端子(電晶體1214之源極及汲極之另一者)電連接至可供應電源電位VDD之佈線。開關1203之第二端子(電晶體1213之源極及汲極之另一者)、開關1204之第一端子(電晶體1214之源極及汲極之一者)、邏輯元件1206之輸入端子、及電容器1207之一對電極之一者相互電連接。此處，連接部稱為節點M1。電容器1207之一對電極之另一者可供應予恆定電位。例如，電容器1207之一對電極之另一者可供應予低電源電位(例如GND)或高電源電位(例如VDD)。電容器1207之一對電極之另 一者電連接至可供應低電源電位(例如GND線)之佈線。電容器1208之一對電極之另一者可供應予恆定電位。例如，電容器1207之一對電極之另一者可供應予低電源電位(例如GND)或高電源電位(例如VDD)。電容器1208之一對電極之另一者電連接至可供應低電源電位(例如GND線)之佈線。
只要積極地利用電晶體之寄生電容、佈線等，不一定提供電容器1207及電容器1208。
控制信號WE輸入至電晶體1209之第一閘極(第一閘極電極)。關於每一開關1203及開關1204，由與控制信號WE不同之控制信號RD選擇第一端子及第二端子間之傳導狀態或非傳導狀態。當一開關之第一端子及第二端子處於傳導狀態，則另一開關之第一端子及第二端子處於非傳導狀態。
相應於電路1201中所保持之資料的信號輸入至電晶體1209之源極及汲極之另一者。圖25描繪範例，其中從電路1201輸出之信號輸入至電晶體1209之源極及汲極之另一者。從開關1203之第二端子(電晶體1213之源極及汲極之另一者)輸出之信號的邏輯值由邏輯元件1206反相，且反相信號經由電路1220輸入至電路1201。
在圖25之範例中，從開關1203之第二端子(電晶體1213之源極及汲極之另一者)輸出之信號經由邏輯元件1206及電路1220輸入至電路1201；然而，本發明之一實施例不侷限於此。從開關1203之第二端子 (電晶體1213之源極及汲極之另一者)輸出之信號其邏輯值可未反相即輸入至電路1201。例如，在電路1201包括節點其中藉由反相從輸入端子輸入之信號邏輯值所獲得之信號保持之狀況下，從開關1203之第二端子(電晶體1213之源極及汲極之另一者)輸出之信號可輸入至該節點。
在圖25中，除了電晶體1209外，記憶體元件1200中所包括之電晶體均可為電晶體其中通道係形成於使用氧化物半導體以外之半導體形成之層中或在基板1190中。例如，電晶體可為其通道係形成於矽層或矽基板中之電晶體。另一方面，其中通道係形成於氧化物半導體層中之電晶體可用於記憶體元件1200中之所有電晶體。再另一方面，在記憶體元件1200中，除了電晶體1209外，可包括通道係形成於氧化物半導體層中之電晶體，且通道係形成於包括氧化物半導體以外之半導體之層或基板1190中之電晶體可用於其他電晶體。
關於圖25中之電路1201，例如可使用正反器電路。關於邏輯元件1206，例如可使用反相器或時脈反相器。
在記憶體元件1200未供應予電源電壓期間，本發明之一實施例之半導體裝置可藉由電路1202中所提供之電容器1208而保持電路1201中所儲存之資料。
通道係形成於氧化物半導體膜中之電晶體的關閉狀態電流極小。例如，通道係形成於氧化物半導體膜 中之電晶體的關閉狀態電流顯著小於通道係形成於具有結晶度之矽中之電晶體的關閉狀態電流。因而，當電晶體用作電晶體1209時，電容器1208中所保持之信號長期保持，在電源電壓未供應至記憶體元件1200之期間亦然。記憶體元件1200因此可保持儲存之內容(資料)，在電源電壓停止供應之期間亦然。
由於記憶體元件以開關1203及開關1204實施預充電作業，在重新開始供應電源電壓後，電路1201再次保持原始資料所需時間可縮短。
在電路1202中，由電容器1208保持之信號輸入至電晶體1210之閘極。因而，在電源電壓重新開始供應至記憶體元件1200後，由電容器1208保持之信號可轉換為將從電路1202讀取相應於電晶體1210之狀態(開啟狀態或關閉狀態)者。結果，甚至當相應於由電容器1208保持之信號之電位若干程度改變時，可準確讀取原始信號。
藉由將上述記憶體元件1200用於記憶體裝置中，諸如處理器中所包括之暫存器或快取記憶體，記憶體裝置中之資料可避免因停止供應電源電壓而丟失。此外，在重新開始供應電源電壓後不久，記憶體裝置可返回至停止電源前之相同狀態。因而，可於處理器中所包括之處理器或一或複數邏輯電路中短時間停止電源，導致降低電力消耗。
儘管記憶體元件1200用於本實施例中之CPU 中，記憶體元件1200亦可用於LSI中，諸如數位信號處理器(DSP)、客製LSI、或可程控邏輯裝置(PLD)、及射頻識別(RF-ID)。
至少部分本實施例可適當地以本說明書中所描述之任一其他實施例之組合實施。
(實施例7)
在本實施例中，描述本發明之一實施例之顯示面板之結構範例。
[結構範例]
圖26A為本發明之一實施例之顯示面板之俯視圖。圖26B為電路圖，描繪可用於液晶元件用於本發明之一實施例之顯示面板中之像素中之狀況下的像素電路。圖26C為電路圖，描繪可用於有機EL元件用於本發明之一實施例之顯示面板中之像素中之狀況下的像素電路。
可依據以上實施例形成像素部中之電晶體。電晶體可輕易形成為n通道電晶體，因而可使用n通道電晶體形成之部分驅動電路可形成於與像素部之電晶體相同基板上。基於以此方式將以上實施例中所描述之電晶體用於像素部或驅動電路，可提供高度可靠顯示裝置。
圖26A描繪主動矩陣顯示裝置之方塊圖範例。像素部701、第一掃描線驅動電路702、第二掃描線驅動電路703、及信號線驅動電路704係形成於顯示裝置 之基板700上。在像素部701中，配置從信號線驅動電路704延伸之複數信號線及配置從第一掃描線驅動電路702及第二掃描線驅動電路703延伸之複數掃描線。請注意，包括顯示元件之像素係提供於各區中之矩陣中，其中掃描線及信號線相互交叉。顯示裝置之基板700經由諸如彈性印刷電路(FPC)之連接部而連接至時序控制電路(亦稱為控制器或控制器IC)。
在圖26A中，第一掃描線驅動電路702、第二掃描線驅動電路703、及信號線驅動電路704係形成於形成像素部701之基板700上。結果，諸如驅動電路之外部提供之組件數量可減少，使得可達成成本減少。此外，若驅動電路係提供於基板700外部，佈線將需延伸且佈線連接數量將增加。當驅動電路係提供於基板700之上時，佈線連接之數量可減少。結果，可達成可靠性或產量改進。
[液晶面板]
圖26B描繪像素之電路組態範例。此處，描繪可用於VA液晶顯示面板之像素中之像素電路。
此像素電路可施加於一像素包括複數像素電極層之結構。像素電極層連接至不同電晶體，且電晶體可以不同閘極信號驅動。因此，可獨立控制施加於多域像素中個別像素電極層之信號。
電晶體716之閘極佈線712及電晶體717之 閘極佈線713分離，使得可供應不同閘極信號。相反地，做為資料線之源極或汲極電極層714係由電晶體716及717共用。以上實施例所描述之電晶體100可適當用作每一電晶體716及717。因而，可提供高度可靠液晶顯示面板。
描述電連接至電晶體716之第一像素電極層及電連接至電晶體717之第二像素電極層之形狀。第一像素電極層及第二像素電極層係由隙縫分離。第一像素電極層具有V形，及第二像素電極層經提供以便圍繞第一像素電極層。
電晶體716之閘極電極連接至閘極佈線712，且電晶體717之閘極電極連接至閘極佈線713。當不同閘極信號供應至閘極佈線712及閘極佈線713時，電晶體716及電晶體717之作業時序可改變。結果，可控制液晶之對齊。
此外，可使用電容器佈線710、做為電介質之閘極絕緣膜、及電連接至第一像素電極層或第二像素電極層之電容器電極形成儲存電容器。
多域像素包括第一液晶元件718及第二液晶元件719。第一液晶元件718包括第一像素電極層、逆電極層、及其間液晶層。第二液晶元件719包括第二像素電極層、逆電極層、及其間液晶層。
請注意，本發明之像素電路不侷限於圖26B中所示者。例如，開關、電阻器、電容器、電晶體、感測 器、邏輯電路等可添加至圖26B中所示之像素。
[有機EL面板]
圖26C顯示像素之電路組態之另一範例。此處，顯示使用有機EL元件之顯示面板之像素結構。
在有機EL元件中，藉由施加電壓至發光元件，電子從一對電極之一者注入及電洞從一對電極之另一者注入包含發光有機複合物之層；因而，電流流動。電子及電洞重新組合，因而發光有機複合物激發。發光有機複合物從激發狀態返回接地狀態，藉以發光。依據該等機制，此發光元件稱為電流激發發光元件。
圖26C顯示可使用之像素電路範例。在本範例中，一像素包括二個n通道電晶體。請注意，本發明之一實施例之金屬氧化物膜可用於n通道電晶體之通道形成區。數位時間灰度驅動可用於像素電路。
描述可應用像素電路之組態及採用數位時間灰度驅動之像素之作業。
像素720包括交換電晶體721、驅動電晶體722、發光元件724、及電容器723。交換電晶體721之閘極電極層連接至掃描線726，交換電晶體721之第一電極(源極電極層及汲極電極層之一者)連接至信號線725，及交換電晶體721之第二電極(源極電極層及汲極電極層之另一者)連接至驅動電晶體722之閘極電極層。驅動電晶體722之閘極電極層經由電容器723連接至電源線 727，驅動電晶體722之第一電極連接至電源線727，及驅動電晶體722之第二電極連接至發光元件724之第一電極(像素電極)。發光元件724之第二電極對應於共同電極728。共同電極728電連接至相同基板之上提供之共同電位線。
關於交換電晶體721及驅動電晶體722，可適當使用以上實施例中所描述之電晶體100。以此方式，可提供高度可靠有機EL顯示面板。
發光元件724之第二電極(共同電極728)之電位設定為低電源電位。請注意，低電源電位低於供應至電源線727之高電源電位。例如，低電源電位可為GND、0V等。高電源電位及低電源電位設定為高於或等於發光元件724之正向閾值電壓，且之間電位差施加於發光元件724，藉此電流供應至發光元件724，導致發光。發光元件724之正向電壓係指獲得所欲亮度之電壓，包括至少正向閾值電壓。
請注意，驅動電晶體722之閘極電容可用作電容器723之替代，使得可省略電容器723。驅動電晶體722之閘極電容可形成於通道形成區及閘極電極層之間。
其次，描述輸入至驅動電晶體722之信號。在電壓輸入電壓驅動法之狀況下，充分開啟或關閉驅動電晶體722之視訊信號輸入至驅動電晶體722。為使驅動電晶體722於線性區作業，高於電源線727之電壓的電壓施加於驅動電晶體722之閘極電極層。請注意，高於或等於 電源線電壓及驅動電晶體722之閾值電壓Vth總和之電壓施加於信號線725。
在實施類比灰度驅動之狀況下，大於或等於發光元件724之正向電壓及驅動電晶體722之閾值電壓Vth總和之電壓施加於驅動電晶體722之閘極電極層。使驅動電晶體722於飽和區作業之視訊信號輸入，使得電流供應至發光元件724。為使驅動電晶體722於飽和區作業，電源線727之電位設定高於驅動電晶體722之閘極電位。當使用類比視訊信號時，依據視訊信號可供應電流至發光元件724及實施類比灰度驅動。
請注意，像素電路之組態不侷限於圖26C中所示者。例如，開關、電阻器、電容器、感測器、電晶體、邏輯電路等可添加至圖26C中所示之像素電路。
在以上實施例中所描述之電晶體用於圖26A至26C中所示之電路之狀況下，源極電極(第一電極)電連接至低電位側及汲極電極(第二電極)電連接至高電位側。此外，第一閘極電極之電位可藉由控制電路等及上述電位控制做為範例，例如低於施加於源極電極之電位的電位可經由未描繪之佈線而輸入至第二閘極電極。
至少部分本實施例可適當地以本說明書中所描述之任一其他實施例之組合實施。
(實施例8)
本發明之一實施例之半導體裝置可用於顯示裝置、個 人電腦、或配置記錄媒體之圖像再生裝置(典型地為再生諸如數位影音光碟(DVD)之記錄媒體內容並具有顯示器顯示再生圖像之裝置)。可配置本發明之一實施例之半導體裝置之其他電子設備範例為行動電話、包括可攜式遊戲機之遊戲機、可攜式資料終端機、電子書閱讀器、諸如錄影機及數位相機之相機、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(例如汽車音頻系統及數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、及販賣機。圖27A至27F描繪該些電子設備之特定範例。
圖27A描繪可攜式遊戲機，其包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907、觸控筆908等。儘管圖27A中可攜式遊戲機具有二顯示部903及904，可攜式遊戲機中所包括之顯示部數量不侷限於此。
圖27B描繪可攜式資料終端機，其包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、接合部915、操作鍵916等。第一顯示部913係提供於第一外殼911中，及第二顯示部914係提供於第二外殼912中。第一外殼911及第二外殼912以接合部915相互連接，且第一外殼911及第二外殼912間之角度可以接合部915改變。第一顯示部913上顯示之圖像可依據第一外殼911及第二外殼912間之接合部915之角度切換。具位置輸入功能之顯示裝置可用作第一顯示部913及第二顯 示部914之至少一者。請注意，藉由於顯示裝置中提供觸控面板，可添加位置輸入功能。另一方面，藉由於顯示裝置之像素部中提供稱為光感測器之光電轉換元件，可添加位置輸入功能。
圖27C描繪膝上型個人電腦，其包括外殼921、顯示部922、鍵盤923、指向裝置924等。
圖27D描繪電冰箱-冰櫃，其包括外殼931、冰箱門932、冷凍室門933等。
圖27E描繪錄影機，其包括第一外殼941、第二外殼942、顯示部943、操作鍵944、鏡頭945、接合部946等。操作鍵944及鏡頭945係提供於第一外殼941中，顯示部943係提供於第二外殼942中。第一外殼941及第二外殼942以接合部946相互連接，且第一外殼941及第二外殼942間之角度可以接合部946改變。顯示部943上顯示之圖像可依據第一外殼941及第二外殼942間之接合部946之角度切換。
圖27F描繪小客車，其包括車體951、輪952、儀表板953、燈954等。
至少部分本實施例可適當地以本說明書中所描述之任一其他實施例之組合實施。
(實施例9)
在本實施例中，參照圖28A至28F描述本發明之一實施例之RFID應用範例。RFID廣泛使用並可提供用於諸 如鈔票、錢幣、證券、無記名債券、文件(例如駕駛執照或居留證，詳圖28A)、包裝容器(例如包裝紙或瓶，詳圖28C)、記錄媒體(例如DVD或錄影帶，詳圖28B)、車輛(例如腳踏車，詳圖28D)、個人用品(例如袋子或眼鏡)、食品、植物、動物、人體、服裝、日用品、諸如醫藥和化學品之醫療用品、及電子設備(例如液晶顯示裝置、EL顯示裝置、電視機、或行動電話)之產品，或產品標籤(詳圖28E及28F)。
本發明之一實施例之RFID 4000藉由附著至其表面或嵌入其中而固定至產品。例如，RFID 4000藉由嵌入書本或嵌入包裝之有機樹脂而固定至每一產品。由於本發明之一實施例之RFID 4000可減少尺寸、厚度、及重量，可固定至產品而不破壞產品設計。此外，鈔票、錢幣、證券、無記名債券、文件等可藉由配置本發明之一實施例之RFID 4000而具有識別功能，並可利用識別功能以避免偽造。再者，藉由提供本發明之一實施例之RFID用於包裝容器、記錄媒體、個人用品、食品、服裝、日用品、電子設備等，可改進諸如檢查系統之系統效率。藉由配置本發明之一實施例之RFID，車輛亦可針對防賊等具有較高安全性。
如上述，藉由將本發明之一實施例之RFID用於本實施例中所描述之每一應用，諸如資料寫入或讀取之作業電力可減少，導致最大通訊距離增加。再者，甚至在不供應電力之狀態下，資料可極長期保持；因而，RFID 可較佳地用於不頻繁地寫入或讀取資料之應用。
至少部分本實施例可適當地以本說明書中所描述之任一其他實施例之組合實施。
100‧‧‧電晶體
101‧‧‧半導體層
102‧‧‧閘極絕緣膜
103‧‧‧閘極電極
111‧‧‧障壁膜
112‧‧‧絕緣膜
113‧‧‧絕緣膜
114‧‧‧絕緣膜
116‧‧‧絕緣膜
121‧‧‧插塞
122‧‧‧插塞
123‧‧‧插塞
124‧‧‧佈線
125‧‧‧導電層
126‧‧‧插塞
127‧‧‧插塞
130‧‧‧電晶體
150‧‧‧電容器
151‧‧‧導電層
152‧‧‧導電層
153a‧‧‧導電層
153b‧‧‧導電層
154a‧‧‧導電層
154c‧‧‧導電層

Claims (20)

  1. 一種半導體裝置，包含：第一電晶體；該第一電晶體上之電容器；以及該電容器上之第二電晶體，該第二電晶體與至少部分該電容器重疊，其中，該第二電晶體包括氧化物半導體層，且其中，該電容器包括電極，其電連接至該第二電晶體。
  2. 一種半導體裝置，包含：第一電晶體；該第一電晶體上之電容器；以及該電容器上之第二電晶體，其中，該電容器包括n個絕緣膜及k個導電層，其中，n為自然數及k為2或更多之自然數，其中，該n個絕緣膜之每一者在該k個導電層之至少二導電層之間，其中，該第二電晶體包括氧化物半導體層，且其中，該電容器包括電極，其電連接至該第二電晶體之源極及汲極之一者。
  3. 一種半導體裝置，包含：第一電晶體；該第一電晶體上之電容器；以及該電容器上之第二電晶體， 其中，該電容器包括m個導電層及n個絕緣膜，其中，m為3或更多之自然數，且n為自然數，其中，該n個絕緣膜之第一絕緣膜在該m個導電層之第一導電層及第二導電層之間，其中，該n個絕緣膜之第二絕緣膜在該m個導電層之該第二導電層及第三導電層之間，且其中，該第一導電層電連接至該第三導電層及該第二電晶體。
  4. 如申請專利範圍第1項之半導體裝置，其中，該第一電晶體包括單晶矽。
  5. 如申請專利範圍第1項之半導體裝置，其中，該氧化物半導體層包括開口，且其中，該電極於該開口中與該氧化物半導體層接觸。
  6. 如申請專利範圍第1項之半導體裝置，其中，該第二電晶體包括與該氧化物半導體層接觸之第一導電層及第二導電層，其中，開口係在該氧化物半導體層及該第一導電層中，且其中，該電極於該開口中與該氧化物半導體層及該第一導電層接觸。
  7. 如申請專利範圍第2項之半導體裝置，其中，該第一電晶體包括單晶矽。
  8. 如申請專利範圍第2項之半導體裝置，其中，該氧化物半導體層包括開口，且 其中，該電極於該開口中與該氧化物半導體層接觸。
  9. 如申請專利範圍第2項之半導體裝置，其中，該第二電晶體包括與該氧化物半導體層接觸之第一導電層及第二導電層，其中，開口係在該氧化物半導體層及該第一導電層中，且其中，該電極於該開口中與該氧化物半導體層及該第一導電層接觸。
  10. 如申請專利範圍第2項之半導體裝置，其中，該n個絕緣膜具有阻擋氫、水、及氧之至少一者之功能。
  11. 如申請專利範圍第2項之半導體裝置，其中，該n個絕緣膜包括氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、及氧氮化鉿之至少一者。
  12. 如申請專利範圍第2項之半導體裝置，其中，該電容器及該第二電晶體相互重疊。
  13. 如申請專利範圍第3項之半導體裝置，其中，該第一電晶體包括單晶矽。
  14. 如申請專利範圍第3項之半導體裝置，其中，該第二電晶體包括氧化物半導體層。
  15. 如申請專利範圍第3項之半導體裝置，其中，該第三導電層藉由插塞電連接至該第二電晶體。
  16. 如申請專利範圍第15項之半導體裝置，其中，該第二電晶體之半導體層包括開口，且 其中，該插塞於該開口中與該半導體層接觸。
  17. 如申請專利範圍第15項之半導體裝置，其中，該第二電晶體包括與該第二電晶體之半導體層接觸之源極電極或汲極電極，其中，開口係在該半導體層及該源極電極或該汲極電極中，且其中，該插塞在該開口中與該半導體層及該源極電極或該汲極電極接觸。
  18. 如申請專利範圍第3項之半導體裝置，其中，該n個絕緣膜具有阻擋氫、水、及氧之至少一者之功能。
  19. 如申請專利範圍第3項之半導體裝置，其中，該n個絕緣膜包括氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、及氧氮化鉿之至少一者。
  20. 如申請專利範圍第3項之半導體裝置，其中，該電容器及該第二電晶體相互重疊。
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